KR20110081078A - 반도체 장치 - Google Patents

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KR20110081078A
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히로아키 다카스
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세이코 인스트루 가부시키가이샤
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Abstract

점유 면적의 증가를 작게 한, 충분한 ESD 보호 기능을 갖게 한 ESD 보호용의 N형의 MOS 트랜지스터를 가지는 반도체 장치로서, ESD 보호용의 N형 MOS 트랜지스터는, 트렌치 분리 영역의 측면 및 하면에 설치된 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 연장 영역을 통해, 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 콘택트 영역과 전기적으로 접속하고 있는 드레인 영역을 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 외부 접속 단자와 내부 회로 영역의 사이에 상기 내부 회로 영역에 형성된 내부 소자를 ESD에 의한 파괴로부터 보호하기 위해서 형성된, ESD 보호 소자를 가지는 반도체 장치에 관한 것이다.
MOS형 트랜지스터를 가지는 반도체 장치에서는, 외부 접속용의 PAD로부터의 정전기에 의한 내부 회로의 파괴를 방지하기 위한 ESD 보호 소자로서, N형 MOS 트랜지스터의 게이트 전위를 그라운드(Vss)에 고정하여 오프 상태로서 설치하는, 이른바 오프 트랜지스터가 알려져 있다.
내부 회로 소자의 ESD 파괴를 방지하기 위해서, 가능한 한 많은 비율의 정전기 펄스를 오프 트랜지스터로 끌어들이면서 내부 회로 소자에는 전파시키지 않거나, 혹은 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키고나서 전달하도록 하는 것이 중요해진다.
또, 오프 트랜지스터는, 타 로직 회로 등의 내부 회로를 구성하는 MOS형 트랜지스터와 상이하고, 한꺼번에 끌어들인 다량의 정전기에 의한 전류를 흘려 버릴 필요가 있기 때문에, 수백 미크론 레벨의 큰 트랜지스터 폭(W폭)에서 설정되는 것이 많다.
이 때문에 오프 트랜지스터의 점유 면적은 크고, 특히 작은 IC칩으로는 IC 전체의 코스트 업 원인이 되는 문제점을 가지고 있었다.
또, 오프 트랜지스터는 복수의 드레인 영역, 소스 영역, 게이트 전극을 빗 형상으로 조합한 형태를 취하는 것이 많은데, 복수의 트랜지스터를 조합한 구조를 취함으로써, ESD 보호용의 N형 MOS 트랜지스터 전체에서 균일한 동작을 시키는 것은 어렵고, 예를 들면 외부 접속 단자로부터의 거리가 가까운 부분에 전류 집중이 일어나며, 본래의 ESD 보호 기능을 충분히 발휘하지 못하고 파괴되어 버리는 일이 있었다.
이 개선책으로서 오프 트랜지스터 전체에서의 균일하게 전류를 흘리도록 하기 위해서 특히 드레인 영역상의 콘택트홀과 게이트 전극의 거리를 크게 취하는 것이 유효하다.
외부 접속 단자로부터의 거리에 따라, 외부 접속 단자로부터의 거리가 멀수록 작게 해서, 트랜지스터의 동작을 빠르게 하는 고안을 한 예도 제안되어 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 일본국 특허 공개 평 7－45829호 공보
그러나, 오프 트랜지스터의 점유 면적을 작게 하려고 하여, W폭을 작게 하면, 충분한 보호 기능을 완수할 수 없게 되어 버린다. 또 개선예에서는, 드레인 영역에 있어서의, 콘택트로부터 게이트 전극까지의 거리를 조정함으로써, 국소적으로, 트랜지스터 동작 속도를 조정하는 것인데, 드레인 영역의 폭의 축소화에 따라 원하는 콘택트로부터 게이트 전극까지의 거리를 확보할 수 없었고, 한편, 충분한 보호 기능을 완수하려면, 콘택트로부터 게이트 전극까지의 거리를 길게 취할 필요가 있고, 오프 트랜지스터가 차지하는 면적이 커져 버린다는 문제점을 가지고 있었다.
상기 문제점을 해결하기 위해서, 본 발명은 반도체 장치를 이하와 같이 구성했다. 내부 회로 영역에 적어도 내부 소자의 N형 MOS 트랜지스터를 가지고, 외부 접속 단자와 상기 내부 회로 영역의 사이에, 상기 내부 소자의 N형 MOS 트랜지스터나 그 외의 내부 소자를 ESD에 의한 파괴로부터 보호하기 위한 ESD 보호용의 N형 MOS 트랜지스터를 가지는, 트렌치 분리 영역을 가지는 반도체 장치에 있어서, 상기 ESD 보호용의 N형 MOS 트랜지스터의 드레인 영역은, 상기 트렌치 분리 영역의 측면 및 하면에 설치된 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 연장 영역을 통해, 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 콘택트 영역과 전기적으로 접속하고 있는 반도체 장치로 했다.
또, 상기 ESD 보호용의 N형 MOS 트랜지스터의 드레인 영역은, 상기 복수의 트렌치 분리 영역의 측면 및 하면에 설치된 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 연장 영역을 통해, 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 콘택트 영역과 전기적으로 접속하고 있는 반도체 장치로 했다.
또, 상기 ESD 보호용의 N형 MOS 트랜지스터의 드레인 영역은, 상기 트렌치 분리 영역의 측면 및 하면에 설치된 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 연장 영역을 통해 상기 드레인 연장 영역은 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 콘택트 영역과 전기적으로 접속하고 있으며, 상기 ESD 보호용의 N형 MOS 트랜지스터의 소스 영역은, 상기 트렌치 분리 영역의 측면 및 하면에 설치된 상기 소스 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 소스 연장 영역을 통해 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 소스 콘택트 영역과 전기적으로 접속하고 있는 반도체 장치로 했다.
또, 상기 드레인 연장 영역의 시트 저항치는, 상기 드레인 영역의 시트 저항치와 동일한 반도체 장치로 했다.
이상의 수단에 의해, 점유 면적의 증가를 최대한 억제하면서, ESD 보호용의 N형 MOS 트랜지스터의 드레인 영역 혹은 소스 영역의 콘택트로부터 게이트 전극까지의 거리를 확보하는 것이 가능하게 되고, ESD 보호용의 N형 MOS 트랜지스터의 국소적인 전류 집중을 방지할 수 있고, 충분한 ESD 보호기능을 갖게한 ESD 보호용의 N형 MOS 트랜지스터를 가지는 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 반도체 장치의 ESD 보호용의 N형 MOS 트랜지스터의 제1의 실시예를 나타낸 모식적 단면도이다.
도 2는 본 발명의 반도체 장치의 ESD 보호용의 N형 MOS 트랜지스터의 제2의 실시예를 나타낸 모식적 단면도이다.
(실시예 1)
도 1은, 본 발명의 반도체 장치의 ESD 보호용의 N형 MOS 트랜지스터의 제1의 실시예를 나타낸 모식적 단면도이다.
제1 도전형 반도체 기판으로서의 P형의 실리콘 기판(101)상에는, 한 쌍의 N형의 고농도 불순물 영역으로 이루어지는 소스 영역(201)과, 드레인 영역(202)이 형성되고, 그 외의 소자와의 사이에는 트렌치 소자 분리(Shallow Trench Isolation)에 의한 제1의 트렌치 분리 영역(301)이 절연 분리를 위해서 형성되어 있으며, 드레인 영역(202)과 드레인 콘택트 영역(204)의 사이에는 제2의 트렌치 분리 영역(302)이 설치되어 있다.
소스 영역(201)과 드레인 영역(202)의 사이의 P형의 실리콘 기판(101)에 의한 채널 영역의 상부에는 실리콘 산화막 등으로 이루어지는 게이트 절연막(401)을 통해 폴리 실리콘막 등으로 이루어지는 게이트 전극(402)이 형성된다. 여기서 드레인 영역(202)은 드레인 영역(202)과 동일한 도전형의 불순물 확산 영역에 의해 형성된 트렌치 분리 영역(301)의 측면 및 저면을 따라 설치된 드레인 연장 영역(203)과 접속하고 있다. 또한 드레인 연장 영역(203)은, 드레인 영역(202)과 제2의 트렌치 분리 영역(302)을 사이에 두고 위치하고, 드레인 영역(202)과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 콘택트 영역(204)과 접속하고 있고, 드레인 콘택트 영역(204)상에는, 메탈 배선이 매입된 콘택트홀(701)이 형성되어 있다. 이들 구조에 의해 본 발명에 의한 ESD 보호용의 N형 MOS 트랜지스터(601)가 형성되어 있다.
이러한 구조를 취함으로써, 종래와 같이 평면적으로 드레인 영역을 배치한 경우와 비교해, 작은 점유 면적으로 드레인 영역(202)의 게이트 전극(402)단으로부터, 콘택트홀(701)까지의 거리를 길게 취하는 것이 가능하게 되고, 전류의 국소적인 집중을 억제하고, 트랜지스터 폭 전체에서 균일하게 동작하는 ESD 보호용의 N형 MOS 트랜지스터를 얻을 수 있다. 또, 이에 의해, IC칩 전체의 보호 트랜지스터가 차지하는 면적을 축소할 수 있고, 코스트 다운을 도모하는 것이 가능해진다.
(실시예 2)
도 2는, 본 발명의 반도체 장치의 ESD 보호용의 N형 MOS 트랜지스터의 제2의 실시예를 나타낸 모식적 단면도이다.
도 1에 나타낸 제1의 실시예와 상이한 점은, 드레인 연장 영역(203)이 2개의 트렌치 분리 영역(302)를 통과하여 드레인 영역(202)과 드레인 콘택트 영역(204)을 연결하고 있는 점이다.
드레인 영역(202)의 게이트 전극(402)단으로부터, 콘택트홀(701)까지의 거리를 보다 길게 취할 필요가 있는 경우에는, 이와 같이 복수의 트렌치 분리 영역(301)의 측면 및 저면을 통과한 드레인 연장 영역(203)에 의해, 드레인 영역(202)과 드레인 콘택트 영역(204)을 접속하는 것이 유효하다.
도 2에 나타낸 실시예 2에서는, 2개의 트렌치 분리 영역(302)을 이용한 예를 나타냈는데, 원하는 특성에 의해, 복수의 트렌치 분리 영역(302)을 이용해 점유면적의 증대를 작게 억제하면서 드레인 영역(202)의 게이트 전극(402)단으로부터, 콘택트홀(701)까지의 거리를 보다 길게 취하는 것이 가능해진다.
실시예 1 및 실시예 2에 있어서는, SD보호용의 N형 MOS 트랜지스터(601)의 드레인 영역(202)측에만 드레인 연장 영역(203)을 설치함으로써, 드레인 영역(202)의 게이트 전극(402)단으로부터, 콘택트홀(701)까지의 거리를 보다 길게 할 수 있는 예를 나타냈는데, 도시하지 않았지만 필요에 따라서, 드레인 영역(202)측 뿐만 아니라 소스 영역(201)측에도 드레인 영역(202)과 동일하게 소스 연장 영역을 제３ 트렌치 분리 영역의 측면 및 저면에 형성함으로써, 소스 영역(201)의 게이트 전극(402)단으로부터, 소스측의 콘택트홀(701)까지의 거리를 길게 하는 것이 가능하다.
또, 드레인 연장 영역(203)은, 드레인 영역(202)과 동일한 도전형인 것은 물론이지만, 불순물 농도나 두께, 폭 등의 조정에 의해, 드레인 영역(202)의 시트 저항치와 드레인 연장 영역(203)의 시트 저항치를 동일하게 해두면, 전류의 정체나 편향, 집중 등을 더 잘 방지할 수 있으므로 좋다.
이들 수단에 의해, ESD 보호용의 N형 MOS 트랜지스터(601)의 바이폴라 동작시에 전류를 편향 없이 균일하게 크게 흘릴 수 있게 되고, 외부로부터 대량의 전류나 펄스가 인가된 경우에도, ESD 보호용의 N형 MOS트랜지스터(601)의 트랜지스터 채널 폭전체를 유효하게 동작시킬 수 있고, 효과적으로 전류를 흘릴 수 있게 된다.
또, 본 발명에 의하면, ESD 보호용의 N형 MOS 트랜지스터(601)의 실효적인 드레인 영역은 드레인 영역(202)과, 드레인 연장 영역(203)과, 드레인 콘택트 영역(204)을 합친 영역이라고 볼 수 있다. 외부로부터 순방향의 큰 전류가 인가된 때에는, ESD 보호용의 N형 MOS 트랜지스터(601)의 드레인 영역의 N형과 기판의 P형의 접합에 의한 다이오드의 순방향 전류로서 인가된 전류를 내보내게 되지만, 상술한 대로 본 발명의 ESD 보호용의 N형 MOS 트랜지스터(601)의 실효적인 드레인 영역은, 드레인 영역(202)과, 드레인 연장 영역(203)과, 드레인 콘택트 영역(204)을 합친 영역이 되기 때문에, 작은 점유 표면적에 의해 큰 P－N 접합 면적을 얻을 수 있기 때문에, 대전류를 신속하게 내보낼 수 있다.
이와 같이, 충분한 ESD 보호 기능을 갖게한 ESD 보호용의 N형 MOS 트랜지스터(601)를 가지는 반도체 장치를 얻을 수 있다.
또한, 실시예 1 및 실시예 2에서는 편이를 위해, ESD 보호용의 N형 MOS 트랜지스터(601)는, 컨벤셔널(conventional) 구조의 경우를 나타냈는데, DDD 구조나 오프셋 드레인 구조여도 상관없다.
101 : P형의 실리콘 기판
201 : 소스 영역
202 : 드레인 영역
203 : 드레인 연장 영역
204 : 드레인 콘택트 영역
301 : 소자 분리 영역
401 : 게이트 산화막
402 : 게이트 전극
601 : ESD 보호용의 N형의 MOS 트랜지스터
701 : 콘택트홀

Claims (6)

  1. ESD 보호용의 N형 MOS 트랜지스터를 가지는, 트렌치 분리 영역을 가지는 반도체 장치에 있어서, 상기 ESD 보호용의 N형 MOS 트랜지스터의 드레인 영역은, 상기 트렌치 분리 영역의 측면 및 하면에 설치된 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 연장 영역을 통해, 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 드레인 콘택트 영역과 전기적으로 접속하고 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 트렌치 분리 영역은 복수 나란히 배치되어 있으며, 상기 드레인 연장 영역은, 상기 복수 나란히 배치된 트렌치 분리 영역의 측면 및 하면에 설치된 상기 드레인 영역과 동일한 도전형의 불순물 확산 영역을 전기적으로 접속하여 구성되어 있는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 ESD 보호용의 N형 MOS 트랜지스터의 소스 영역은, 상기 트렌치 분리 영역의 측면 및 하면에 설치된 상기 소스 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 소스 연장 영역을 통해 상기 소스 영역과 동일한 도전형의 불순물 확산 영역에 의해 형성된 소스 콘택트 영역과 전기적으로 접속하고 있는, 반도체 장치.
  4. 청구항 1에 있어서,
    상기 드레인 연장 영역의 시트 저항치는, 상기 드레인 영역의 시트 저항치와 동일한, 반도체 장치.
  5. 청구항 1에 있어서,
    상기 ESD 보호용의 N형 MOS 트랜지스터는 DDD 구조인, 반도체 장치.
  6. 청구항 1에 있어서,
    상기 ESD 보호용의 N형 MOS 트랜지스터는 오프셋 드레인 구조인, 반도체 장치.
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