JP2002334990A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高いＥＳＤ破壊耐量を具えたＭＯＳトランジ
スタにおいて、一般的なＭＯＳトランジスタと比べてデ
バイスピッチおよびチャネル幅の増加量をできるだけ少
なくすること。 【解決手段】 ＭＯＳトランジスタのドレイン領域１４
にトレンチ領域２１を形成し、そのトレンチ領域２１内
を絶縁体２２で埋めるとともに、トレンチ領域２１の表
面に沿ってドレイン領域１４を拡張させる。
スタにおいて、一般的なＭＯＳトランジスタと比べてデ
バイスピッチおよびチャネル幅の増加量をできるだけ少
なくすること。 【解決手段】 ＭＯＳトランジスタのドレイン領域１４
にトレンチ領域２１を形成し、そのトレンチ領域２１内
を絶縁体２２で埋めるとともに、トレンチ領域２１の表
面に沿ってドレイン領域１４を拡張させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に出力段に使用されるＭＯＳトランジスタや高い
ＥＳＤ破壊耐量を有するＭＯＳトランジスタに関する。
し、特に出力段に使用されるＭＯＳトランジスタや高い
ＥＳＤ破壊耐量を有するＭＯＳトランジスタに関する。
【０００２】
【従来の技術】一般に、出力段に使用されるＭＯＳトラ
ンジスタでは、そのドレイン電極がボンディングパッド
およびボンディングワイヤを介してＩＣチップのリード
端子に接続されている。したがって、このようなトラン
ジスタでは、外部から入力されるサージの影響によって
静電破壊しないために、高いＥＳＤ破壊耐量が要求され
る。
ンジスタでは、そのドレイン電極がボンディングパッド
およびボンディングワイヤを介してＩＣチップのリード
端子に接続されている。したがって、このようなトラン
ジスタでは、外部から入力されるサージの影響によって
静電破壊しないために、高いＥＳＤ破壊耐量が要求され
る。
【０００３】図４は、出力段に使用される従来のＭＯＳ
トランジスタの要部を示す断面斜視図であり、同図にお
いて、符号１は半導体基板、符号２はウェル領域、符号
３はソース領域、符号４はドレイン領域、符号５はゲー
ト絶縁膜、符号６はソース電極、符号７はドレイン電
極、符号８はゲート電極である。図４に示すように、従
来は、出力段に使用されるＭＯＳトランジスタではゲー
ト電極８とドレイン電極７のコンタクトとの間隔を５μ
ｍにしたり、チャネル幅を２００μｍ以上と大きくする
ことによって、一般的なＭＯＳトランジスタよりもドレ
イン拡散層面積を大きくし、それによってゲート電極８
とドレイン電極７との間の抵抗成分を増やして外部サー
ジを吸収する構成となっている。
トランジスタの要部を示す断面斜視図であり、同図にお
いて、符号１は半導体基板、符号２はウェル領域、符号
３はソース領域、符号４はドレイン領域、符号５はゲー
ト絶縁膜、符号６はソース電極、符号７はドレイン電
極、符号８はゲート電極である。図４に示すように、従
来は、出力段に使用されるＭＯＳトランジスタではゲー
ト電極８とドレイン電極７のコンタクトとの間隔を５μ
ｍにしたり、チャネル幅を２００μｍ以上と大きくする
ことによって、一般的なＭＯＳトランジスタよりもドレ
イン拡散層面積を大きくし、それによってゲート電極８
とドレイン電極７との間の抵抗成分を増やして外部サー
ジを吸収する構成となっている。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
電極８とドレイン電極７のコンタクトとの間を離すと、
デバイスピッチが大きくなり、出力段に使用されるＭＯ
Ｓトランジスタ群の占有面積が増加するため、ＩＣチッ
プの小型化、高集積化の妨げとなるという問題点があ
る。これは、チャネル幅を大きくする場合も同様であ
る。
電極８とドレイン電極７のコンタクトとの間を離すと、
デバイスピッチが大きくなり、出力段に使用されるＭＯ
Ｓトランジスタ群の占有面積が増加するため、ＩＣチッ
プの小型化、高集積化の妨げとなるという問題点があ
る。これは、チャネル幅を大きくする場合も同様であ
る。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、高いＥＳＤ破壊耐量を具え、かつ一般的な
ＭＯＳトランジスタと比べてデバイスピッチおよびチャ
ネル幅の増加量ができるだけ少ない半導体装置を提供す
ることを目的とする。
のであって、高いＥＳＤ破壊耐量を具え、かつ一般的な
ＭＯＳトランジスタと比べてデバイスピッチおよびチャ
ネル幅の増加量ができるだけ少ない半導体装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、ＭＯＳトランジスタ
のドレイン領域にトレンチ領域を形成し、そのトレンチ
領域内を絶縁体で埋めるとともに、トレンチ領域の表面
に沿ってドレイン領域を拡張することを特徴とする。
め、本発明にかかる半導体装置は、ＭＯＳトランジスタ
のドレイン領域にトレンチ領域を形成し、そのトレンチ
領域内を絶縁体で埋めるとともに、トレンチ領域の表面
に沿ってドレイン領域を拡張することを特徴とする。
【０００７】この発明によれば、ドレイン領域に形成し
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
ドレイン領域がトレンチ深さのおおよそ２倍（トレンチ
が一つの場合）程度増えるので、ドレイン拡散層面積が
増加する。
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
ドレイン領域がトレンチ深さのおおよそ２倍（トレンチ
が一つの場合）程度増えるので、ドレイン拡散層面積が
増加する。
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態にか
かる半導体装置について図面を参照しつつ詳細に説明す
る。
かる半導体装置について図面を参照しつつ詳細に説明す
る。
【０００９】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体装置の要部を示す断面図である。こ
の半導体装置は、トレンチ構造のドレイン領域を有し、
それによってドレイン拡散層面積が増大してなるＭＯＳ
トランジスタである。
態１にかかる半導体装置の要部を示す断面図である。こ
の半導体装置は、トレンチ構造のドレイン領域を有し、
それによってドレイン拡散層面積が増大してなるＭＯＳ
トランジスタである。
【００１０】すなわち、たとえば、Ｐ型の半導体基板１
１の主面側にＰ型のウェル領域１２が形成され、そのウ
ェル領域１２の表面上にゲート絶縁膜１５を介してゲー
ト電極１８が形成されている。Ｎ+ソース領域１３とＮ+
ドレイン領域１４は、ウェル領域１２内において、ゲー
ト電極１８を挟むように離間して形成されている。
１の主面側にＰ型のウェル領域１２が形成され、そのウ
ェル領域１２の表面上にゲート絶縁膜１５を介してゲー
ト電極１８が形成されている。Ｎ+ソース領域１３とＮ+
ドレイン領域１４は、ウェル領域１２内において、ゲー
ト電極１８を挟むように離間して形成されている。
【００１１】トレンチ領域２１は、ゲート電極１８から
離れた位置に設けられている。トレンチ領域２１のゲー
ト側の端部とゲート電極１８のドレイン側の端部との間
の距離は、特に限定しないが、たとえば０．５μｍであ
る。また、トレンチ領域２１の幅および深さについて
は、特に限定しないが、たとえば幅が０．５μｍであ
り、深さが２μｍ程度である。トレンチ領域２１は、酸
化膜等の絶縁体２２により埋められている。
離れた位置に設けられている。トレンチ領域２１のゲー
ト側の端部とゲート電極１８のドレイン側の端部との間
の距離は、特に限定しないが、たとえば０．５μｍであ
る。また、トレンチ領域２１の幅および深さについて
は、特に限定しないが、たとえば幅が０．５μｍであ
り、深さが２μｍ程度である。トレンチ領域２１は、酸
化膜等の絶縁体２２により埋められている。
【００１２】ドレイン領域１４は基板表面に沿って広が
るとともに、トレンチ領域２１とウェル領域１２との界
面に沿って広がっている。つまり、本実施の形態では、
ドレイン領域１４は、一般的なトレンチを有していない
ＭＯＳトランジスタのドレイン領域がトレンチ領域２１
の表面に沿って拡張したような構成となっている。
るとともに、トレンチ領域２１とウェル領域１２との界
面に沿って広がっている。つまり、本実施の形態では、
ドレイン領域１４は、一般的なトレンチを有していない
ＭＯＳトランジスタのドレイン領域がトレンチ領域２１
の表面に沿って拡張したような構成となっている。
【００１３】ソース電極１６およびドレイン電極１７
は、それぞれソース領域１３およびドレイン領域１４の
基板表面上に設けられており、それぞれの領域１３，１
４に電気的に接続している。特に、ドレイン電極１７
は、トレンチ領域２１を挟んでゲート電極１８の反対側
に、トレンチ領域２１に被さらないように配置されてい
る。つまり、ゲート電極１８からたとえば０．５μｍ離
れてトレンチ領域２１が形成されており、そのトレンチ
領域２１の幅が上述したようにたとえば０．５μｍであ
るため、ドレイン電極１７はゲート電極１８のドレイン
側の端部から１μｍ離れた位置に形成されていることに
なる。
は、それぞれソース領域１３およびドレイン領域１４の
基板表面上に設けられており、それぞれの領域１３，１
４に電気的に接続している。特に、ドレイン電極１７
は、トレンチ領域２１を挟んでゲート電極１８の反対側
に、トレンチ領域２１に被さらないように配置されてい
る。つまり、ゲート電極１８からたとえば０．５μｍ離
れてトレンチ領域２１が形成されており、そのトレンチ
領域２１の幅が上述したようにたとえば０．５μｍであ
るため、ドレイン電極１７はゲート電極１８のドレイン
側の端部から１μｍ離れた位置に形成されていることに
なる。
【００１４】つぎに、実施の形態１にかかる半導体装置
の製造プロセスについて説明する。まず、半導体基板１
１の主面側にウェル領域１２および素子分離のための図
示しないフィールド酸化膜を形成する。つづいて、ゲー
ト絶縁膜１５を形成し、さらにゲート電極１８を形成す
る。つづいて、トレンチ溝を形成してから、ゲート電極
１８をマスクとしたセルフアラインによるイオン注入法
によりヒ素を注入する。このときの注入条件は、特に限
定しないが、たとえば１×１０15ｃｍ-2のドーズ量で、
加速電圧が５０ｋｅＶであり、チルト角は３０°、４５
°などから選択され、ローテーションが０°、９０°、
１８０°および２７０°の４回打ちである。
の製造プロセスについて説明する。まず、半導体基板１
１の主面側にウェル領域１２および素子分離のための図
示しないフィールド酸化膜を形成する。つづいて、ゲー
ト絶縁膜１５を形成し、さらにゲート電極１８を形成す
る。つづいて、トレンチ溝を形成してから、ゲート電極
１８をマスクとしたセルフアラインによるイオン注入法
によりヒ素を注入する。このときの注入条件は、特に限
定しないが、たとえば１×１０15ｃｍ-2のドーズ量で、
加速電圧が５０ｋｅＶであり、チルト角は３０°、４５
°などから選択され、ローテーションが０°、９０°、
１８０°および２７０°の４回打ちである。
【００１５】このイオン注入によりソース領域１３とド
レイン領域１４が形成される。ドレイン領域１４は、基
板表面だけでなく、トレンチ領域２１とウェル領域１２
との界面に沿っても広がる。つづいて、トレンチ溝内を
絶縁物等で埋める。トレンチ溝内を絶縁体で埋める際に
は、たとえば、直接酸化膜を埋めればよい。また、トレ
ンチ溝内にポリシリコンを埋めてから、そのポリシリコ
ンを後の活性化熱処理において酸化して絶縁体２２とな
るようにしてもよい。
レイン領域１４が形成される。ドレイン領域１４は、基
板表面だけでなく、トレンチ領域２１とウェル領域１２
との界面に沿っても広がる。つづいて、トレンチ溝内を
絶縁物等で埋める。トレンチ溝内を絶縁体で埋める際に
は、たとえば、直接酸化膜を埋めればよい。また、トレ
ンチ溝内にポリシリコンを埋めてから、そのポリシリコ
ンを後の活性化熱処理において酸化して絶縁体２２とな
るようにしてもよい。
【００１６】そして、コンタクト穴を開口し、ソース電
極１６およびドレイン電極１７を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ヒ素をドープしたドープトポリシリコンを
トレンチ溝内に埋めて、ヒ素を熱拡散させてドレイン領
域１４を形成するようにしてもよい。その場合、ヒ素の
熱拡散時にトレンチ溝内のポリシリコンが酸化され絶縁
体となる。
極１６およびドレイン電極１７を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ヒ素をドープしたドープトポリシリコンを
トレンチ溝内に埋めて、ヒ素を熱拡散させてドレイン領
域１４を形成するようにしてもよい。その場合、ヒ素の
熱拡散時にトレンチ溝内のポリシリコンが酸化され絶縁
体となる。
【００１７】上述した実施の形態１によれば、トレンチ
領域２１の表面に沿ってドレイン領域１４が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極１８とドレイン電極１７のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いＥＳＤ破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ＩＣチップの小型化、高集積化に寄与する。
領域２１の表面に沿ってドレイン領域１４が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極１８とドレイン電極１７のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いＥＳＤ破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ＩＣチップの小型化、高集積化に寄与する。
【００１８】たとえば、実施の形態１による半導体装置
と従来の高いＥＳＤ破壊耐量を具えた半導体装置とでデ
バイスピッチを比較すると、ソース電極およびドレイン
電極の幅をそれぞれ０．５μｍ、ゲート電極の幅を１μ
ｍ、ソース電極とゲート電極との間の距離を１μｍとし
た場合、実施の形態１によれば上述したようにゲート電
極とドレイン電極との間の距離が１μｍであるため、デ
バイスピッチは４μｍ（０．５μｍ＋１μｍ＋１μｍ＋
１μｍ＋０．５μｍ）である。
と従来の高いＥＳＤ破壊耐量を具えた半導体装置とでデ
バイスピッチを比較すると、ソース電極およびドレイン
電極の幅をそれぞれ０．５μｍ、ゲート電極の幅を１μ
ｍ、ソース電極とゲート電極との間の距離を１μｍとし
た場合、実施の形態１によれば上述したようにゲート電
極とドレイン電極との間の距離が１μｍであるため、デ
バイスピッチは４μｍ（０．５μｍ＋１μｍ＋１μｍ＋
１μｍ＋０．５μｍ）である。
【００１９】それに対して、従来の半導体装置では、ゲ
ート電極とドレイン電極との間の距離が５μｍであるた
め、デバイスピッチは８μｍ（０．５μｍ＋１μｍ＋１
μｍ＋５μｍ＋０．５μｍ）である。つまり、実施の形
態１によれば、デバイスピッチが従来の半分になる。し
たがって、実施の形態１の半導体装置を出力段に用いた
ＩＣチップでは、出力端子の数が多いほどＩＣチップの
小型化および高集積化の効果が顕著となる。
ート電極とドレイン電極との間の距離が５μｍであるた
め、デバイスピッチは８μｍ（０．５μｍ＋１μｍ＋１
μｍ＋５μｍ＋０．５μｍ）である。つまり、実施の形
態１によれば、デバイスピッチが従来の半分になる。し
たがって、実施の形態１の半導体装置を出力段に用いた
ＩＣチップでは、出力端子の数が多いほどＩＣチップの
小型化および高集積化の効果が顕著となる。
【００２０】実施の形態２．図２は、本発明の実施の形
態２にかかる半導体装置の要部を示す断面図である。実
施の形態２の半導体装置が実施の形態１と異なるのは、
実施の形態１ではトレンチが一つであったのに対して、
実施の形態２ではトレンチが二つあることである。この
ようにトレンチを二つ設けることによって実施の形態１
よりもさらにドレイン拡散層面積が増えるので、より高
いＥＳＤ破壊耐量を有する半導体装置が得られることに
なる。
態２にかかる半導体装置の要部を示す断面図である。実
施の形態２の半導体装置が実施の形態１と異なるのは、
実施の形態１ではトレンチが一つであったのに対して、
実施の形態２ではトレンチが二つあることである。この
ようにトレンチを二つ設けることによって実施の形態１
よりもさらにドレイン拡散層面積が増えるので、より高
いＥＳＤ破壊耐量を有する半導体装置が得られることに
なる。
【００２１】あるいは、ＥＳＤ破壊耐量を実施の形態１
と同程度とすれば、トレンチの深さを実施の形態１のお
およそ半分にすることができる。ウェル内にＭＯＳトラ
ンジスタを形成する際、ウェルの深さによっては、深い
トレンチが形成できない場合において、実施の形態１と
同程度のＥＳＤ破壊耐量を得ようとすれば、本構成を採
用することによってトレンチの深さを浅くすることがで
き、ウェルの接合深さが浅くても所望の耐量を得ること
ができる。
と同程度とすれば、トレンチの深さを実施の形態１のお
およそ半分にすることができる。ウェル内にＭＯＳトラ
ンジスタを形成する際、ウェルの深さによっては、深い
トレンチが形成できない場合において、実施の形態１と
同程度のＥＳＤ破壊耐量を得ようとすれば、本構成を採
用することによってトレンチの深さを浅くすることがで
き、ウェルの接合深さが浅くても所望の耐量を得ること
ができる。
【００２２】ここでは、実施の形態２の好適な例とし
て、Ｎ型のウェル領域にＰＭＯＳトランジスタを形成す
る場合について説明する。図２において、符号３１はＰ
型の半導体基板であり、符号３２はＮ型のウェル領域で
あり、符号３３はＰ+ソース領域であり、符号３４はＰ+
ドレイン領域であり、符号３５はゲート絶縁膜であり、
符号３６はソース電極であり、符号３７はドレイン電極
であり、符号３８はゲート電極である。ゲート電極３８
とドレイン電極３７との間には、特に限定しないが、た
とえば幅が０．５μｍで、深さが１μｍ程度の二つのト
レンチ領域４１，４２が設けられている。これら二つの
トレンチ領域４１，４２は、酸化物等の絶縁体４３によ
り埋められている。
て、Ｎ型のウェル領域にＰＭＯＳトランジスタを形成す
る場合について説明する。図２において、符号３１はＰ
型の半導体基板であり、符号３２はＮ型のウェル領域で
あり、符号３３はＰ+ソース領域であり、符号３４はＰ+
ドレイン領域であり、符号３５はゲート絶縁膜であり、
符号３６はソース電極であり、符号３７はドレイン電極
であり、符号３８はゲート電極である。ゲート電極３８
とドレイン電極３７との間には、特に限定しないが、た
とえば幅が０．５μｍで、深さが１μｍ程度の二つのト
レンチ領域４１，４２が設けられている。これら二つの
トレンチ領域４１，４２は、酸化物等の絶縁体４３によ
り埋められている。
【００２３】ゲート電極３８寄りの第１のトレンチ領域
４１について、そのゲート側の端部とゲート電極３８の
ドレイン側の端部との間の距離は、特に限定しないが、
たとえばゼロである。第１のトレンチ領域４１とドレイ
ン電極３７寄りの第２のトレンチ領域４２との間隔は、
特に限定しないが、たとえば１μｍ程度である。ドレイ
ン領域３４は基板表面に沿って広がるとともに、第１の
トレンチ領域４１とウェル領域３２との界面に沿って広
がり、さらに第２のトレンチ領域４２とウェル領域３２
との界面に沿って広がっている。図２に示す例では、ド
レイン電極３７はゲート電極３８のドレイン側の端部か
ら２μｍ（０．５μｍ＋１μｍ＋０．５μｍ）離れた位
置に形成されている。
４１について、そのゲート側の端部とゲート電極３８の
ドレイン側の端部との間の距離は、特に限定しないが、
たとえばゼロである。第１のトレンチ領域４１とドレイ
ン電極３７寄りの第２のトレンチ領域４２との間隔は、
特に限定しないが、たとえば１μｍ程度である。ドレイ
ン領域３４は基板表面に沿って広がるとともに、第１の
トレンチ領域４１とウェル領域３２との界面に沿って広
がり、さらに第２のトレンチ領域４２とウェル領域３２
との界面に沿って広がっている。図２に示す例では、ド
レイン電極３７はゲート電極３８のドレイン側の端部か
ら２μｍ（０．５μｍ＋１μｍ＋０．５μｍ）離れた位
置に形成されている。
【００２４】つぎに、実施の形態２にかかる半導体装置
の製造プロセスについて説明する。まず、半導体基板３
１の主面側にウェル領域３２、図示しないフィールド酸
化膜、ゲート絶縁膜３５およびゲート電極３８を形成す
る。つづいて、トレンチ溝を二本形成する。そして、ゲ
ート電極３８をマスクとしたセルフアラインにより、特
に限定しないが、たとえば１×１０15ｃｍ-2のドーズ量
で、加速電圧５０ｋｅＶ、チルト角１５°、ローテーシ
ョン０°、９０°、１８０°および２７０°の４回打ち
の条件でイオン注入法によりボロンを注入し、ソース領
域３３およびドレイン領域３４を形成する。ドレイン領
域３４は、基板表面だけでなく、二つのトレンチ領域４
１，４２とウェル領域３２との界面に沿っても広がる。
の製造プロセスについて説明する。まず、半導体基板３
１の主面側にウェル領域３２、図示しないフィールド酸
化膜、ゲート絶縁膜３５およびゲート電極３８を形成す
る。つづいて、トレンチ溝を二本形成する。そして、ゲ
ート電極３８をマスクとしたセルフアラインにより、特
に限定しないが、たとえば１×１０15ｃｍ-2のドーズ量
で、加速電圧５０ｋｅＶ、チルト角１５°、ローテーシ
ョン０°、９０°、１８０°および２７０°の４回打ち
の条件でイオン注入法によりボロンを注入し、ソース領
域３３およびドレイン領域３４を形成する。ドレイン領
域３４は、基板表面だけでなく、二つのトレンチ領域４
１，４２とウェル領域３２との界面に沿っても広がる。
【００２５】ここで、実施の形態２ではイオン注入時の
チルト角が１５°であるため、ソース領域３３がゲート
電極３８の下で奥までもぐりこむ。それに対して、第１
のトレンチ領域４１のゲート側の端部がゲート電極３８
のドレイン側の端部と同じ位置にあることによって、ゲ
ート電極３８の下側にボロンが入り難いため、ゲート電
極３８の下側へのドレイン領域３４のもぐりこみ量が小
さくなる。
チルト角が１５°であるため、ソース領域３３がゲート
電極３８の下で奥までもぐりこむ。それに対して、第１
のトレンチ領域４１のゲート側の端部がゲート電極３８
のドレイン側の端部と同じ位置にあることによって、ゲ
ート電極３８の下側にボロンが入り難いため、ゲート電
極３８の下側へのドレイン領域３４のもぐりこみ量が小
さくなる。
【００２６】つづいて、トレンチ溝内を絶縁体等で埋め
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体４３となるようにしても
よい。
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体４３となるようにしても
よい。
【００２７】そして、コンタクト穴を開口し、ソース電
極３６およびドレイン電極３７を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ボロンをドープしたドープトポリシリコン
をトレンチ溝内に埋め、ボロンを熱拡散させてドレイン
領域３４を形成するとともに、トレンチ溝内のポリシリ
コンを絶縁体とするようにしてもよい。
極３６およびドレイン電極３７を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ボロンをドープしたドープトポリシリコン
をトレンチ溝内に埋め、ボロンを熱拡散させてドレイン
領域３４を形成するとともに、トレンチ溝内のポリシリ
コンを絶縁体とするようにしてもよい。
【００２８】上述した実施の形態２によれば、トレンチ
領域４１，４２の表面に沿ってドレイン領域３４が拡張
し、それによってドレイン拡散層面積が増加するため、
ゲート電極３８とドレイン電極３７のコンタクトとの間
隔を従来ほど増大させずに、また、チャネル幅を増大さ
せずに、高いＥＳＤ破壊耐量を具えた半導体装置が得ら
れる。したがって、本実施の形態の半導体装置の占有面
積が小さくなり、ＩＣチップの小型化、高集積化に寄与
する。
領域４１，４２の表面に沿ってドレイン領域３４が拡張
し、それによってドレイン拡散層面積が増加するため、
ゲート電極３８とドレイン電極３７のコンタクトとの間
隔を従来ほど増大させずに、また、チャネル幅を増大さ
せずに、高いＥＳＤ破壊耐量を具えた半導体装置が得ら
れる。したがって、本実施の形態の半導体装置の占有面
積が小さくなり、ＩＣチップの小型化、高集積化に寄与
する。
【００２９】たとえば、実施の形態１と同じ条件で従来
の半導体装置とデバイスピッチを比較すると、実施の形
態２の半導体装置では、デバイスピッチが５μｍ（０．
５μｍ＋１μｍ＋１μｍ＋０．５μｍ＋１μｍ＋０．５
μｍ＋０．５μｍ）であるのに対して、従来の半導体装
置では実施の形態１で計算したように８μｍである。つ
まり、実施の形態２によれば、デバイスピッチが従来の
おおよそ半分になる。したがって、実施の形態２の半導
体装置を出力段に用いたＩＣチップでは、出力端子の数
が多いほどＩＣチップの小型化および高集積化の効果が
顕著となる。
の半導体装置とデバイスピッチを比較すると、実施の形
態２の半導体装置では、デバイスピッチが５μｍ（０．
５μｍ＋１μｍ＋１μｍ＋０．５μｍ＋１μｍ＋０．５
μｍ＋０．５μｍ）であるのに対して、従来の半導体装
置では実施の形態１で計算したように８μｍである。つ
まり、実施の形態２によれば、デバイスピッチが従来の
おおよそ半分になる。したがって、実施の形態２の半導
体装置を出力段に用いたＩＣチップでは、出力端子の数
が多いほどＩＣチップの小型化および高集積化の効果が
顕著となる。
【００３０】また、実施の形態２によりＰＭＯＳトラン
ジスタを構成するとともに、実施の形態１によりＮＭＯ
Ｓトランジスタを構成することによって、ＣＭＯＳデバ
イスを構成することができる。
ジスタを構成するとともに、実施の形態１によりＮＭＯ
Ｓトランジスタを構成することによって、ＣＭＯＳデバ
イスを構成することができる。
【００３１】実施の形態３．図３は、本発明の実施の形
態３にかかる半導体装置の要部を示す断面図である。実
施の形態３の半導体装置が実施の形態１と異なるのは、
実施の形態１ではトレンチ領域がゲート電極端から離れ
て形成されていたのに対して、実施の形態３ではゲート
電極５８がトレンチ領域６１の一部に被さるように形成
されていることである。
態３にかかる半導体装置の要部を示す断面図である。実
施の形態３の半導体装置が実施の形態１と異なるのは、
実施の形態１ではトレンチ領域がゲート電極端から離れ
て形成されていたのに対して、実施の形態３ではゲート
電極５８がトレンチ領域６１の一部に被さるように形成
されていることである。
【００３２】図３において、符号５１はＰ型の半導体基
板であり、符号５２はＰ型のウェル領域であり、符号５
３はＮ+ソース領域であり、符号５４はＮ+ドレイン領域
であり、符号５５はゲート絶縁膜であり、符号５６はソ
ース電極であり、符号５７はドレイン電極であり、符号
５８はゲート電極であり、符号６１はトレンチ領域であ
り、符号６２は酸化物等の絶縁体である。
板であり、符号５２はＰ型のウェル領域であり、符号５
３はＮ+ソース領域であり、符号５４はＮ+ドレイン領域
であり、符号５５はゲート絶縁膜であり、符号５６はソ
ース電極であり、符号５７はドレイン電極であり、符号
５８はゲート電極であり、符号６１はトレンチ領域であ
り、符号６２は酸化物等の絶縁体である。
【００３３】トレンチ領域６１は、ウェル領域５２内に
おいて、ゲート電極５８のドレイン側の端部の下側に形
成されており、特に限定しないが、たとえばその幅は
０．５μｍで、深さは２μｍ程度である。トレンチ領域
６１は絶縁体６２により埋められている。ドレイン領域
５４は基板表面に沿って広がるとともに、トレンチ領域
６１とウェル領域５２との界面に沿って広がっている。
おいて、ゲート電極５８のドレイン側の端部の下側に形
成されており、特に限定しないが、たとえばその幅は
０．５μｍで、深さは２μｍ程度である。トレンチ領域
６１は絶縁体６２により埋められている。ドレイン領域
５４は基板表面に沿って広がるとともに、トレンチ領域
６１とウェル領域５２との界面に沿って広がっている。
【００３４】つぎに、実施の形態３にかかる半導体装置
の製造プロセスについて説明する。まず、半導体基板５
１の主面側にウェル領域５２および図示しないフィール
ド酸化膜を形成した後、トレンチ溝を形成する。そし
て、特に限定しないが、たとえば１×１０15ｃｍ-2のド
ーズ量で、加速電圧５０ｋｅＶ、チルト角７°、ローテ
ーション０°、９０°、１８０°および２７０°の４回
打ちの条件でイオン注入法によりヒ素を注入し、ドレイ
ン領域５４のうち、トレンチ溝に沿って広がる部分を形
成する。なお、イオン注入法に代えて気相拡散法などを
用いることもできる。
の製造プロセスについて説明する。まず、半導体基板５
１の主面側にウェル領域５２および図示しないフィール
ド酸化膜を形成した後、トレンチ溝を形成する。そし
て、特に限定しないが、たとえば１×１０15ｃｍ-2のド
ーズ量で、加速電圧５０ｋｅＶ、チルト角７°、ローテ
ーション０°、９０°、１８０°および２７０°の４回
打ちの条件でイオン注入法によりヒ素を注入し、ドレイ
ン領域５４のうち、トレンチ溝に沿って広がる部分を形
成する。なお、イオン注入法に代えて気相拡散法などを
用いることもできる。
【００３５】つづいて、トレンチ溝内を絶縁体等で埋め
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体６２としてもよい。
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体６２としてもよい。
【００３６】しかる後、ゲート絶縁膜５５を形成し、さ
らにゲート電極５８をその一部がトレンチ領域６１に被
さるように形成する。つづいて、ゲート電極５８をマス
クとしたセルフアラインによるイオン注入法によりヒ素
を注入して、ソース領域５３と、ドレイン領域５４のう
ちの基板表面に沿って広がる部分を形成する。そして、
コンタクト穴を開口し、ソース電極５６およびドレイン
電極５７を形成した後、図示しない層間絶縁膜、配線お
よびパッシベーション膜等を形成する。なお、ヒ素をド
ープしたドープトポリシリコンをトレンチ溝内に埋め、
ヒ素を熱拡散させてドレイン領域５４を形成するととも
に、トレンチ溝内のポリシリコンを絶縁体とするように
してもよい。
らにゲート電極５８をその一部がトレンチ領域６１に被
さるように形成する。つづいて、ゲート電極５８をマス
クとしたセルフアラインによるイオン注入法によりヒ素
を注入して、ソース領域５３と、ドレイン領域５４のう
ちの基板表面に沿って広がる部分を形成する。そして、
コンタクト穴を開口し、ソース電極５６およびドレイン
電極５７を形成した後、図示しない層間絶縁膜、配線お
よびパッシベーション膜等を形成する。なお、ヒ素をド
ープしたドープトポリシリコンをトレンチ溝内に埋め、
ヒ素を熱拡散させてドレイン領域５４を形成するととも
に、トレンチ溝内のポリシリコンを絶縁体とするように
してもよい。
【００３７】上述した実施の形態３によれば、トレンチ
領域６１の表面に沿ってドレイン領域５４が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極５８とドレイン電極５７のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いＥＳＤ破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ＩＣチップの小型化、高集積化に寄与する。
領域６１の表面に沿ってドレイン領域５４が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極５８とドレイン電極５７のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いＥＳＤ破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ＩＣチップの小型化、高集積化に寄与する。
【００３８】たとえば、実施の形態１と同じ条件で従来
の半導体装置とデバイスピッチを比較すると、実施の形
態３の半導体装置では、デバイスピッチが４μｍ未満
（０．５μｍ＋１μｍ＋１μｍ＋α＋０．５μｍ＋０．
５μｍ）であるのに対して、従来の半導体装置では実施
の形態１で計算したように８μｍである。つまり、実施
の形態３によれば、デバイスピッチが従来の半分よりも
小さくなる。したがって、実施の形態３の半導体装置を
出力段に用いたＩＣチップでは、出力端子の数が多いほ
どＩＣチップの小型化および高集積化の効果が顕著とな
る。
の半導体装置とデバイスピッチを比較すると、実施の形
態３の半導体装置では、デバイスピッチが４μｍ未満
（０．５μｍ＋１μｍ＋１μｍ＋α＋０．５μｍ＋０．
５μｍ）であるのに対して、従来の半導体装置では実施
の形態１で計算したように８μｍである。つまり、実施
の形態３によれば、デバイスピッチが従来の半分よりも
小さくなる。したがって、実施の形態３の半導体装置を
出力段に用いたＩＣチップでは、出力端子の数が多いほ
どＩＣチップの小型化および高集積化の効果が顕著とな
る。
【００３９】以上において本発明は、上述した各実施の
形態に限らず、種々変更可能である。たとえばトレンチ
の数を３本以上としてもよい。また、トレンチの幅や深
さも種々変更可能である。また、導電型については、上
述した各実施の形態において反転可能である。また、本
発明は、出力段に使用されるＭＯＳトランジスタや高い
ＥＳＤ破壊耐量を有するＭＯＳトランジスタに限らず、
ＭＯＳトランジスタ全般に適用可能である。
形態に限らず、種々変更可能である。たとえばトレンチ
の数を３本以上としてもよい。また、トレンチの幅や深
さも種々変更可能である。また、導電型については、上
述した各実施の形態において反転可能である。また、本
発明は、出力段に使用されるＭＯＳトランジスタや高い
ＥＳＤ破壊耐量を有するＭＯＳトランジスタに限らず、
ＭＯＳトランジスタ全般に適用可能である。
【００４０】
【発明の効果】本発明によれば、ドレイン領域に形成し
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
それによってドレイン拡散層面積が増加するため、ゲー
ト電極とドレイン電極のコンタクトとの間隔をあまり増
大させずに、また、チャネル幅を増大させずに、高いＥ
ＳＤ破壊耐量を具えた半導体装置が得られる。
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
それによってドレイン拡散層面積が増加するため、ゲー
ト電極とドレイン電極のコンタクトとの間隔をあまり増
大させずに、また、チャネル幅を増大させずに、高いＥ
ＳＤ破壊耐量を具えた半導体装置が得られる。
【図１】本発明の実施の形態１にかかる半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図２】本発明の実施の形態２にかかる半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図３】本発明の実施の形態３にかかる半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図４】従来の半導体装置の要部を示す断面斜視図であ
る。
る。
１１，３１，５１ 半導体基板 １２，３２，５２ ウェル領域 １３，３３，５３ ソース領域 １４，３４，５４ ドレイン領域 １５，３５，５５ ゲート絶縁膜 １６，３６，５６ ソース電極 １７，３７，５７ ドレイン電極 １８，３８，５８ ゲート電極 ２１，４１，４２，６１ トレンチ領域 ２２，４３，６２ 絶縁体
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA38 AB03 BA01 BH05 BH30 BH41 BH45 BH47 BJ01 BK09 BK12 BK14 BK19 BK21 CB01 CB08
Claims (4)
- 【請求項１】 半導体基板の主面側にソース領域および
ドレイン領域が形成され、それらソース領域とドレイン
領域との間の基板表面上にゲート絶縁膜を介してゲート
電極が形成された半導体装置において、 前記ドレイン領域にトレンチ領域が形成され、 該トレンチ領域内が絶縁体で埋められ、 前記ドレイン領域が前記トレンチ領域に沿って広がり、 前記トレンチ領域を挟んで前記ゲート電極と反対側の基
板表面上にドレイン電極が形成されていることを特徴と
する半導体装置。 - 【請求項２】 前記トレンチ領域は、複数本設けられて
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極は、前記トレンチ領域の
一部に被さるように形成されていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項４】 前記トレンチ領域は、前記半導体基板の
主面側に形成されたウェル領域内に形成されていること
を特徴とする請求項１〜３のいずれか一つに記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252563A JP2002334990A (ja) | 2001-03-06 | 2001-08-23 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-61566 | 2001-03-06 | ||
| JP2001061566 | 2001-03-06 | ||
| JP2001252563A JP2002334990A (ja) | 2001-03-06 | 2001-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334990A true JP2002334990A (ja) | 2002-11-22 |
Family
ID=26610680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252563A Pending JP2002334990A (ja) | 2001-03-06 | 2001-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334990A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| JP2011142190A (ja) * | 2010-01-06 | 2011-07-21 | Seiko Instruments Inc | 半導体装置 |
| KR101068139B1 (ko) | 2004-04-30 | 2011-09-27 | 매그나칩 반도체 유한회사 | Ｌｄｍｏｓｆｅｔ 제조방법 |
-
2001
- 2001-08-23 JP JP2001252563A patent/JP2002334990A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101068139B1 (ko) | 2004-04-30 | 2011-09-27 | 매그나칩 반도체 유한회사 | Ｌｄｍｏｓｆｅｔ 제조방법 |
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| US7999324B2 (en) | 2004-12-10 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device including overcurrent protection element |
| JP2011142190A (ja) * | 2010-01-06 | 2011-07-21 | Seiko Instruments Inc | 半導体装置 |
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