JP2002334990A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【課題】 高いESD破壊耐量を具えたMOSトランジ
スタにおいて、一般的なMOSトランジスタと比べてデ
バイスピッチおよびチャネル幅の増加量をできるだけ少
なくすること。 【解決手段】 MOSトランジスタのドレイン領域14
にトレンチ領域21を形成し、そのトレンチ領域21内
を絶縁体22で埋めるとともに、トレンチ領域21の表
面に沿ってドレイン領域14を拡張させる。
スタにおいて、一般的なMOSトランジスタと比べてデ
バイスピッチおよびチャネル幅の増加量をできるだけ少
なくすること。 【解決手段】 MOSトランジスタのドレイン領域14
にトレンチ領域21を形成し、そのトレンチ領域21内
を絶縁体22で埋めるとともに、トレンチ領域21の表
面に沿ってドレイン領域14を拡張させる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に出力段に使用されるMOSトランジスタや高い
ESD破壊耐量を有するMOSトランジスタに関する。
し、特に出力段に使用されるMOSトランジスタや高い
ESD破壊耐量を有するMOSトランジスタに関する。
【0002】
【従来の技術】一般に、出力段に使用されるMOSトラ
ンジスタでは、そのドレイン電極がボンディングパッド
およびボンディングワイヤを介してICチップのリード
端子に接続されている。したがって、このようなトラン
ジスタでは、外部から入力されるサージの影響によって
静電破壊しないために、高いESD破壊耐量が要求され
る。
ンジスタでは、そのドレイン電極がボンディングパッド
およびボンディングワイヤを介してICチップのリード
端子に接続されている。したがって、このようなトラン
ジスタでは、外部から入力されるサージの影響によって
静電破壊しないために、高いESD破壊耐量が要求され
る。
【0003】図4は、出力段に使用される従来のMOS
トランジスタの要部を示す断面斜視図であり、同図にお
いて、符号1は半導体基板、符号2はウェル領域、符号
3はソース領域、符号4はドレイン領域、符号5はゲー
ト絶縁膜、符号6はソース電極、符号7はドレイン電
極、符号8はゲート電極である。図4に示すように、従
来は、出力段に使用されるMOSトランジスタではゲー
ト電極8とドレイン電極7のコンタクトとの間隔を5μ
mにしたり、チャネル幅を200μm以上と大きくする
ことによって、一般的なMOSトランジスタよりもドレ
イン拡散層面積を大きくし、それによってゲート電極8
とドレイン電極7との間の抵抗成分を増やして外部サー
ジを吸収する構成となっている。
トランジスタの要部を示す断面斜視図であり、同図にお
いて、符号1は半導体基板、符号2はウェル領域、符号
3はソース領域、符号4はドレイン領域、符号5はゲー
ト絶縁膜、符号6はソース電極、符号7はドレイン電
極、符号8はゲート電極である。図4に示すように、従
来は、出力段に使用されるMOSトランジスタではゲー
ト電極8とドレイン電極7のコンタクトとの間隔を5μ
mにしたり、チャネル幅を200μm以上と大きくする
ことによって、一般的なMOSトランジスタよりもドレ
イン拡散層面積を大きくし、それによってゲート電極8
とドレイン電極7との間の抵抗成分を増やして外部サー
ジを吸収する構成となっている。
【0004】
【発明が解決しようとする課題】しかしながら、ゲート
電極8とドレイン電極7のコンタクトとの間を離すと、
デバイスピッチが大きくなり、出力段に使用されるMO
Sトランジスタ群の占有面積が増加するため、ICチッ
プの小型化、高集積化の妨げとなるという問題点があ
る。これは、チャネル幅を大きくする場合も同様であ
る。
電極8とドレイン電極7のコンタクトとの間を離すと、
デバイスピッチが大きくなり、出力段に使用されるMO
Sトランジスタ群の占有面積が増加するため、ICチッ
プの小型化、高集積化の妨げとなるという問題点があ
る。これは、チャネル幅を大きくする場合も同様であ
る。
【0005】本発明は、上記問題点に鑑みてなされたも
のであって、高いESD破壊耐量を具え、かつ一般的な
MOSトランジスタと比べてデバイスピッチおよびチャ
ネル幅の増加量ができるだけ少ない半導体装置を提供す
ることを目的とする。
のであって、高いESD破壊耐量を具え、かつ一般的な
MOSトランジスタと比べてデバイスピッチおよびチャ
ネル幅の増加量ができるだけ少ない半導体装置を提供す
ることを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、MOSトランジスタ
のドレイン領域にトレンチ領域を形成し、そのトレンチ
領域内を絶縁体で埋めるとともに、トレンチ領域の表面
に沿ってドレイン領域を拡張することを特徴とする。
め、本発明にかかる半導体装置は、MOSトランジスタ
のドレイン領域にトレンチ領域を形成し、そのトレンチ
領域内を絶縁体で埋めるとともに、トレンチ領域の表面
に沿ってドレイン領域を拡張することを特徴とする。
【0007】この発明によれば、ドレイン領域に形成し
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
ドレイン領域がトレンチ深さのおおよそ2倍(トレンチ
が一つの場合)程度増えるので、ドレイン拡散層面積が
増加する。
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
ドレイン領域がトレンチ深さのおおよそ2倍(トレンチ
が一つの場合)程度増えるので、ドレイン拡散層面積が
増加する。
【0008】
【発明の実施の形態】以下に、本発明の実施の形態にか
かる半導体装置について図面を参照しつつ詳細に説明す
る。
かる半導体装置について図面を参照しつつ詳細に説明す
る。
【0009】実施の形態1.図1は、本発明の実施の形
態1にかかる半導体装置の要部を示す断面図である。こ
の半導体装置は、トレンチ構造のドレイン領域を有し、
それによってドレイン拡散層面積が増大してなるMOS
トランジスタである。
態1にかかる半導体装置の要部を示す断面図である。こ
の半導体装置は、トレンチ構造のドレイン領域を有し、
それによってドレイン拡散層面積が増大してなるMOS
トランジスタである。
【0010】すなわち、たとえば、P型の半導体基板1
1の主面側にP型のウェル領域12が形成され、そのウ
ェル領域12の表面上にゲート絶縁膜15を介してゲー
ト電極18が形成されている。N+ソース領域13とN+
ドレイン領域14は、ウェル領域12内において、ゲー
ト電極18を挟むように離間して形成されている。
1の主面側にP型のウェル領域12が形成され、そのウ
ェル領域12の表面上にゲート絶縁膜15を介してゲー
ト電極18が形成されている。N+ソース領域13とN+
ドレイン領域14は、ウェル領域12内において、ゲー
ト電極18を挟むように離間して形成されている。
【0011】トレンチ領域21は、ゲート電極18から
離れた位置に設けられている。トレンチ領域21のゲー
ト側の端部とゲート電極18のドレイン側の端部との間
の距離は、特に限定しないが、たとえば0.5μmであ
る。また、トレンチ領域21の幅および深さについて
は、特に限定しないが、たとえば幅が0.5μmであ
り、深さが2μm程度である。トレンチ領域21は、酸
化膜等の絶縁体22により埋められている。
離れた位置に設けられている。トレンチ領域21のゲー
ト側の端部とゲート電極18のドレイン側の端部との間
の距離は、特に限定しないが、たとえば0.5μmであ
る。また、トレンチ領域21の幅および深さについて
は、特に限定しないが、たとえば幅が0.5μmであ
り、深さが2μm程度である。トレンチ領域21は、酸
化膜等の絶縁体22により埋められている。
【0012】ドレイン領域14は基板表面に沿って広が
るとともに、トレンチ領域21とウェル領域12との界
面に沿って広がっている。つまり、本実施の形態では、
ドレイン領域14は、一般的なトレンチを有していない
MOSトランジスタのドレイン領域がトレンチ領域21
の表面に沿って拡張したような構成となっている。
るとともに、トレンチ領域21とウェル領域12との界
面に沿って広がっている。つまり、本実施の形態では、
ドレイン領域14は、一般的なトレンチを有していない
MOSトランジスタのドレイン領域がトレンチ領域21
の表面に沿って拡張したような構成となっている。
【0013】ソース電極16およびドレイン電極17
は、それぞれソース領域13およびドレイン領域14の
基板表面上に設けられており、それぞれの領域13,1
4に電気的に接続している。特に、ドレイン電極17
は、トレンチ領域21を挟んでゲート電極18の反対側
に、トレンチ領域21に被さらないように配置されてい
る。つまり、ゲート電極18からたとえば0.5μm離
れてトレンチ領域21が形成されており、そのトレンチ
領域21の幅が上述したようにたとえば0.5μmであ
るため、ドレイン電極17はゲート電極18のドレイン
側の端部から1μm離れた位置に形成されていることに
なる。
は、それぞれソース領域13およびドレイン領域14の
基板表面上に設けられており、それぞれの領域13,1
4に電気的に接続している。特に、ドレイン電極17
は、トレンチ領域21を挟んでゲート電極18の反対側
に、トレンチ領域21に被さらないように配置されてい
る。つまり、ゲート電極18からたとえば0.5μm離
れてトレンチ領域21が形成されており、そのトレンチ
領域21の幅が上述したようにたとえば0.5μmであ
るため、ドレイン電極17はゲート電極18のドレイン
側の端部から1μm離れた位置に形成されていることに
なる。
【0014】つぎに、実施の形態1にかかる半導体装置
の製造プロセスについて説明する。まず、半導体基板1
1の主面側にウェル領域12および素子分離のための図
示しないフィールド酸化膜を形成する。つづいて、ゲー
ト絶縁膜15を形成し、さらにゲート電極18を形成す
る。つづいて、トレンチ溝を形成してから、ゲート電極
18をマスクとしたセルフアラインによるイオン注入法
によりヒ素を注入する。このときの注入条件は、特に限
定しないが、たとえば1×1015cm-2のドーズ量で、
加速電圧が50keVであり、チルト角は30°、45
°などから選択され、ローテーションが0°、90°、
180°および270°の4回打ちである。
の製造プロセスについて説明する。まず、半導体基板1
1の主面側にウェル領域12および素子分離のための図
示しないフィールド酸化膜を形成する。つづいて、ゲー
ト絶縁膜15を形成し、さらにゲート電極18を形成す
る。つづいて、トレンチ溝を形成してから、ゲート電極
18をマスクとしたセルフアラインによるイオン注入法
によりヒ素を注入する。このときの注入条件は、特に限
定しないが、たとえば1×1015cm-2のドーズ量で、
加速電圧が50keVであり、チルト角は30°、45
°などから選択され、ローテーションが0°、90°、
180°および270°の4回打ちである。
【0015】このイオン注入によりソース領域13とド
レイン領域14が形成される。ドレイン領域14は、基
板表面だけでなく、トレンチ領域21とウェル領域12
との界面に沿っても広がる。つづいて、トレンチ溝内を
絶縁物等で埋める。トレンチ溝内を絶縁体で埋める際に
は、たとえば、直接酸化膜を埋めればよい。また、トレ
ンチ溝内にポリシリコンを埋めてから、そのポリシリコ
ンを後の活性化熱処理において酸化して絶縁体22とな
るようにしてもよい。
レイン領域14が形成される。ドレイン領域14は、基
板表面だけでなく、トレンチ領域21とウェル領域12
との界面に沿っても広がる。つづいて、トレンチ溝内を
絶縁物等で埋める。トレンチ溝内を絶縁体で埋める際に
は、たとえば、直接酸化膜を埋めればよい。また、トレ
ンチ溝内にポリシリコンを埋めてから、そのポリシリコ
ンを後の活性化熱処理において酸化して絶縁体22とな
るようにしてもよい。
【0016】そして、コンタクト穴を開口し、ソース電
極16およびドレイン電極17を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ヒ素をドープしたドープトポリシリコンを
トレンチ溝内に埋めて、ヒ素を熱拡散させてドレイン領
域14を形成するようにしてもよい。その場合、ヒ素の
熱拡散時にトレンチ溝内のポリシリコンが酸化され絶縁
体となる。
極16およびドレイン電極17を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ヒ素をドープしたドープトポリシリコンを
トレンチ溝内に埋めて、ヒ素を熱拡散させてドレイン領
域14を形成するようにしてもよい。その場合、ヒ素の
熱拡散時にトレンチ溝内のポリシリコンが酸化され絶縁
体となる。
【0017】上述した実施の形態1によれば、トレンチ
領域21の表面に沿ってドレイン領域14が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極18とドレイン電極17のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いESD破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ICチップの小型化、高集積化に寄与する。
領域21の表面に沿ってドレイン領域14が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極18とドレイン電極17のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いESD破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ICチップの小型化、高集積化に寄与する。
【0018】たとえば、実施の形態1による半導体装置
と従来の高いESD破壊耐量を具えた半導体装置とでデ
バイスピッチを比較すると、ソース電極およびドレイン
電極の幅をそれぞれ0.5μm、ゲート電極の幅を1μ
m、ソース電極とゲート電極との間の距離を1μmとし
た場合、実施の形態1によれば上述したようにゲート電
極とドレイン電極との間の距離が1μmであるため、デ
バイスピッチは4μm(0.5μm+1μm+1μm+
1μm+0.5μm)である。
と従来の高いESD破壊耐量を具えた半導体装置とでデ
バイスピッチを比較すると、ソース電極およびドレイン
電極の幅をそれぞれ0.5μm、ゲート電極の幅を1μ
m、ソース電極とゲート電極との間の距離を1μmとし
た場合、実施の形態1によれば上述したようにゲート電
極とドレイン電極との間の距離が1μmであるため、デ
バイスピッチは4μm(0.5μm+1μm+1μm+
1μm+0.5μm)である。
【0019】それに対して、従来の半導体装置では、ゲ
ート電極とドレイン電極との間の距離が5μmであるた
め、デバイスピッチは8μm(0.5μm+1μm+1
μm+5μm+0.5μm)である。つまり、実施の形
態1によれば、デバイスピッチが従来の半分になる。し
たがって、実施の形態1の半導体装置を出力段に用いた
ICチップでは、出力端子の数が多いほどICチップの
小型化および高集積化の効果が顕著となる。
ート電極とドレイン電極との間の距離が5μmであるた
め、デバイスピッチは8μm(0.5μm+1μm+1
μm+5μm+0.5μm)である。つまり、実施の形
態1によれば、デバイスピッチが従来の半分になる。し
たがって、実施の形態1の半導体装置を出力段に用いた
ICチップでは、出力端子の数が多いほどICチップの
小型化および高集積化の効果が顕著となる。
【0020】実施の形態2.図2は、本発明の実施の形
態2にかかる半導体装置の要部を示す断面図である。実
施の形態2の半導体装置が実施の形態1と異なるのは、
実施の形態1ではトレンチが一つであったのに対して、
実施の形態2ではトレンチが二つあることである。この
ようにトレンチを二つ設けることによって実施の形態1
よりもさらにドレイン拡散層面積が増えるので、より高
いESD破壊耐量を有する半導体装置が得られることに
なる。
態2にかかる半導体装置の要部を示す断面図である。実
施の形態2の半導体装置が実施の形態1と異なるのは、
実施の形態1ではトレンチが一つであったのに対して、
実施の形態2ではトレンチが二つあることである。この
ようにトレンチを二つ設けることによって実施の形態1
よりもさらにドレイン拡散層面積が増えるので、より高
いESD破壊耐量を有する半導体装置が得られることに
なる。
【0021】あるいは、ESD破壊耐量を実施の形態1
と同程度とすれば、トレンチの深さを実施の形態1のお
およそ半分にすることができる。ウェル内にMOSトラ
ンジスタを形成する際、ウェルの深さによっては、深い
トレンチが形成できない場合において、実施の形態1と
同程度のESD破壊耐量を得ようとすれば、本構成を採
用することによってトレンチの深さを浅くすることがで
き、ウェルの接合深さが浅くても所望の耐量を得ること
ができる。
と同程度とすれば、トレンチの深さを実施の形態1のお
およそ半分にすることができる。ウェル内にMOSトラ
ンジスタを形成する際、ウェルの深さによっては、深い
トレンチが形成できない場合において、実施の形態1と
同程度のESD破壊耐量を得ようとすれば、本構成を採
用することによってトレンチの深さを浅くすることがで
き、ウェルの接合深さが浅くても所望の耐量を得ること
ができる。
【0022】ここでは、実施の形態2の好適な例とし
て、N型のウェル領域にPMOSトランジスタを形成す
る場合について説明する。図2において、符号31はP
型の半導体基板であり、符号32はN型のウェル領域で
あり、符号33はP+ソース領域であり、符号34はP+
ドレイン領域であり、符号35はゲート絶縁膜であり、
符号36はソース電極であり、符号37はドレイン電極
であり、符号38はゲート電極である。ゲート電極38
とドレイン電極37との間には、特に限定しないが、た
とえば幅が0.5μmで、深さが1μm程度の二つのト
レンチ領域41,42が設けられている。これら二つの
トレンチ領域41,42は、酸化物等の絶縁体43によ
り埋められている。
て、N型のウェル領域にPMOSトランジスタを形成す
る場合について説明する。図2において、符号31はP
型の半導体基板であり、符号32はN型のウェル領域で
あり、符号33はP+ソース領域であり、符号34はP+
ドレイン領域であり、符号35はゲート絶縁膜であり、
符号36はソース電極であり、符号37はドレイン電極
であり、符号38はゲート電極である。ゲート電極38
とドレイン電極37との間には、特に限定しないが、た
とえば幅が0.5μmで、深さが1μm程度の二つのト
レンチ領域41,42が設けられている。これら二つの
トレンチ領域41,42は、酸化物等の絶縁体43によ
り埋められている。
【0023】ゲート電極38寄りの第1のトレンチ領域
41について、そのゲート側の端部とゲート電極38の
ドレイン側の端部との間の距離は、特に限定しないが、
たとえばゼロである。第1のトレンチ領域41とドレイ
ン電極37寄りの第2のトレンチ領域42との間隔は、
特に限定しないが、たとえば1μm程度である。ドレイ
ン領域34は基板表面に沿って広がるとともに、第1の
トレンチ領域41とウェル領域32との界面に沿って広
がり、さらに第2のトレンチ領域42とウェル領域32
との界面に沿って広がっている。図2に示す例では、ド
レイン電極37はゲート電極38のドレイン側の端部か
ら2μm(0.5μm+1μm+0.5μm)離れた位
置に形成されている。
41について、そのゲート側の端部とゲート電極38の
ドレイン側の端部との間の距離は、特に限定しないが、
たとえばゼロである。第1のトレンチ領域41とドレイ
ン電極37寄りの第2のトレンチ領域42との間隔は、
特に限定しないが、たとえば1μm程度である。ドレイ
ン領域34は基板表面に沿って広がるとともに、第1の
トレンチ領域41とウェル領域32との界面に沿って広
がり、さらに第2のトレンチ領域42とウェル領域32
との界面に沿って広がっている。図2に示す例では、ド
レイン電極37はゲート電極38のドレイン側の端部か
ら2μm(0.5μm+1μm+0.5μm)離れた位
置に形成されている。
【0024】つぎに、実施の形態2にかかる半導体装置
の製造プロセスについて説明する。まず、半導体基板3
1の主面側にウェル領域32、図示しないフィールド酸
化膜、ゲート絶縁膜35およびゲート電極38を形成す
る。つづいて、トレンチ溝を二本形成する。そして、ゲ
ート電極38をマスクとしたセルフアラインにより、特
に限定しないが、たとえば1×1015cm-2のドーズ量
で、加速電圧50keV、チルト角15°、ローテーシ
ョン0°、90°、180°および270°の4回打ち
の条件でイオン注入法によりボロンを注入し、ソース領
域33およびドレイン領域34を形成する。ドレイン領
域34は、基板表面だけでなく、二つのトレンチ領域4
1,42とウェル領域32との界面に沿っても広がる。
の製造プロセスについて説明する。まず、半導体基板3
1の主面側にウェル領域32、図示しないフィールド酸
化膜、ゲート絶縁膜35およびゲート電極38を形成す
る。つづいて、トレンチ溝を二本形成する。そして、ゲ
ート電極38をマスクとしたセルフアラインにより、特
に限定しないが、たとえば1×1015cm-2のドーズ量
で、加速電圧50keV、チルト角15°、ローテーシ
ョン0°、90°、180°および270°の4回打ち
の条件でイオン注入法によりボロンを注入し、ソース領
域33およびドレイン領域34を形成する。ドレイン領
域34は、基板表面だけでなく、二つのトレンチ領域4
1,42とウェル領域32との界面に沿っても広がる。
【0025】ここで、実施の形態2ではイオン注入時の
チルト角が15°であるため、ソース領域33がゲート
電極38の下で奥までもぐりこむ。それに対して、第1
のトレンチ領域41のゲート側の端部がゲート電極38
のドレイン側の端部と同じ位置にあることによって、ゲ
ート電極38の下側にボロンが入り難いため、ゲート電
極38の下側へのドレイン領域34のもぐりこみ量が小
さくなる。
チルト角が15°であるため、ソース領域33がゲート
電極38の下で奥までもぐりこむ。それに対して、第1
のトレンチ領域41のゲート側の端部がゲート電極38
のドレイン側の端部と同じ位置にあることによって、ゲ
ート電極38の下側にボロンが入り難いため、ゲート電
極38の下側へのドレイン領域34のもぐりこみ量が小
さくなる。
【0026】つづいて、トレンチ溝内を絶縁体等で埋め
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体43となるようにしても
よい。
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体43となるようにしても
よい。
【0027】そして、コンタクト穴を開口し、ソース電
極36およびドレイン電極37を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ボロンをドープしたドープトポリシリコン
をトレンチ溝内に埋め、ボロンを熱拡散させてドレイン
領域34を形成するとともに、トレンチ溝内のポリシリ
コンを絶縁体とするようにしてもよい。
極36およびドレイン電極37を形成した後、図示しな
い層間絶縁膜、配線およびパッシベーション膜等を形成
する。なお、ボロンをドープしたドープトポリシリコン
をトレンチ溝内に埋め、ボロンを熱拡散させてドレイン
領域34を形成するとともに、トレンチ溝内のポリシリ
コンを絶縁体とするようにしてもよい。
【0028】上述した実施の形態2によれば、トレンチ
領域41,42の表面に沿ってドレイン領域34が拡張
し、それによってドレイン拡散層面積が増加するため、
ゲート電極38とドレイン電極37のコンタクトとの間
隔を従来ほど増大させずに、また、チャネル幅を増大さ
せずに、高いESD破壊耐量を具えた半導体装置が得ら
れる。したがって、本実施の形態の半導体装置の占有面
積が小さくなり、ICチップの小型化、高集積化に寄与
する。
領域41,42の表面に沿ってドレイン領域34が拡張
し、それによってドレイン拡散層面積が増加するため、
ゲート電極38とドレイン電極37のコンタクトとの間
隔を従来ほど増大させずに、また、チャネル幅を増大さ
せずに、高いESD破壊耐量を具えた半導体装置が得ら
れる。したがって、本実施の形態の半導体装置の占有面
積が小さくなり、ICチップの小型化、高集積化に寄与
する。
【0029】たとえば、実施の形態1と同じ条件で従来
の半導体装置とデバイスピッチを比較すると、実施の形
態2の半導体装置では、デバイスピッチが5μm(0.
5μm+1μm+1μm+0.5μm+1μm+0.5
μm+0.5μm)であるのに対して、従来の半導体装
置では実施の形態1で計算したように8μmである。つ
まり、実施の形態2によれば、デバイスピッチが従来の
おおよそ半分になる。したがって、実施の形態2の半導
体装置を出力段に用いたICチップでは、出力端子の数
が多いほどICチップの小型化および高集積化の効果が
顕著となる。
の半導体装置とデバイスピッチを比較すると、実施の形
態2の半導体装置では、デバイスピッチが5μm(0.
5μm+1μm+1μm+0.5μm+1μm+0.5
μm+0.5μm)であるのに対して、従来の半導体装
置では実施の形態1で計算したように8μmである。つ
まり、実施の形態2によれば、デバイスピッチが従来の
おおよそ半分になる。したがって、実施の形態2の半導
体装置を出力段に用いたICチップでは、出力端子の数
が多いほどICチップの小型化および高集積化の効果が
顕著となる。
【0030】また、実施の形態2によりPMOSトラン
ジスタを構成するとともに、実施の形態1によりNMO
Sトランジスタを構成することによって、CMOSデバ
イスを構成することができる。
ジスタを構成するとともに、実施の形態1によりNMO
Sトランジスタを構成することによって、CMOSデバ
イスを構成することができる。
【0031】実施の形態3.図3は、本発明の実施の形
態3にかかる半導体装置の要部を示す断面図である。実
施の形態3の半導体装置が実施の形態1と異なるのは、
実施の形態1ではトレンチ領域がゲート電極端から離れ
て形成されていたのに対して、実施の形態3ではゲート
電極58がトレンチ領域61の一部に被さるように形成
されていることである。
態3にかかる半導体装置の要部を示す断面図である。実
施の形態3の半導体装置が実施の形態1と異なるのは、
実施の形態1ではトレンチ領域がゲート電極端から離れ
て形成されていたのに対して、実施の形態3ではゲート
電極58がトレンチ領域61の一部に被さるように形成
されていることである。
【0032】図3において、符号51はP型の半導体基
板であり、符号52はP型のウェル領域であり、符号5
3はN+ソース領域であり、符号54はN+ドレイン領域
であり、符号55はゲート絶縁膜であり、符号56はソ
ース電極であり、符号57はドレイン電極であり、符号
58はゲート電極であり、符号61はトレンチ領域であ
り、符号62は酸化物等の絶縁体である。
板であり、符号52はP型のウェル領域であり、符号5
3はN+ソース領域であり、符号54はN+ドレイン領域
であり、符号55はゲート絶縁膜であり、符号56はソ
ース電極であり、符号57はドレイン電極であり、符号
58はゲート電極であり、符号61はトレンチ領域であ
り、符号62は酸化物等の絶縁体である。
【0033】トレンチ領域61は、ウェル領域52内に
おいて、ゲート電極58のドレイン側の端部の下側に形
成されており、特に限定しないが、たとえばその幅は
0.5μmで、深さは2μm程度である。トレンチ領域
61は絶縁体62により埋められている。ドレイン領域
54は基板表面に沿って広がるとともに、トレンチ領域
61とウェル領域52との界面に沿って広がっている。
おいて、ゲート電極58のドレイン側の端部の下側に形
成されており、特に限定しないが、たとえばその幅は
0.5μmで、深さは2μm程度である。トレンチ領域
61は絶縁体62により埋められている。ドレイン領域
54は基板表面に沿って広がるとともに、トレンチ領域
61とウェル領域52との界面に沿って広がっている。
【0034】つぎに、実施の形態3にかかる半導体装置
の製造プロセスについて説明する。まず、半導体基板5
1の主面側にウェル領域52および図示しないフィール
ド酸化膜を形成した後、トレンチ溝を形成する。そし
て、特に限定しないが、たとえば1×1015cm-2のド
ーズ量で、加速電圧50keV、チルト角7°、ローテ
ーション0°、90°、180°および270°の4回
打ちの条件でイオン注入法によりヒ素を注入し、ドレイ
ン領域54のうち、トレンチ溝に沿って広がる部分を形
成する。なお、イオン注入法に代えて気相拡散法などを
用いることもできる。
の製造プロセスについて説明する。まず、半導体基板5
1の主面側にウェル領域52および図示しないフィール
ド酸化膜を形成した後、トレンチ溝を形成する。そし
て、特に限定しないが、たとえば1×1015cm-2のド
ーズ量で、加速電圧50keV、チルト角7°、ローテ
ーション0°、90°、180°および270°の4回
打ちの条件でイオン注入法によりヒ素を注入し、ドレイ
ン領域54のうち、トレンチ溝に沿って広がる部分を形
成する。なお、イオン注入法に代えて気相拡散法などを
用いることもできる。
【0035】つづいて、トレンチ溝内を絶縁体等で埋め
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体62としてもよい。
る。トレンチ溝内を絶縁体で埋める際には、たとえば、
直接酸化膜を埋めればよい。また、トレンチ溝内にポリ
シリコンを埋めてから、そのポリシリコンを後の活性化
熱処理において酸化して絶縁体62としてもよい。
【0036】しかる後、ゲート絶縁膜55を形成し、さ
らにゲート電極58をその一部がトレンチ領域61に被
さるように形成する。つづいて、ゲート電極58をマス
クとしたセルフアラインによるイオン注入法によりヒ素
を注入して、ソース領域53と、ドレイン領域54のう
ちの基板表面に沿って広がる部分を形成する。そして、
コンタクト穴を開口し、ソース電極56およびドレイン
電極57を形成した後、図示しない層間絶縁膜、配線お
よびパッシベーション膜等を形成する。なお、ヒ素をド
ープしたドープトポリシリコンをトレンチ溝内に埋め、
ヒ素を熱拡散させてドレイン領域54を形成するととも
に、トレンチ溝内のポリシリコンを絶縁体とするように
してもよい。
らにゲート電極58をその一部がトレンチ領域61に被
さるように形成する。つづいて、ゲート電極58をマス
クとしたセルフアラインによるイオン注入法によりヒ素
を注入して、ソース領域53と、ドレイン領域54のう
ちの基板表面に沿って広がる部分を形成する。そして、
コンタクト穴を開口し、ソース電極56およびドレイン
電極57を形成した後、図示しない層間絶縁膜、配線お
よびパッシベーション膜等を形成する。なお、ヒ素をド
ープしたドープトポリシリコンをトレンチ溝内に埋め、
ヒ素を熱拡散させてドレイン領域54を形成するととも
に、トレンチ溝内のポリシリコンを絶縁体とするように
してもよい。
【0037】上述した実施の形態3によれば、トレンチ
領域61の表面に沿ってドレイン領域54が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極58とドレイン電極57のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いESD破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ICチップの小型化、高集積化に寄与する。
領域61の表面に沿ってドレイン領域54が拡張し、そ
れによってドレイン拡散層面積が増加するため、ゲート
電極58とドレイン電極57のコンタクトとの間隔をあ
まり増大させずに、また、チャネル幅を増大させずに、
高いESD破壊耐量を具えた半導体装置が得られる。し
たがって、本実施の形態の半導体装置の占有面積が小さ
くなり、ICチップの小型化、高集積化に寄与する。
【0038】たとえば、実施の形態1と同じ条件で従来
の半導体装置とデバイスピッチを比較すると、実施の形
態3の半導体装置では、デバイスピッチが4μm未満
(0.5μm+1μm+1μm+α+0.5μm+0.
5μm)であるのに対して、従来の半導体装置では実施
の形態1で計算したように8μmである。つまり、実施
の形態3によれば、デバイスピッチが従来の半分よりも
小さくなる。したがって、実施の形態3の半導体装置を
出力段に用いたICチップでは、出力端子の数が多いほ
どICチップの小型化および高集積化の効果が顕著とな
る。
の半導体装置とデバイスピッチを比較すると、実施の形
態3の半導体装置では、デバイスピッチが4μm未満
(0.5μm+1μm+1μm+α+0.5μm+0.
5μm)であるのに対して、従来の半導体装置では実施
の形態1で計算したように8μmである。つまり、実施
の形態3によれば、デバイスピッチが従来の半分よりも
小さくなる。したがって、実施の形態3の半導体装置を
出力段に用いたICチップでは、出力端子の数が多いほ
どICチップの小型化および高集積化の効果が顕著とな
る。
【0039】以上において本発明は、上述した各実施の
形態に限らず、種々変更可能である。たとえばトレンチ
の数を3本以上としてもよい。また、トレンチの幅や深
さも種々変更可能である。また、導電型については、上
述した各実施の形態において反転可能である。また、本
発明は、出力段に使用されるMOSトランジスタや高い
ESD破壊耐量を有するMOSトランジスタに限らず、
MOSトランジスタ全般に適用可能である。
形態に限らず、種々変更可能である。たとえばトレンチ
の数を3本以上としてもよい。また、トレンチの幅や深
さも種々変更可能である。また、導電型については、上
述した各実施の形態において反転可能である。また、本
発明は、出力段に使用されるMOSトランジスタや高い
ESD破壊耐量を有するMOSトランジスタに限らず、
MOSトランジスタ全般に適用可能である。
【0040】
【発明の効果】本発明によれば、ドレイン領域に形成し
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
それによってドレイン拡散層面積が増加するため、ゲー
ト電極とドレイン電極のコンタクトとの間隔をあまり増
大させずに、また、チャネル幅を増大させずに、高いE
SD破壊耐量を具えた半導体装置が得られる。
たトレンチ領域の表面に沿ってドレイン領域が拡張し、
それによってドレイン拡散層面積が増加するため、ゲー
ト電極とドレイン電極のコンタクトとの間隔をあまり増
大させずに、また、チャネル幅を増大させずに、高いE
SD破壊耐量を具えた半導体装置が得られる。
【図1】本発明の実施の形態1にかかる半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図2】本発明の実施の形態2にかかる半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図3】本発明の実施の形態3にかかる半導体装置の要
部を示す断面図である。
部を示す断面図である。
【図4】従来の半導体装置の要部を示す断面斜視図であ
る。
る。
11,31,51 半導体基板 12,32,52 ウェル領域 13,33,53 ソース領域 14,34,54 ドレイン領域 15,35,55 ゲート絶縁膜 16,36,56 ソース電極 17,37,57 ドレイン電極 18,38,58 ゲート電極 21,41,42,61 トレンチ領域 22,43,62 絶縁体
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F140 AA38 AB03 BA01 BH05 BH30 BH41 BH45 BH47 BJ01 BK09 BK12 BK14 BK19 BK21 CB01 CB08
Claims (4)
- 【請求項1】 半導体基板の主面側にソース領域および
ドレイン領域が形成され、それらソース領域とドレイン
領域との間の基板表面上にゲート絶縁膜を介してゲート
電極が形成された半導体装置において、 前記ドレイン領域にトレンチ領域が形成され、 該トレンチ領域内が絶縁体で埋められ、 前記ドレイン領域が前記トレンチ領域に沿って広がり、 前記トレンチ領域を挟んで前記ゲート電極と反対側の基
板表面上にドレイン電極が形成されていることを特徴と
する半導体装置。 - 【請求項2】 前記トレンチ領域は、複数本設けられて
いることを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記ゲート電極は、前記トレンチ領域の
一部に被さるように形成されていることを特徴とする請
求項1に記載の半導体装置。 - 【請求項4】 前記トレンチ領域は、前記半導体基板の
主面側に形成されたウェル領域内に形成されていること
を特徴とする請求項1〜3のいずれか一つに記載の半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001252563A JP2002334990A (ja) | 2001-03-06 | 2001-08-23 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-61566 | 2001-03-06 | ||
JP2001061566 | 2001-03-06 | ||
JP2001252563A JP2002334990A (ja) | 2001-03-06 | 2001-08-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002334990A true JP2002334990A (ja) | 2002-11-22 |
Family
ID=26610680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001252563A Pending JP2002334990A (ja) | 2001-03-06 | 2001-08-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002334990A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
JP2011142190A (ja) * | 2010-01-06 | 2011-07-21 | Seiko Instruments Inc | 半導体装置 |
KR101068139B1 (ko) | 2004-04-30 | 2011-09-27 | 매그나칩 반도체 유한회사 | Ldmosfet 제조방법 |
-
2001
- 2001-08-23 JP JP2001252563A patent/JP2002334990A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101068139B1 (ko) | 2004-04-30 | 2011-09-27 | 매그나칩 반도체 유한회사 | Ldmosfet 제조방법 |
JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
US7999324B2 (en) | 2004-12-10 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device including overcurrent protection element |
JP2011142190A (ja) * | 2010-01-06 | 2011-07-21 | Seiko Instruments Inc | 半導体装置 |
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