CN102148226A - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置，其包括减小了占有面积的增加、具有充分的ESD保护功能的ESD保护用N型MOS晶体管，ESD保护用N型MOS晶体管具有这样的漏区：该漏区经由漏极延伸设置区与漏极接触区电连接，该漏极延伸设置区由与漏区同一导电型的杂质扩散区形成，并且沿着沟槽分离区的侧面和下表面设置，该漏极接触区由与漏区同一导电型的杂质扩散区形成。

Description

半导体装置
技术领域
本发明涉及具有形成在外部连接端子与内部电路区域之间的ESD保护元件的半导体装置，该ESD保护元件用于保护形成在所述内部电路区域中的内部元件免受ESD破坏。
背景技术
在具有MOS型晶体管的半导体装置中，作为用于防止来自外部连接用焊盘(PAD)的静电对内部电路造成破坏的ESD保护元件，已知有所谓的截止晶体管(offtransistor)，截止晶体管是将N型MOS晶体管的栅极电位固定为地(Vss)而设置为截止状态。
为了防止内部电路元件的ESD破坏，重要之处在于：将比例尽量大的静电脉冲引入到截止晶体管中而不使其传播到内部电路元件，或者，在使速度快且电压大的静电脉冲变化为速度慢且电压小的信号后进行传播。
另外，截止晶体管与构成其他逻辑电路等内部电路的MOS型晶体管不同，需要流过由临时引入的大量静电产生的电流，因此，截止晶体管大多被设定为几百微米级的较大的晶体管宽度(W宽度)。
因此，截止晶体管的占有面积大，特别对于较小的IC芯片而言，存在成为IC整体的成本上升原因的问题。
另外，截止晶体管大多采用将多个漏区、源区、栅极组合为梳形的方式，但由于采用了组合多个晶体管的构造，因而难以使ESD保护用N型MOS晶体管整体进行均匀的动作，例如在距外部连接端子距离近的部分处会产生电流集中，从而无法充分发挥原本的ESD保护功能，造成破坏。
作为其改善对策，为了在截止晶体管整体中均匀地流过电流，特别是增大漏区上的接触孔与栅极之间的距离十分有效。
另外，还提出过进行了如下研究的例子：与距外部连接端子的距离相对应地，距外部连接端子的距离越远，使晶体管的动作越快(例如，参照专利文献1)。
【专利文献1】日本特开平7-45829号公报
但是，当希望减小截止晶体管的占有面积而减小W宽度时，无法充分发挥保护功能。另外，在改善例中，是通过调整漏区的从接触点到栅极的距离，来局部地调整晶体管动作速度，但是，随着漏区宽度的缩小，无法确保从接触点到栅极的期望距离，另一方面，为了充分发挥保护功能，需要延长从接触点到栅极的距离，存在截止晶体管所占的面积变大的问题。
发明内容
为了解决上述问题，本发明以如下方式来构成半导体装置。
该半导体装置在内部电路区域中至少具有作为内部元件的N型MOS晶体管，在外部连接端子与所述内部电路区域之间具有ESD保护用N型MOS晶体管，且具有沟槽分离区，所述ESD保护用N型MOS晶体管用于保护作为所述内部元件的N型MOS晶体管及其他内部元件免受ESD破坏，其中，所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成。
另外，构成了如下半导体装置：所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且沿着多个所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成。
另外，构成了如下半导体装置：所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成，所述ESD保护用N型MOS晶体管的源区经由源极延伸设置区与源极接触区电连接，所述源极延伸设置区由与所述源区同一导电型的杂质扩散区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述源极接触区由与所述源区同一导电型的杂质扩散区形成。
另外，所述漏极延伸设置区的方块电阻值与所述漏区的方块电阻值相同。
利用以上手段，能够最大程度地抑制占有面积的增加，并且确保从ESD保护用N型MOS晶体管的漏区或源区的接触点到栅极电极的距离，能够防止ESD保护用N型MOS晶体管的局部性电流集中，得到包括具有充分的ESD保护功能的ESD保护用N型MOS晶体管的半导体装置。
附图说明
图1是示出本发明的半导体装置的ESD保护用N型MOS晶体管的第1实施例的示意性剖视图。
图2是示出本发明的半导体装置的ESD保护用N型MOS晶体管的第2实施例的示意性剖视图。
标号说明
101P型的硅衬底
201源区
202漏区
203漏极延伸设置区
204漏极接触区
301元件分离区
401栅氧化膜
402栅极
601ESD保护用N型MOS晶体管
701接触孔
具体实施方式
【实施例1】
图1是示出本发明的半导体装置的ESD保护用N型MOS晶体管的第1实施例的示意性剖视图。在作为第1导电型半导体衬底的P型硅衬底101上，形成有由一对N型高浓度杂质区构成的源区201和漏区202，在与其他元件之间形成有基于浅沟槽隔离(Shallow Trench Isolation)的第一沟槽分离区301，用于进行绝缘分离，在漏区202与漏极接触区204之间设有第二沟槽分离区302。
在源区201与漏区202之间的P型硅衬底101的沟道区的上部，隔着由硅氧化膜等构成的栅绝缘膜401形成有由多晶硅膜等构成的栅极402。这里，漏区202与漏极延伸设置区203连接，该漏极延伸设置区203由与漏区202同一导电型的杂质扩散区形成，并且沿着第二沟槽分离区302的侧面以及底面而设置。此外，漏极延伸设置区203与漏极接触区204连接，该漏极接触区204位于与漏区202隔着第二沟槽分离区302的位置，并且由与漏区202同一导电型的杂质扩散区形成，在漏极接触区204上形成有填入了金属配线的接触孔701。由这些构造形成了本发明的ESD保护用的N型MOS晶体管601。
通过采用这样的构造，与以往那样平面地配置漏区的情况相比，能够在较小的占有面积下延长从漏区202的栅极402端到接触孔701的距离，能够抑制电流的局部集中，从而获得在整个晶体管宽度范围内均匀地工作的ESD保护用N型MOS晶体管。由此，能够缩小保护晶体管占整个IC芯片的面积，能够实现成本降低。
【实施例2】
图2是示出本发明的半导体装置的ESD保护用N型MOS晶体管的第2实施例的示意性剖视图。
与图1所示的第1实施例的不同之处在于，漏极延伸设置区203经过2个沟槽分离区302将漏区202与漏极接触区204连接起来。
在需要进一步延长从漏区202的栅极402端到接触孔701的距离的情况下，利用这样地经过多个第二沟槽分离区302的侧面以及底面的漏极延伸设置区203将漏区202与漏极接触区204连接起来效果显著。在图2所示的实施例2中示出了采用了2个沟槽分离区302的例子，但可根据期望的特性，采用多个沟槽分离区302减小并抑制占有面积的增大，并且进一步延长从漏区202的栅极402端到接触孔701的距离。
在实施例1以及实施例2中示出了如下这样的例子：仅在ESD保护用N型MOS晶体管601的漏区202侧设置漏极延伸设置区203，由此来进一步延长从漏区202的栅极402端到接触孔701的距离，不过，虽未作图示，但也可根据需要，不仅在漏区202侧，而且在源区201侧也与漏区202侧同样地沿着第三沟槽分离区的侧面及底面形成了源极延伸设置区，由此能够延长从源区201的栅极电极402端到源极侧的接触孔701的距离。
另外，显然漏极延伸设置区203与漏区202为同一导电型，而如果通过调整杂质浓度、厚度及宽度等使漏区202的方块电阻值与漏极延伸设置区203的方块电阻值相同，则能够更好地防止电流的停滞、不均匀及集中等，因此是优选的。
通过这些手段，能够在ESD保护用的N型MOS晶体管601的双极工作时，均匀地流过较大的电流，这样，即使在从外部施加了大的电流或脉冲的情况下，也能够在ESD保护用N型MOS晶体管601的整个晶体管沟道宽度的范围内有效地工作，能够有效地使电流流过。
另外，根据本发明，ESD保护用N型MOS晶体管601的有效漏区可看作是由漏区202、漏极延伸设置区203和漏极接触区204合并后的区域。在从外部施加正向的大电流时，是释放作为二极管的正向电流而施加的电流，该二极管是由ESD保护用N型MOS晶体管601的漏区的N型与衬底的P型接合而成的，但如上所述，本发明的ESD保护用N型MOS晶体管601的有效漏区是由漏区202、漏极延伸设置区203和漏极接触区204合并而成的区域，所以能够利用较小的占有表面积来得到较大的P-N接合面积，因此能够将大电流快速地释放。
这样，能够得到包括具有充分的ESD保护功能的ESD保护用N型MOS晶体管601的半导体装置。
另外，在实施例1以及实施例2中，为了便于说明，示出了ESD保护用的N型MOS晶体管601为常规构造的情况，但也可以为DDD构造或偏移型漏极(offsetdrain)构造。

Claims (6)

1.一种半导体装置，其具有ESD保护用N型MOS晶体管，并具有沟槽分离区，
所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区沿着所述沟槽分离区的侧面和下表面设置，且由与所述漏区同一导电型的杂质扩散区形成，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成。
2.根据权利要求1所述的半导体装置，其中，
该半导体装置并排地配置有多个所述沟槽分离区，所述漏极延伸设置区沿着所述多个并排配置的沟槽分离区的侧面以及下表面设置，由与所述漏区同一导电型的杂质扩散区电连接而构成。
3.根据权利要求1所述的半导体装置，其中，
所述ESD保护用N型MOS晶体管的源区经由源极延伸设置区与源极接触区电连接，所述源极延伸设置区沿着所述沟槽分离区的侧面和下表面设置，且由与所述源区同一导电型的杂质扩散区形成，所述源极接触区由与所述源区同一导电型的杂质扩散区形成。
4.根据权利要求1所述的半导体装置，其中，
所述漏极延伸设置区的方块电阻值与所述漏区的方块电阻值相同。
5.根据权利要求1所述的半导体装置，其中，
所述ESD保护用N型MOS晶体管为DDD构造。
6.根据权利要求1所述的半导体装置，其中，
所述ESD保护用N型MOS晶体管为偏移型漏极构造。
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