JP2011071329A - 半導体装置 - Google Patents
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Abstract
【課題】占有面積の大きな増加なく、十分なESD保護機能を持たせたシャロートレンチ分離構造を有するESD保護用のN型のMOSトランジスタを有する半導体装置を提供する。
【解決手段】素子分離にシャロートレンチ構造を有するESD保護用のN型MOSトランジスタを有する半導体装置において、ESD保護用のN型MOSトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。
【選択図】図1
【解決手段】素子分離にシャロートレンチ構造を有するESD保護用のN型MOSトランジスタを有する半導体装置において、ESD保護用のN型MOSトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。
【選択図】図1
Description
本発明は、素子分離構造にシャロートレンチ分離を有する、N型のMOSトランジスタをESD保護素子として使用したMOS型トランジスタを有する半導体装置に関する。
MOS型トランジスタを有する半導体装置では、外部接続用のPADからの静電気による内部回路の破壊を防止するためのESD保護素子として、N型MOSトランジスタのゲート電位をグランド(Vss)に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
オフトランジスタは、他ロジック回路などの内部回路を構成するMOS型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅(W幅)にて設定されることが多い。
オフトランジスタのゲート電位はVssに固定され、オフ状態になっているものの、内部回路のN型MOSトランジスタと同様に1v以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。上述のように、オフトランジスタのW幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するIC全体の動作待機時の消費電流が増大してしまうという問題点があった。
特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、オフトランジスタのオフリーク電流はさらに大きな問題点となる。
保護素子のリーク電流を低減するための改善策として、電源(Vdd)とグランド(Vss)の間に完全にオフするように複数のトランジスタを配置する例も提案されている(例えば、特許文献1参照。)。
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにW幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源(Vdd)とグランド(Vss)の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が大きく増大し、半導体装置のコストアップに繋がるなどの問題点があった。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をESDによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するESD保護用のN型MOSトランジスタを有する半導体装置において、前記ESD保護用のN型MOSトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とした。
また、前記ESD保護用のN型MOSトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ESD保護用のN型MOSトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている半導体装置とした。
これらの手段によって、オフリーク電流を小さく抑えつつ十分なESD保護機能を持たせたESD保護用のN型MOSトランジスタを有する半導体装置を得ることができる。
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をESDによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するESD保護用のN型MOSトランジスタを有する半導体装置において、前記ESD保護用のN型MOSトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とした。
また、前記ESD保護用のN型MOSトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ESD保護用のN型MOSトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている半導体装置とした。
これらの手段によって、オフリーク電流を小さく抑えつつ十分なESD保護機能を持たせたESD保護用のN型MOSトランジスタを有する半導体装置を得ることができる。
以下に、本発明を実施するための形態について図面を参照して説明する。
図1は、本発明による半導体装置の、ESD保護用のN型MOSトランジスタの第1の実施例を示す模式的断面図である。
P型のシリコン基板101上にN型の高濃度不純物領域からなるソース領域201とドレイン領域202が形成されており、ソース領域201とドレイン領域202の間のチャネル領域上には、シリコン酸化膜などからなるゲート絶縁膜203が設けられ、その上面にポリシリコンなどからなるゲート電極204が形成されている。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はトレンチ分離領域610に囲まれている。
ここで、ドレイン領域202上には、シリコン酸化膜やシリコン酸化膜とシリコン窒化膜の複合膜、あるいは図示しないが内部回路領域に形成されたEEPROMのトンネル絶縁膜と同一の膜などからなる薄い絶縁膜206を介してポリシリコン膜などからなる電極205が形成され、コンタクトホール510を介して第1のメタル配線310と接続している。
メタル配線310上には、保護膜440が形成されているが、一部が除去されて一部で外部接続端子領域801を形成している。薄い絶縁膜206は、外部接続端子領域801からの信号を受ける電極205に半導体装置の絶対最大定格を超える電圧が印加された際に、絶縁破壊を起こして電極205と、ドレイン領域202とが導通する膜厚および膜質で形成されている。
薄い絶縁膜206の膜厚および膜質を適宜組み合わせて設定することにより、所望の印加電圧において外部接続端子領域801からの信号を受ける電極205と、ESD保護用のN型MOSトランジスタのドレイン領域202とを絶縁破壊して導通させることが可能である。
薄い絶縁膜206をこのように設定することにより、通常の半導体装置の動作状態で電源電圧以下の電圧の信号が外部端子に印加されている状態では、外部接続端子領域801からの信号を受ける電極205とドレイン領域202とは絶縁分離された状態となるため、ESD保護用のN型MOSトランジスタのドレイン領域202には外部接続端子領域801に印加された信号(電圧)は伝達されず、静電気パルス等の大きな電圧が印加されるまでは、ESD保護用のN型MOSトランジスタのオフリーク電流の発生を基本的に防止することができる。
外部接続端子領域801に絶対最大定格を超える大きな電圧(例えば静電気パルス)が印加された場合には、外部接続端子領域801からの信号を受ける電極205とESD保護用のN型MOSトランジスタのドレイン領域202とが絶縁破壊して導通し、ESD保護用のN型MOSトランジスタがバイポーラ動作し、静電気パルス電流を効率よく逃がすことができる。これらの動作により、内部回路要素に対する保護機能がしっかりと発揮される。
また、図1の実施例においては、簡単のためコンベンショナル構造のESD保護用のN型MOSトランジスタの例を示したが、本発明はこれに限定されず、LDD構造や、ドレイン領域202を一定の幅でゲート電極204から離して設定するオフセットドレイン構造などのトランジスタ構造を用いても構わないことはいうまでもない。
101 P型のシリコン基板
201 ソース領域
202 ドレイン領域
203 ゲート絶縁膜
204 ゲート電極
205 電極
206 薄い絶縁膜
310 第1のメタル配線
410 第1の絶縁膜
440 第2の絶縁膜
510 コンタクトホール
610 トレンチ分離領域
801 外部接続端子領域
201 ソース領域
202 ドレイン領域
203 ゲート絶縁膜
204 ゲート電極
205 電極
206 薄い絶縁膜
310 第1のメタル配線
410 第1の絶縁膜
440 第2の絶縁膜
510 コンタクトホール
610 トレンチ分離領域
801 外部接続端子領域
Claims (9)
- 外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をESDによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するESD保護用のN型MOSトランジスタを有する半導体装置において、前記ESD保護用のN型MOSトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置。
- 前記ESD保護用のN型MOSトランジスタの前記ドレイン領域上に形成された前記薄い絶縁膜は、前記外部接続端子からの信号を受ける前記電極に前記半導体装置の絶対最大定格を超える電圧が印加された際に、前記外部接続端子からの信号を受ける前記電極と、前記ESD保護用のN型MOSトランジスタの前記ドレイン領域とが絶縁破壊して導通するような膜厚、膜質で設けられている請求項1記載の半導体装置。
- 前記電極はポリシリコン膜にて形成されている請求項1記載の半導体装置。
- 前記電極は前記内部回路領域のMOS型トランジスタのゲート電極と同一の膜で形成されている請求項1記載の半導体装置。
- 前記薄い絶縁膜は、シリコン酸化膜により形成されている請求項1記載の半導体装置。
- 前記薄い絶縁膜は、シリコン酸化膜とシリコン窒化膜の複合膜により形成されている請求項1記載の半導体装置。
- 前記薄い絶縁膜は、前記内部回路領域内に形成されたEEPROMのトンネル酸化膜と同一の膜により形成されている請求項1記載の半導体装置。
- 前記ESD保護用のN型MOSトランジスタは、LDD構造のN型MOSトランジスタで形成されている請求項1記載の半導体装置。
- 前記ESD保護用のN型MOSトランジスタは、オフセットドレイン構造のN型MOSトランジスタで形成されている請求項1記載の半導体装置。
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