CN102034813A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括在元件分离具有浅沟槽结构的ESD保护用的N型MOS晶体管，在ESD保护用的N型MOS晶体管的漏极区上，隔着薄的绝缘膜而形成接受来自所述外部连接端子的信号的电极。

Description

半导体装置
技术领域
本发明涉及在元件分离结构具有浅沟槽(shallow trench)分离的，具有将N型MOS晶体管用作ESD保护元件的MOS型晶体管的半导体装置。
背景技术
在具有MOS型晶体管的半导体装置中，作为用于防止来自外部连接用PAD的静电造成的内部电路的破坏的ESD保护元件，众所周知将N型MOS晶体管的栅极电位固定为接地(Vss)而设置成截止(off)状态的，所谓的截止晶体管。
截止晶体管与构成逻辑电路等的内部电路的其它MOS型晶体管不同，由于需要使由多量静电产生的电流一时全部流完，往往设定为具有数百微米级的较大的晶体管宽度(W宽度)。
虽然截止晶体管的栅极电位固定为Vss，并且处于截止状态，但是为了与内部电路的N型MOS晶体管同样地具有1V以下的阈值，会产生某一程度的亚阈值电流。如上所述，由于截止晶体管的W宽度较大，动作待机时的截止泄漏电流也变大，存在搭载截止晶体管的整个IC在动作待机时的消耗电流会增大的问题。
特别是在将浅沟槽分离用于元件分离结构的半导体装置的情况下，由于其结构本身或制造方法而出现在接近浅沟槽的区域具有晶体缺陷层等的容易产生泄漏电流的区域的问题，截止晶体管的截止泄漏电流进一步成为一大问题。
作为减少保护元件的泄漏电流的改善对策，提出了在电源(Vdd)与接地(Vss)之间配置多个晶体管以完全截止的例子(例如，参照专利文献1)。
专利文献1：日本特开2002-231886号公报
发明内容
但是，如果为了将截止晶体管的截止泄漏电流抑制为较小而减小W宽度，就不能发挥充分的保护功能。此外如改善例那样在电源(Vdd)与接地(Vss)之间配置多个晶体管以完全截止的半导体装置中，由于具有多个晶体管所以占有面积大幅增大，存在至使半导体装置的成本上升等的问题。
为了解决上述问题，本发明中使半导体装置如下构成。
一种半导体装置，在外部连接端子与内部电路区之间具有ESD保护用的N型MOS晶体管，该N型MOS晶体管为保护形成在所述内部电路区的内部元件免受ESD造成的破坏而形成，并且在元件分离上具有浅沟槽结构，其中，在所述ESD保护用的N型MOS晶体管的漏极区上，隔着薄的绝缘膜而形成接受来自所述外部连接端子的信号的电极。
此外，形成在所述ESD保护用的N型MOS晶体管的所述漏极区上的所述薄的绝缘膜，以这样的膜厚、膜质设置，该膜厚、膜质使得当接受来自所述外部连接端子的信号的所述电极上被施加超过所述半导体装置的绝对最大额定的电压时，接受来自所述外部连接端子的信号的所述电极和所述ESD保护用的N型MOS晶体管的所述漏极区绝缘破坏而导通。
(发明效果)
通过以上说明的方案，能够得到包括将截止泄漏电流抑制为较小且具有充分的ESD保护功能的ESD保护用的N型MOS晶体管的半导体装置。
附图说明
图1是表示本发明的半导体装置的，ESD保护用的N型MOS晶体管的第一实施例的示意剖视图。
具体实施方式
实施例1
图1是表示本发明的半导体装置的，ESD保护用的N型MOS晶体管的第一实施例的示意剖视图。
在P型的硅衬底101上形成有由N型的高浓度杂质区构成的源极区201和漏极区202，在源极区201与漏极区202之间的沟道区上，设有由硅氧化膜等构成的栅极绝缘膜203，在其上表面形成由多晶硅等构成的栅极电极204。此外，在与其它元件之间的绝缘分离上采用浅沟槽结构，晶体管的外周被沟槽分离区610包围。
在此，在漏极区202上，隔着由硅氧化膜或硅氧化膜和硅氮化膜的复合膜，或者由形成在内部电路区的EEPROM的隧道绝缘膜相同的膜(未图示)等构成的薄的绝缘膜206而形成有由多晶硅膜等构成的电极205，经由接触孔510而与第一金属布线310连接。
在金属布线310上形成有保护膜440，但一部分被除去而在一部分形成外部连接端子区801。薄的绝缘膜206以这样的膜厚及膜质形成：当接受来自外部连接端子区801的信号的电极205上被施加超过半导体装置的绝对最大额定的电压时，引起绝缘破坏而使电极205和漏极区202导通。
通过适当地组合设定薄的绝缘膜206的膜厚及膜质，可以在所希望的施加电压下将接受来自外部连接端子区801的信号的电极205和ESD保护用的N型MOS晶体管的漏极区202绝缘破坏而导通。
通过这样设定薄的绝缘膜206，在正常的半导体装置的动作状态下，如果有电源电压以下的电压的信号施加到外部端子，则在此状态下，接受来自外部连接端子区801的信号的电极205和漏极区202成为绝缘分离的状态，因此施加到外部连接端子区801的信号(电压)不会传达到ESD保护用的N型MOS晶体管的漏极区202，而在施加静电脉冲等的较大的电压之前，基本上能够防止ESD保护用的N型MOS晶体管的截止泄漏电流的发生。
当超过绝对最大额定的较大的电压(例如静电脉冲)施加到外部连接端子区801时，接受来自外部连接端子区801的信号的电极205和ESD保护用的N型MOS晶体管的漏极区202绝缘破坏而导通，ESD保护用的N型MOS晶体管进行双极(bipolar)动作，能够有效率地泄放静电脉冲电流。通过这些动作，确实地发挥对内部电路要素的保护功能。
此外，在图1的实施例中，方便起见，示出常规结构的ESD保护用的N型MOS晶体管的例子，但本发明并不限于此，显然也可以采用LDD(轻掺杂漏区)结构或将漏极区202以固定宽度离开栅极电极204地设定的偏置漏极(offset drain)结构等的晶体管结构。
附图标记说明
101P型的硅衬底
201源极区
202漏极区
203栅极绝缘膜
204栅极电极
205电极
206薄的绝缘膜
310第一金属布线
410第一绝缘膜
440第二绝缘膜
510接触孔
610沟槽分离区
801外部连接端子区

Claims (9)

1.一种半导体装置，在外部连接端子与内部电路区之间具有ESD保护用的N型MOS晶体管，该N型MOS晶体管为了保护形成在所述内部电路区的内部元件免受ESD造成的破坏而形成，并且在元件分离上具有浅沟槽结构，其中，在所述ESD保护用的N型MOS晶体管的漏极区上，隔着薄的绝缘膜而形成接受来自所述外部连接端子的信号的电极。
2.如权利要求1所述的半导体装置，其中，所述薄的绝缘膜以这样的膜厚、膜质设置，该膜厚、膜质使得当超过所述半导体装置的绝对最大额定的电压施加到所述电极时，所述电极与所述漏极区绝缘破坏而导通。
3.如权利要求1所述的半导体装置，其中，所述电极由多晶硅膜形成。
4.如权利要求1所述的半导体装置，其中，所述电极由与所述内部电路区的MOS型晶体管的栅极电极相同的膜形成。
5.如权利要求1所述的半导体装置，其中，所述薄的绝缘膜由硅氧化膜形成。
6.如权利要求1所述的半导体装置，其中，所述薄的绝缘膜由硅氧化膜和硅氮化膜的复合膜形成。
7.如权利要求1所述的半导体装置，其中，所述薄的绝缘膜由形成在所述内部电路区内的EEPROM的隧道氧化膜相同的膜形成。
8.如权利要求1所述的半导体装置，其中，所述ESD保护用的N型MOS晶体管由LDD结构的N型MOS晶体管形成。
9.如权利要求1所述的半导体装置，其中，所述ESD保护用的N型MOS晶体管由偏置漏极结构的N型MOS晶体管形成。
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