JP2003174094A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＳＤ破壊に強く、またダイシング工程での
割れ欠けなどを防止し、ヒューズ素子領域の小型化を図
りコストダウンを可能にする半導体装置を提供する。 【解決手段】 完全空乏型の高速ＭＯＳトランジスタ２
１０は、単結晶シリコンデバイス形成層１０３に形成さ
れており、高耐圧型ＭＯＳトランジスタ及びＥＳＤ保護
素子３１０は、ＳＯＩ基板上の単結晶シリコンデバイス
形成層１０３及び埋め込み酸化膜１０２の除去されたシ
リコン基板上に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＳＯＩ基板上に
形成された半導体集積回路を有する半導体装置に関す
る。

【０００２】

【従来の技術】現在、ＳＯＩ基板上に形成された半導体
集積回路は広く知られている。特に高速ＭＯＳトランジ
スタは、完全空乏化モードを利用することにより、従来
のシリコン基板上に形成したＭＯＳトランジスタに比べ
て優れた特性を有している。また、ゲート電極の材料と
しては、Ｎ型多結晶シリコン薄膜が広く知られている。
さらに、より低いトランジスタのスレッショルド電圧を
得るなどの高性能を目指して、Ｐ型ＭＯＳトランジスタ
のゲート電極にはＰ型の多結晶シリコン薄膜を用い、Ｎ
型ＭＯＳトランジスタのゲート電極にはＮ型の多結晶シ
リコン薄膜を用いるという、いわゆる同極ゲート型のＣ
ＭＯＳ回路も一部で用いられている。

【０００３】一方、アナログ半導体集積回路の装置にお
いて、アナログ特性の調整のためのレーザトリミング方
法が知られている。例えば、特開平５−１３６７０号公
報に記載されている。半導体ウエハに集積回路を２次元
的にパターニングした後に、ウエハ状態で各々の集積回
路の電気特性を測定する。次に、アナログ特性の調整の
ために、配線の一部に設けられたヒューズ素子を選択し
て、レーザビーム照射により切断する。このようなレー
ザトリミング方法により、ヒューズ素子の切断選択によ
り、集積回路のアナログ特性を希望の特性に合わせ込む
ことができる。

【０００４】所定のヒューズ素子にレーザービームを照
射するために、半導体ウエハ素面に位置決め用パターン
が設けられている。図２（ａ）は、従来の位置決めパタ
ーンの平面図、図２(ｂ)は、従来の位置決めパターンの
断面図、図２（ｃ）は、その位置決め用パターンを光ビ
ーム照射でＢ−Ｂ’線方向に沿って走査した場合の光反
射量変化を示す図である。従来の位置決めパターンは、
シリコン基板１０１上に設けられたシリコン酸化膜から
なる第一の絶縁膜１０２およびＰＳＧ膜などからなる第
二の絶縁膜１０４を外周部とし、その内側に、四角形の
アルミニウム膜１０５が配置されている。図２（ａ）の
Ｂ方向に沿って光ビームを走査すると、アルミニウム膜
１０５の反射率が高いために、図２（ｃ）のような光反
射パターンが得られる。位置決めパターンと集積回路の
多結晶シリコン膜から成るヒューズ素子との間の位置関
係は設計時に決められている。従って、位置決めパター
ンを光ビーム照射により検出することにより、所望のヒ
ューズ素子の座標を計算し、その場所にレーザー照射す
ることにより選択的にヒューズ素子をトリミングするこ
とができる。

【０００５】

【発明が解決しようとする課題】しかし、従来のＳＯＩ
基板上に形成した半導体集積回路では、特に完全空乏化
モードを用いようとすると、 ＳＯＩ基板上に埋め込み
酸化膜を介して設けられた単結晶シリコンデバイス形成
層の厚さをおよそ１０００オングストローム以下にしな
ければならず、高耐圧系の素子や、ＥＳＤ破壊（静電破
壊）を防止するためのＥＳＤ保護素子を薄い単結晶シリ
コンデバイス形成層に設けることは困難であった。

【０００６】また、従来のＳＯＩ基板上に形成した半導
体集積回路では、スクライブに関して配慮がなされてお
らず、ＩＣチップを切り出すダイシング工程において割
れ、欠けなどの不具合が生じる場合があった。

【０００７】また、従来のＳＯＩ基板上に形成した半導
体集積回路では、シリコン基板の電位は、チップ全面に
わたって一定に設定されるため、単結晶シリコンデバイ
ス形成層に形成したＭＯＳ型トランジスタの内、Ｐ型も
しくはＮ型のＭＯＳ型トランジスタのどちらかには必ず
バックバイアスが印加された状態となってしまってい
た。このため回路設計が困難になるという不具合が生じ
る場合があった。

【０００８】また、ゲート電極の材料としては、Ｎ型多
結晶シリコン薄膜が広く知られているが、ゲート電極と
チャネル領域を形成する単結晶シリコンの仕事関数の関
係から、特にＰ型ＭＯＳトランジスタのリーク電流制御
等に関わる特性によってトランジスタのゲート長（いわ
ゆるＬ長）を短くすることが困難であり、従って大きな
ドレイン電流を得ることが難しいという問題点があっ
た。この解決法の一つとして、より低いトランジスタの
スレッショルド電圧を得るなどの高性能を目指して、Ｐ
型ＭＯＳトランジスタのゲート電極にはＰ型の多結晶シ
リコン薄膜を用い、Ｎ型ＭＯＳトランジスタのゲート電
極にはＮ型の多結晶シリコン薄膜を用いるという、いわ
ゆる同極ゲート型のＣＭＯＳ回路も一部で用いられてい
るものの、製造工程が煩雑でありＩＣチップのコストア
ップを生じてしまうという課題があった。

【０００９】一方、ＳＯＩ基板上に形成されたＩＣに限
らず一般に、多結晶シリコン膜でヒューズ素子を形成す
ることが知られているが、レーザトリミングにおいて
は、ヒューズ素子と位置決めパターンとが異なる薄膜で
形成されていたために、正確な位置決めができなかっ
た。即ち、アルミニウムのパターンで位置決め用パター
ンを検出して、ヒューズ素子である多結晶シリコン膜を
レーザトリミングした場合、図８のように、ヒューズ素
子３１に対してレーザ照射領域３２が位置ずれする。レ
ーザ照射領域３２はエネルギー分布がガウシャン分布に
なっているために、レーザ照射端部のエネルギー強度は
低い。従って、ウエハプロセスにおいて、多結晶シリコ
ン膜のパターニングとアルミニウム膜のパターニングと
の間に大きな合わせずれがあると、安定してヒューズ素
子が切断できなくなってしまうという問題点があった。
なお、３３は下地のコゲ、３４はヒューズカット残りに
なる部分である。

【００１０】また、電圧検出器などのアナログＩＣで
は、複数の多結晶シリコン抵抗体からなるブリーダー抵
抗を使用することが多いが、多結晶シリコン抵抗体はグ
レインの影響により同一の抵抗値を得ることが困難であ
り、高精度のアナログＩＣを作製するためのネックとな
っていた。

【００１１】そこで、この発明の目的は、 ＳＯＩ基板
上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧
型ＭＯＳトランジスタとを混載した高精度なアナログＩ
Ｃが形成された半導体装置をＥＳＤ破壊に強く、またダ
イシング工程での割れ欠けなどを防止し、安価で高性能
な形で提供することにある。

【００１２】さらに、本発明の目的は、トリミングの位
置決め精度を高くすることにより、ヒューズ素子領域の
小型化を図りコストダウンを可能にすることである。

【００１３】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明は以下の手段をとった。

【００１４】ＳＯＩ基板上に形成された半導体集積回路
において、半導体集積回路には、レーザトリミング用ヒ
ューズ素子と、レーザトリミング位置決め用パターン
と、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型
ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗
体によって形成されたブリーダー抵抗とを形成した。

【００１５】レーザトリミング位置決め用パターンは、
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成され、低光反射率領域は、レーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成した。

【００１６】レーザトリミング用ヒューズ素子とブリー
ダー抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成
層で形成し、それぞれのブリーダー抵抗の下面に当たる
シリコン基板上には、ウエル領域を形成し、上部に位置
するブリーダー抵抗と同電位になるようにした。

【００１７】また、完全空乏型の高速ＭＯＳトランジス
タは単結晶シリコンデバイス形成層に形成し、高耐圧型
ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基
板上の単結晶シリコンデバイス形成層及び埋め込み酸化
膜の除去されたシリコン基板上に形成し、Ｎ型ＭＯＳト
ランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む前
記完全空乏型の高速ＭＯＳトランジスタのゲート電極
と、Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジス
タの両方を含む前記高耐圧型ＭＯＳトランジスタのゲー
ト電極の少なくとも一方は、Ｐ型多結晶シリコン薄膜あ
るいはＰ型多結晶シリコン薄膜と高融点金属薄膜との複
合膜により形成した。

【００１８】また、完全空乏型の高速ＭＯＳトランジス
タは、Ｎ型の完全空乏型の高速ＭＯＳトランジスタとP
型の完全空乏型の高速ＭＯＳトランジスタからなり、Ｎ
型の完全空乏型の高速ＭＯＳトランジスタの下部のシリ
コン基板と、P型の完全空乏型の高速ＭＯＳトランジス
タの下部のシリコン基板とは、少なくとも1つのウエル
領域によって電気的に分離されており、ウエル領域の電
位もしくはシリコン基板の電位は、それぞれ、その上部
に位置する完全空乏型の高速ＭＯＳトランジスタのソー
ス電位と同一であるようにした。

【００１９】さらに、半導体集積回路のスクライブ領域
では、単結晶シリコンデバイス形成層及び埋め込み酸化
膜を除去した。

【００２０】さらに単結晶シリコンデバイス形成層及び
埋め込み酸化膜が除去されている半導体集積回路のスク
ライブ領域及び、高耐圧型ＭＯＳトランジスタ形成領域
及び、ＥＳＤ保護素子形成領域と、ＳＯＩ基板上の単結
晶シリコンデバイス形成層及び埋め込み酸化膜の存在す
る領域との境界部分においては、単結晶シリコンデバイ
ス形成層及び前記埋め込み酸化膜のエッヂはテーパー形
状を有するようにした。

【００２１】これにより、ＳＯＩ基板上に、完全空乏型
の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジ
スタとを混載した高精度なアナログＩＣが形成された半
導体装置をＥＳＤ破壊に強く、またダイシング工程での
割れ欠けなどを防止し、安価で高性能な形で提供するこ
とができる。

【００２２】特に、レーザトリミング位置決め用パター
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ単結晶シリコンデバイス形成層で構
成されている光乱反射するための格子あるいはストライ
プあるいはドット状のパターン上に形成された高光反射
率膜により形成されるようにした。従って、高光反射率
領域と低光反射率領域との境界、すなわち光反射率が急
峻に変化する場所はレーザトリミング用ヒューズ素子と
同じ、単結晶シリコンデバイス形成層により形成された
パターンによって規定されることとなる。これにより、
ウエハプロセスでの合わせずれに全く影響されずに正確
にレーザトリミングできる。

【００２３】

【発明の実施の形態】ＳＯＩ基板上に形成された半導体
集積回路において、半導体集積回路には、レーザトリミ
ング用ヒューズ素子と、レーザトリミング位置決め用パ
ターンと、完全空乏型の高速ＭＯＳトランジスタと、高
耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数
の抵抗体によって形成されたブリーダー抵抗とを形成し
た。

【００２４】レーザトリミング位置決め用パターンは、
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成され、低光反射率領域は、レーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成した。

【００２５】レーザトリミング用ヒューズ素子とブリー
ダー抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成
層で形成し、それぞれのブリーダー抵抗の下面に当たる
シリコン基板上には、ウエル領域を形成し、上部に位置
するブリーダー抵抗と同電位になるようにした。

【００２６】また、完全空乏型の高速ＭＯＳトランジス
タは単結晶シリコンデバイス形成層に形成し、高耐圧型
ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基
板上の単結晶シリコンデバイス形成層及び埋め込み酸化
膜の除去されたシリコン基板上に形成し、Ｎ型ＭＯＳト
ランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む前
記完全空乏型の高速ＭＯＳトランジスタのゲート電極
と、Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジス
タの両方を含む前記高耐圧型ＭＯＳトランジスタのゲー
ト電極の少なくとも一方は、Ｐ型多結晶シリコン薄膜あ
るいはＰ型多結晶シリコン薄膜と高融点金属薄膜との複
合膜により形成した。

【００２７】また、完全空乏型の高速ＭＯＳトランジス
タは、Ｎ型の完全空乏型の高速ＭＯＳトランジスタとP
型の完全空乏型の高速ＭＯＳトランジスタからなり、Ｎ
型の完全空乏型の高速ＭＯＳトランジスタの下部のシリ
コン基板と、P型の完全空乏型の高速ＭＯＳトランジス
タの下部のシリコン基板とは、少なくとも1つのウエル
領域によって電気的に分離されており、ウエル領域の電
位もしくはシリコン基板の電位は、それぞれ、その上部
に位置する完全空乏型の高速ＭＯＳトランジスタのソー
ス電位と同一であるようにした。

【００２８】さらに、半導体集積回路のスクライブ領域
では、単結晶シリコンデバイス形成層及び埋め込み酸化
膜を除去した。

【００２９】さらに単結晶シリコンデバイス形成層及び
埋め込み酸化膜が除去されている半導体集積回路のスク
ライブ領域及び、高耐圧型ＭＯＳトランジスタ形成領域
及び、ＥＳＤ保護素子形成領域と、ＳＯＩ基板上の単結
晶シリコンデバイス形成層及び埋め込み酸化膜の存在す
る領域との境界部分においては、単結晶シリコンデバイ
ス形成層及び前記埋め込み酸化膜のエッヂはテーパー形
状を有するようにした。

【００３０】これにより、ＳＯＩ基板上に、完全空乏型
の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジ
スタとを混載した高精度なアナログＩＣが形成された半
導体装置をＥＳＤ破壊に強く、またダイシング工程での
割れ欠けなどを防止し、安価で高性能な形で提供するこ
とができる。

【００３１】特に、レーザトリミング位置決め用パター
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ単結晶シリコンデバイス形成層で構
成されている光乱反射するための格子あるいはストライ
プあるいはドット状のパターン上に形成された高光反射
率膜により形成されるようにした。従って、高光反射率
領域と低光反射率領域との境界、すなわち光反射率が急
峻に変化する場所はレーザトリミング用ヒューズ素子と
同じ、単結晶シリコンデバイス形成層により形成された
パタンによって規定されることとなる。これにより、ウ
エハプロセスでの合わせずれに全く影響されずに正確に
レーザトリミングできる。

【００３２】

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。

【００３３】図１は、本発明による半導体装置の模式的
断面図である。

【００３４】図１を用いて、各領域に対して順に説明を
行なう。

【００３５】まず、完全空乏型の高速ＭＯＳトランジス
タ領域２０１について説明する。

【００３６】シリコン基板１０１上に埋め込み酸化膜１
０２を介して形成された単結晶シリコンデバイス形成層
１０３内に、ソース領域２０１、ドレイン領域２０２及
びチャネル領域２０３が形成されている。さらにチャネ
ル領域２０３の上部にはゲート酸化膜２０６を介してゲ
ート電極２０５が配置され、ＭＯＳ型のトランジスタを
形成している。ここで単結晶シリコンデバイス形成層１
０３の膜厚は完全空乏化がなされるように、例えば５０
０オングストロームに設定してある。さらに、ソース領
域２０１、ドレイン領域２０２にはＢＰＳＧ膜などから
なる中間絶縁膜１０４に開口したコンタクトホール２０
４を介してアルミニウム膜１０５が接続している。そし
て高速ＭＯＳトランジスタ領域２０１は最上層にシリコ
ン窒化膜などからなる保護膜８０６が形成されている。

【００３７】ここで、チャネル領域２０３の電位はフロ
ーティングにしても良いし、場合によっては固定しても
良い。また、ソース領域２０１及びドレイン領域２０２
は、容量低減の目的で、埋め込み酸化膜１０２にそれら
の底辺が接する様に形成することが望ましいが、電圧印
加時に空乏層が埋め込み酸化膜１０２に接する程度の深
さに形成し、埋め込み酸化膜１０２から離間していても
よい。

【００３８】ここでさらに図１２を用いて、本発明によ
る完全空乏型の高速ＭＯＳトランジスタについて説明す
る。

【００３９】図１２は本発明による完全空乏型の高速Ｍ
ＯＳトランジスタの１実施例を示す図である。

【００４０】図１２においては、シリコン基板がＰ型の
場合を示している。Ｐ型のシリコン基板１１１上に埋め
込み酸化膜１０２を介して形成された単結晶シリコンデ
バイス形成層１０３内に、ソース領域２０１、ドレイン
領域２０２及びチャネル領域２０３を有するＰ型ＭＯＳ
トランジスタ２１１およびＮ型ＭＯＳトランジスタ２１
２が形成される。

【００４１】ここで、 Ｐ型ＭＯＳトランジスタ２１１
の下部にあたるＰ型シリコン基板１１１の表面付近に
は、Ｎウエル領域９１１が形成されている。

【００４２】図示しないがＮウエル領域９１１の電位
は、その上部に位置するＰ型ＭＯＳトランジスタ２１１
のソース領域２０１と同一になるように接続されてい
る。一方、 Ｐ型シリコン基板１１１の電位は、その上
部に位置するＮ型ＭＯＳトランジスタ２１２のソース領
域２０１と同一になるように接続されている。

【００４３】このような構造を取ることによって、 Ｐ
型ＭＯＳトランジスタ２１１やＮ型ＭＯＳトランジスタ
２１２に対して、シリコン基板１０１が、埋め込み酸化
膜１０２を介してあたかも裏面のゲート電極のように働
いてしまう、いわゆるバックゲート効果を防止すること
ができる。

【００４４】また、図１２ではシリコン基板がＰ型でそ
の内部にＮウエルを形成した例について説明したが、逆
にシリコン基板がＮ型で内部にＰウエル領域を形成して
も良い。また、基板の導電型にとらわれずに、Ｎウエル
とＰウエルを形成して電気的な分離を図っても良い。ま
た、製品や用途に応じてウエルは複数に分けてそれぞれ
いくつかの電位を設定しても良い他の説明については図
１と同一の符号を付記することで説明に代える。

【００４５】次に、再び図１に戻り、高耐圧ＭＯＳトラ
ンジスタ及びＥＳＤ保護回路領域３１０について説明す
る。

【００４６】シリコン基板１０１上にソース領域３０
１、ドレイン領域３０２及びチャネル領域３０３が形成
され、チャネル領域３０３の上部にはゲート酸化膜３０
６を介してゲート電極３０５が配置され、ＭＯＳ型のト
ランジスタを形成している。さらに、ソース領域３０
１、ドレイン領域３０２にはＢＰＳＧ膜などからなる中
間絶縁膜１０４に開口したコンタクトホール３０４を介
してアルミニウム膜１０５が接続している。そして高耐
圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０に
も最上層には、高速ＭＯＳトランジスタ領域２０１と同
様にシリコン窒化膜などからなる保護膜１０６が形成さ
れている。

【００４７】ここで、高耐圧ＭＯＳトランジスタ及びＥ
ＳＤ保護回路領域３１０では、高速ＭＯＳトランジスタ
領域２０１と異なり、単結晶シリコンデバイス形成層１
０３及び、埋め込み酸化膜１０２が除去され、シリコン
基板１０１上に直接素子が形成されているのが特徴であ
る。これにより特に図示しないがＤＤＤ構造や、ロコス
ドレイン構造などの高い動作電圧に適した、高耐圧ＭＯ
Ｓトランジスタを容易に形成できる。また、ゲート酸化
膜３０６は、高速ＭＯＳトランジスタ領域２１０のゲー
ト酸化膜２０６に比べて厚く形成しても良い。またＥＳ
Ｄ保護回路も特に図示しないが、シリコン基板１０１上
に形成することで、ＥＳＤに対して十分な耐性をもてる
ような、熱容量及び接合面積を持ったオフトランジスタ
やダイオードなどを形成することができる。

【００４８】図１では簡単のため完全空乏型の高速ＭＯ
Ｓトランジスタと高耐圧型ＭＯＳトランジスタとは、そ
れぞれ1つずつしか示さなかったが、実際は、それぞれ
Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの
両方からなるＣＭＯＳ構造をとっている。そして、完全
空乏型の高速ＭＯＳトランジスタのＮ型ＭＯＳトランジ
スタとＰ型ＭＯＳトランジスタの両方のゲート電極２０
５と、高耐圧型ＭＯＳトランジスタのＮ型ＭＯＳトラン
ジスタとＰ型ＭＯＳトランジスタの両方のゲート電極３
０５の少なくとも一方は、Ｐ型多結晶シリコン薄膜ある
いはＰ型多結晶シリコン薄膜と高融点金属薄膜との複合
膜により形成している。

【００４９】完全空乏型の高速ＭＯＳトランジスタのゲ
ート電極あるいは、高耐圧型ＭＯＳトランジスタのゲー
ト電極の少なくとも一方にＰ型多結晶シリコン薄膜ある
いはＰ型多結晶シリコン薄膜と高融点金属薄膜との複合
膜を用いる理由に関して以下に述べる。

【００５０】Ｐ型ＭＯＳトランジスタにおいてゲート電
極にをＰ型多結晶シリコンを用いることで、チャネルを
形成する単結晶シリコンとゲート電極の仕事関数の関係
からE型ＰＭＯＳのチャネルは表面チャネルとなる。そ
して、表面チャネル型ＰＭＯＳにおいては、しきい値電
圧を例えば−０．５Ｖ以上に設定しても極端なサブスレ
ッショルド係数の悪化に至らず低電圧動作および低消費
電力がともに可能となる。

【００５１】一方、Ｎ型ＭＯＳトランジスタにおいて
は、Ｐ型多結晶シリコンのゲート電極とチャネルを形成
するＰ型単結晶シリコンとの仕事関数の関係からE型Ｎ
ＭＯＳのチャネルは埋込みチャネルとなる。ここで、し
きい値を所望の値に設定する場合に拡散係数の小さな砒
素をしきい値制御用ドナー不純物として使用できるため
チャネルは極めて浅い埋込みチャネルとなる。従って、
しきい値電圧を例えば０．５Ｖ以下の小さな値に設定し
ても、しきい値制御用アクセプター不純物として拡散係
数が大きくイオン注入のプロジェクションレンジも大き
いボロンを使用せざるを得ない。即ち、深い埋込みチャ
ネルとなるＮ型多結晶シリコンをゲート電極としたE型
ＰＭＯＳの場合に比べ、サブスレッショルドの劣化やリ
ーク電流の増大を著しく抑制できる。

【００５２】以上の説明により本発明によるＰ型多結晶
シリコンをゲート電極としたＣＭＯＳは、従来のＮ型多
結晶シリコンをゲート電極としたＣＭＯＳに比べ、低電
圧動作および低消費電力に対し有効な技術であるといえ
る。

【００５３】また、低電圧動作や低消費電力に対しては
いわゆる同極ゲートＣＭＯＳ技術が一般的に知られてい
るが、同極ゲート形成においてはゲート電極をＰ型とＮ
型に作り分けるために通常の単極ゲートプロセスに比べ
少なくともマスク工程が２工程追加必要となる。単極ゲ
ートＣＭＯＳの標準的なマスク工程数は１０回程度であ
るが、同極ゲートとすることで概算２０％の工程コスト
増となる。従って、半導体装置のパフォーマンスとコス
トの総合的な観点からも本発明によるＰ型多結晶シリコ
ンのゲート電極によるＣＭＯＳが有効といえる。

【００５４】ここで、Ｐ型多結晶シリコン薄膜はＮ型多
結晶シリコン薄膜に比べて一般に低抵抗化するのが難し
い。このため、高速動作を重んじる回路においては高融
点金属との複合膜として低抵抗化を図ることが望まし
い。

【００５５】次に、ブリーダー抵抗領域４１０について
説明する。

【００５６】シリコン基板１０１上に埋め込み酸化膜１
０２を介して形成された単結晶シリコンデバイス形成層
１０３内に一対の高濃度不純物領域４０１に挟まれた低
濃度不純物領域４０２が形成されており、抵抗体を形成
している。図１においては簡単のため１本しか図示しな
いが、実際は複数本の抵抗体によってブリーダー抵抗が
形成されている。

【００５７】さらに、高濃度不純物領域４０１にはＢＰ
ＳＧ膜などからなる中間絶縁膜１０４に開口したコンタ
クトホール４０４を介してアルミニウム膜１０５が接続
している。

【００５８】ここで、一つの高濃度不純物領域４０１に
接続したアルミニウム膜１０５は、抵抗体の抵抗値を決
定する低濃度不純物領域４０２を覆う様に配置され、抵
抗値の安定を図っている。これは、抵抗体に近接した導
電体と抵抗体自身との電位差により、抵抗体の抵抗値が
変化するのを防止するためである。抵抗体上部のアルミ
ニウム膜１０５の電位は、電源電位やグランド電位では
なく、当該ブリーダー抵抗の一端の電位になるようにす
る。そして、ブリーダー抵抗を形成する複数の抵抗体全
てを同様に作製すると、各抵抗体の上部に位置するアル
ミニウム膜１０５と抵抗体自身の電位差は、それぞれ殆
ど無い状態となる。従って、同一の寸法形状に加工した
各抵抗体は、同一の抵抗値を示すようになる。これらの
抵抗体を用いてブリーダー抵抗回路を形成することによ
り高精度の電圧分圧が可能になる。

【００５９】更に、本発明では、ブリーダー抵抗の下部
に位置するシリコン基板にウエル領域を設け、その電位
を上部のブリーダー抵抗と同一にすることでさらなる高
精度化を図っている。これについて図１１を用いて説明
する。

【００６０】図１１は本発明による半導体装置のブリー
ダー抵抗の１実施例を示す図である。

【００６１】シリコン基板１０１上であって、第１の抵
抗体４１１および第２の抵抗体４１２の下部に相当する
部分にそれぞれ、第１のウエル領域９０１と第２のウエ
ル領域９０２が設けられる。また図示しないが第１の抵
抗体４１１の一端の電位と第１の抵抗体４１１の下部に
配置された第１のウエル領域９０１との電位、及び第２
の抵抗体４１２の一端の電位と第２の抵抗体４１２の下
部に配置された第２のウエル領域９０２の電位とは、そ
れぞれ同一になるように配線されている。

【００６２】これによって、埋め込み酸化膜１０２を介
して抵抗体に近接して存在するシリコン基板１０１と抵
抗体自身との電位差により、抵抗体の抵抗値が変化する
のを防止できる。抵抗体下部のシリコン基板１０１に設
けられたウエル領域の電位は、電源電位やグランド電位
ではなく、その上部にある抵抗体の一端の電位になるよ
うにして、ブリーダー抵抗を形成する複数の抵抗体全て
を同様に作製する。これにより、各抵抗体の下部に位置
するウエル領域と抵抗体自身の電位差は、それぞれ殆ど
無い状態となって、同一の寸法形状に加工した各抵抗体
は、同一の抵抗値を示すようになる。

【００６３】前述した各抵抗体の上部に位置するアルミ
ニウム膜１０５と抵抗体自身の電位差を、それぞれ殆ど
無い状態とし、これらの抵抗体を用いてブリーダー抵抗
回路を形成することにより、更なる高精度の電圧分圧が
可能になる。

【００６４】また、従来の多結晶シリコン薄膜によるブ
リーダー抵抗に比べて、本発明では単結晶シリコンデバ
イス形成層１０３自身で抵抗体を形成している。従っ
て、多結晶シリコン薄膜のグレインの影響をなくすこと
ができ、より均一な抵抗体を得ることができる。これに
より、高精度なブリーダー抵抗回路を形成することが可
能になる。

【００６５】また、図１及び図１１では、一対の高濃度
不純物領域４０１に挟まれた低濃度不純物領域４０２を
設けた高い抵抗値を有する抵抗体を形成した場合につい
て説明した。低抵抗が要求される場合においては、抵抗
体全体を高濃度不純物領域４０１で形成して良い。

【００６６】尚、ブリーダー抵抗領域４１０の最上層に
は、シリコン窒化膜などからなる保護膜８０６が形成さ
れる。

【００６７】次に、図１に戻り、ヒューズ領域５１０に
ついて説明する。

【００６８】シリコン基板１０１上に埋め込み酸化膜１
０２を介して形成された単結晶シリコンデバイス形成層
１０３内に単結晶シリコンヒューズ５０１が形成されて
いる。

【００６９】単結晶シリコンヒューズ５０１は良好な導
電性を持たせ、抵抗値を極力下げるため、高い不純物濃
度を有する物とする。

【００７０】単結晶シリコンヒューズ５０１の両端に
は、ＢＰＳＧ膜などからなる中間絶縁膜１０４に開口し
たコンタクトホール５０４を介してアルミニウム膜１０
５が接続している。ヒューズ領域５１０の最上層に形成
されたシリコン窒化膜などからなる保護膜８０６は、レ
ーザー照射領域５０５にあたる部分が除去されている。
これはレーザートリミング時に照射されたレーザービー
ムのエネルギーが、保護膜８０６に吸収されることで、
単結晶シリコンヒューズ５０１の切断に支障をきたすの
を防ぐためである。

【００７１】次にレーザートリミング位置決め用パター
ン領域６１０について説明する。ここでは、図１に加え
て、図３も参照しながら説明を進める。

【００７２】図３（ａ）は、本発明の半導体装置の位置
決め用パターンの平面図、図３（ｂ）は、本発明の半導
体装置の位置決め用パターンの断面図、図３(ｃ)は、本
発明の半導体装置の位置決め用パターンに光ビームを走
査した場合の光反射量の変化を示す図である。光反射量
は、図３（ａ）のＡ−Ａ’線方向に沿って走査した場合
の値である。

【００７３】本発明による位置決めパターンは、図３
(ｂ)に示すように、高光反射率領域１０６と、その内側
の低光反射率領域１０７から構成されている。

【００７４】図３(ａ)および図３(ｂ)を用いて、本発明
の位置決めパターンの構造を説明する。

【００７５】シリコン基板１０１上に埋め込み酸化膜１
０２が形成されており、埋め込み酸化膜１０２上に、部
分的にドット形状の単結晶シリコンデバイス形成層１０
３が形成される。単結晶シリコンデバイス形成層１０３
が形成されない領域は、平坦な埋め込み酸化膜１０２が
露出しており、この上に、ＢＰＳＧ膜等からなる中間絶
縁膜１０４が形成されており、中間絶縁膜１０４上にア
ルミニウム膜１０５が形成されている。ドット形状の単
結晶シリコンデバイス形成層１０３の形成されている領
域の上方に位置するアルミニウム膜１０５の表面は、単
結晶シリコンデバイス形成層１０３のパタンの影響によ
って、凸凹になっており、この部分に照射された光は乱
反射してしまう。従って、この領域を低光反射率領域１
０７とすることができる。一方、単結晶シリコンデバイ
ス形成層１０３の形成されていない領域上のアルミニウ
ム膜１０５の表面は平坦であり、高光反射率領域１０６
とすることができる。

【００７６】光ビームを図３(ａ)のＡ−Ａ’線方向に沿
って走査した場合の光反射量は、図３(ｃ)に示すよう
に、平坦な表面を有するアルミニウム膜１０５で形成さ
れる高光反射率領域１０６においては大きく、凸凹な表
面を有するアルミニウム膜１０５で形成される低光反射
率領域１０７においては小さくなる。

【００７７】図３（ａ）、(ｂ)および(ｃ)の例において
は、光の乱反射作用を利用して低光反射率領域１０７を
形成した。光の乱反射を起こすために、単結晶シリコン
ヒューズ５０１と同一薄膜である単結晶シリコンデバイ
ス形成層１０３によりドット状のパターンを形成した。
ドット状以外の、格子状やストライプ状などのパターン
でも光の乱反射を起こすことは可能であり、図３（ｃ）
のような光反射パターンが得られる。

【００７８】図３(ｂ)における中間絶縁膜１０４は必ず
しも必要ではないので、場合によっては削除してもよ
い。また、アルミニウム膜１０５に代えて、高光反射率
膜としてタングステン、クロム、金などの金属材料を用
いても良い。

【００７９】以上述べたように、高光反射率領域１０６
と低光反射率領域１０７との境界は、単結晶シリコンヒ
ューズ５０１と同一薄膜である単結晶シリコンデバイス
形成層１０３のパタンによって決められるため、従来の
位置決めパタンの課題であった、ヒューズ素子を形成す
る多結晶シリコンと、位置決めパタンを形成するアルミ
ニウム膜との合わせずれによる問題から解放することが
できる。

【００８０】図４（ａ）は、本発明の半導体装置の第二
の実施例による位置決め用パターンの平面図、図４
（ｂ）は、本発明の半導体装置の第二の実施例による位
置決め用パターンの断面図、図４(ｃ)は、本発明の半導
体装置の第二の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図４（ａ）のＣ−Ｃ’線方向に沿って走査
した場合の値である。本発明の第二の実施例の位置決め
パターンは、図３(ａ)から(ｃ)に示した第一の実施例と
同様に、高光反射率領域１０６と、その内側の低光反射
率領域１０７から構成されている。

【００８１】第一の実施例と異なる点は、高光反射率領
域１０６が平坦な単結晶シリコンデバイス形成層１０３
の上方に位置するアルミニウム膜１０５により形成され
ている点である。高光反射率領域１０６は平坦な下地上
の高光反射率膜により形成されていれば、その役割を果
たすことができるのでこのような構成も可能となる。そ
の他の説明については、図３(ａ)から(ｃ)と同一の符号
を附記することで説明に代える。

【００８２】図５（ａ）は、本発明の半導体装置の第三
の実施例による位置決め用パターンの平面図、図５
（ｂ）は、本発明の半導体装置の第三の実施例による位
置決め用パターンの断面図、図５(ｃ)は、本発明の半導
体装置の第三の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図５（ａ）のＤ−Ｄ’線方向に沿って走査
した場合の値である。本発明の第三の実施例の位置決め
パターンは、外側に低光反射率領域１０７を配置し、そ
の内側に高光反射率領域１０６を配置した構成をとる。
位置決め用パターンとしては、高光反射率領域１０６と
低光反射率領域１０７のどちらかが、もう一方の領域に
挟まれた形をとっていれば良く、図５(ａ)から(ｃ)に示
した第三の実施例は、図３(ａ)から(ｃ)に示した第一の
実施例の反対の配置をした場合を示すものであってこの
ような構成をとっても良いことを示すものである。その
他の説明については、図３(ａ)から(ｃ)と同一の符号を
附記することで説明に代える。

【００８３】図６（ａ）は、本発明の半導体装置の第四
の実施例による位置決め用パターンの平面図、図６
（ｂ）は、本発明の半導体装置の第四の実施例による位
置決め用パターンの断面図、図６(ｃ)は、本発明の半導
体装置の第四の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図６（ａ）のＥ−Ｅ’線方向に沿って走査
した場合の値である。本発明の第四の実施例の位置決め
パターンは、外側に低光反射率領域１０７を配置し、そ
の内側に高光反射率領域１０６を配置した構成をとる。

【００８４】第三の実施例における説明と同様に、位置
決め用パターンとしては、高光反射率領域１０６と低光
反射率領域１０７のどちらかが、もう一方の領域に挟ま
れた形をとっていれば良く、図６(ａ)から(ｃ)に示した
第四の実施例は、図４(ａ)から(ｃ)に示した第二の実施
例の反対の配置をした場合を示すものである。その他の
説明については、図３(ａ)から(ｃ)と同一の符号を附記
することで説明に代える。

【００８５】図７（ａ）は、本発明の半導体装置の第五
の実施例による位置決め用パターンの平面図、図７
（ｂ）は、本発明の半導体装置の第五の実施例による位
置決め用パターンの断面図、図７(ｃ)は、本発明の半導
体装置の第五の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図７（ａ）のＦ−Ｆ’線方向に沿って走査
した場合の値である。

【００８６】本発明の第五の実施例では、埋め込み酸化
膜１０２と、ドット状の単結晶シリコンデバイス形成層
１０３とは、整合する形で形成されている。単結晶シリ
コンデバイス形成層１０３と埋め込み酸化膜１０２との
複合膜によりドットを形成しているので、第一の実施例
と比べて、ドットの高さが高くなっており、単結晶シリ
コンデバイス形成層１０３の形成されている領域の上方
に位置するアルミニウム膜１０５の表面の凸凹も、より
大きくなっている。このため、この部分に照射された光
は、第一の実施例に比べて、より乱反射の度合いが大き
くなって光反射率はさらに低下する。

【００８７】光ビームを図７(ａ)のＦ−Ｆ’線方向に沿
って走査した場合の光反射量は、図７(ｃ)に示すよう
に、平坦な表面を有するアルミニウム膜１０５で形成さ
れる高光反射率領域１０６においては大きく、凸凹な表
面を有するアルミニウム膜１０５で形成される低光反射
率領域１０７においては小さくなる。

【００８８】ここで、単結晶シリコンデバイス形成層１
０３と埋め込み酸化膜１０２との複合膜によりドットを
形成しているため、ドットの高さが高く、低光反射率領
域１０７の光反射率をより下げることができるため、高
光反射率領域１０６との光反射率の差（コントラスト）
を大きく取れる。これによりレーザースキャンでの位置
決め時に、外因に乱されにくくなり、より正確な位置決
めができる。

【００８９】なお、第五の実施例は、第一の実施例に基
づいてドットを高くした例を示したが、第二から第四の
実施例に対しても同様にしてドット高さを高くすること
は可能であり、有効である。また、ドット形状に限ら
ず、ストライプ形状や、格子形状でも同様の効果が得ら
れる。

【００９０】その他の説明については、図３(ａ)から
(ｃ)と同一の符号を附記することで説明に代える。

【００９１】図９は、本発明の半導体装置の位置決め用
パターンを用いてレーザトリングしたヒューズ素子の平
面図である。ヒューズ素子３１の中心にレーザスポット
３２が照射することが可能になる。

【００９２】本発明の半導体装置は、バラツキの大きな
半導体素子から成る半導体集積集積回路に非常に適して
いる。例えば、図１０は、高耐圧のＭＯＳトランジスタ
を含む電圧検出用ＩＣのブロック図である。ＭＯＳＩＣ
は、バイポーラＩＣに比べアナログ特性のバラツキが大
きい。特に、高耐圧特性の場合、ゲート絶縁膜を厚くす
るために、ますます、アナログ特性のバラツキが大きく
なる。従って、アナログＭＯＳＩＣの場合、図１０のよ
うに大きなヒューズ素子領域を必要とする。１０個以上
のヒューズ素子を設けることによりバラツキの小さいア
ナログ特性を得ることができる。

【００９３】本発明の位置決め用パターンを用いること
により、ヒューズ素子を小さくすることができる。さら
に、ヒューズ素子平面的に方向を異ならせて、２ヶ所以
上に配置することも可能になる。

【００９４】本発明の位置決め用パターンは、スクライ
ブライン内、半導体チップ内あるいは、ＴＥＧチップ内
のいずれに設けても実施できる。スクラブラインあるい
はＴＥＧチップの中に配置した場合には、半導体チップ
の面積を小さくする効果がある。

【００９５】また、本発明は、アナログＭＯＳＩＣに適
しているが、ディジタルＩＣに用いることも可能であ
る。また、非常にバラツキの小さな、高密度のアナログ
バイポーラＩＣの実現にも適している。 レーザートリ
ミング位置決め用パターン領域６１０を説明するために
用いた図３から図７において、中間絶縁膜１０４は必ず
しも必要ではないので、場合によっては削除してもよ
い。また、アルミニウム膜１０５に代えて、高光反射率
膜としてタングステン、クロム、金などの金属材料を用
いても良い。

【００９６】次に、スクライブ領域８０１について説明
する。

【００９７】図１において、後のダイシング工程（ＩＣ
チップを切り出す工程）における切りしろになる部分が
スクライブ領域８０１である。半導体集積回路内部領域
７０１の端から、スクライブ領域８０１が始まる形にな
る。ここで、スクライブ領域８０１においては単結晶シ
リコンデバイス形成層１０３や、埋め込み酸化膜１０２
が除去されている。望ましくは図1に示すように、中間
絶縁膜１０４や、アルミニウム膜１０５、保護膜１０６
などの膜も除去されている形が良い。

【００９８】これは、ダイシング工程での切りしろにな
る部分であるスクライブ領域８０１と、半導体集積回路
内部領域７０１とが連続した単結晶シリコンデバイス形
成層１０３で繋がっていると、ダイシング工程のばらつ
きにより、割れ、欠けなどの損傷を与えるような力が働
いた場合に、半導体集積回路内部領域７０１にも割れ、
欠けなどが伝播してしまい、重要なＩＣチップを壊して
しまう又は、動作不良を起してしまうのを防止するため
である。

【００９９】特にＳＯＩ基板上に作製したＩＣにおいて
は、シリコン基板１０１上に薄い埋め込み酸化膜１０２
及び単結晶シリコンデバイス形成層１０３を有する形状
であるため、上層にあたる埋め込み酸化膜１０２及び単
結晶シリコンデバイス形成層１０３の割れ、欠けが起き
易く注意が必要である。

【０１００】ダイシング工程での切りしろであるスクラ
イブ領域８０１とＩＣチップとなる半導体集積回路内部
領域７０１との間に、連続した同一の膜を残さないよう
にすることがＩＣチップの割れ、欠け防止に重要な点で
あり、特にＳＯＩ基板上に形成したＩＣに関しては、図
１に示すように、スクライブ領域８０１においては単結
晶シリコンデバイス形成層１０３や、埋め込み酸化膜１
０２を除去しておく事が必要である。さらに望ましくは
図1に示すように、中間絶縁膜１０４や、アルミニウム
膜１０５、保護膜８０６などの膜も除去されていると良
い。また、各種マーク類や、テストパタンなどをスクラ
イブ領域８０１に形成する必要がある場合には、スクラ
イブ領域８０１から半導体集積回路内部領域７０１に至
る間に、一旦該当する膜を除去した領域を設けておき、
同一の膜が連続してスクライブ領域８０１と半導体集積
回路内部領域７０１とを橋渡ししないようにすると良
い。

【０１０１】最後に単結晶シリコンデバイス形成層１０
３及び埋め込み酸化膜１０２が除去されている半導体集
積回路のスクライブ領域８０１及び、高耐圧型ＭＯＳト
ランジスタ及びＥＳＤ保護素子形成領域３１０と、高速
ＭＯＳトランジスタ領域２１０などの単結晶シリコンデ
バイス形成層１０３及び埋め込み酸化膜１０２の存在す
る領域との境界部分における、単結晶シリコンデバイス
形成層１０２及び埋め込み酸化膜１０３のエッヂの形状
について説明する。

【０１０２】図１３は本発明による半導体装置の単結晶
シリコンデバイス形成層１０２及び埋め込み酸化膜１０
３のエッヂ部分を示す図である。

【０１０３】図１３において、単結晶シリコンデバイス
形成層エッヂ部９２及び埋め込み酸化膜エッヂ部９１
は、テーパー形状を有し、当該部分の断面形状はなだら
かになっている。これによって、単結晶シリコンデバイ
ス形成層１０３などの上層に配置されるアルミニウム配
線１０５などの配線類の段切れを防止するとともに、ス
クライブ領域８０１などでは、単結晶シリコンデバイス
形成層１０３の剥がれ、欠けなどの発生も防止すること
ができる。

【０１０４】

【発明の効果】本発明におけるＳＯＩ基板上に形成され
た半導体集積回路には、レーザトリミング用ヒューズ素
子と、レーザトリミング位置決め用パターンと、完全空
乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトラ
ンジスタと、ＥＳＤ保護素子と、複数の抵抗体によって
形成されたブリーダー抵抗とを形成した。

【０１０５】レーザトリミング位置決め用パターンは、
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成し、低光反射率領域は、レーザトリミング用ヒ
ューズ素子と同じ薄膜で構成されている光乱反射するた
めの格子あるいはストライプあるいはドット状のパター
ン上に形成された高光反射率膜により形成した。

【０１０６】また、レーザトリミング用ヒューズ素子と
ブリーダー抵抗はＳＯＩ基板上の単結晶シリコンデバイ
ス形成層で形成し、それぞれのブリーダー抵抗の下面に
当たるシリコン基板上には、ウエル領域を形成し、上部
に位置するブリーダー抵抗と同電位になるようにした。

【０１０７】さらに、完全空乏型の高速ＭＯＳトランジ
スタは単結晶シリコンデバイス形成層に形成し、高耐圧
型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ
基板上の単結晶シリコンデバイス形成層及び埋め込み酸
化膜の除去されたシリコン基板上に形成し、Ｎ型ＭＯＳ
トランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む
完全空乏型の高速ＭＯＳトランジスタのゲート電極と、
Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの
両方を含む高耐圧型ＭＯＳトランジスタのゲート電極の
少なくとも一方は、Ｐ型多結晶シリコン薄膜あるいはＰ
型多結晶シリコン薄膜と高融点金属薄膜との複合膜によ
り形成した。

【０１０８】また、完全空乏型の高速ＭＯＳトランジス
タは、Ｎ型の完全空乏型の高速ＭＯＳトランジスタとP
型の完全空乏型の高速ＭＯＳトランジスタからなり、Ｎ
型の完全空乏型の高速ＭＯＳトランジスタの下部のシリ
コン基板と、P型の完全空乏型の高速ＭＯＳトランジス
タの下部のシリコン基板とは、少なくとも1つのウエル
領域によって電気的に分離されており、ウエル領域の電
位もしくはシリコン基板の電位は、それぞれ、その上部
に位置する完全空乏型の高速ＭＯＳトランジスタのソー
ス電位と同一であるようにした。

【０１０９】さらに、半導体集積回路のスクライブ領域
では、単結晶シリコンデバイス形成層及び埋め込み酸化
膜を除去した。

【０１１０】さらに単結晶シリコンデバイス形成層及び
埋め込み酸化膜が除去されている半導体集積回路のスク
ライブ領域及び、高耐圧型ＭＯＳトランジスタ形成領域
及び、ＥＳＤ保護素子形成領域と、ＳＯＩ基板上の単結
晶シリコンデバイス形成層及び埋め込み酸化膜の存在す
る領域との境界部分においては、単結晶シリコンデバイ
ス形成層及び前記埋め込み酸化膜のエッヂはテーパー形
状を有するようにした。

【０１１１】これにより、ＳＯＩ基板上に、完全空乏型
の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジ
スタとを混載した高精度なアナログＩＣが形成された半
導体装置をＥＳＤ破壊に強く、またダイシング工程での
割れ欠けなどを防止し、安価で高性能な形で提供するこ
とができる。

【０１１２】特に、レーザトリミング位置決め用パター
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成されるよう
にした。従って、高光反射率領域と低光反射率領域との
境界、すなわち光反射率が急峻に変化する場所はレーザ
トリミング用ヒューズ素子と同じ単結晶シリコンデバイ
ス形成層により形成されたパターンによって規定される
こととなる。これにより、ウエハプロセスでの合わせず
れに全く影響されずに正確にレーザトリミングできる。

【図面の簡単な説明】

【図１】本発明の半導体装置の模式的断面図である。

【図２】（ａ）は、従来の半導体装置の位置決め用パタ
ーンの平面図であり、（ｂ）は、従来の半導体装置の位
置決め用パターンの断面図であり、(ｃ)は、図２（ａ）
のＢ−Ｂ’線に沿った光反射量を示す図である。

【図３】（ａ）は、本発明の半導体装置の第一の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第一の実施例の位置決め用パターンの
断面図であり、(ｃ)は図３（ａ）のＡ−Ａ’線に沿った
光反射量を示す図である。

【図４】（ａ）は、本発明の半導体装置の第二の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第二の実施例の位置決め用パターンの
断面図であり、(ｃ)は図４（ａ）のＣ−Ｃ’線に沿った
光反射量を示す図である。

【図５】（ａ）は、本発明の半導体装置の第三の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第三の実施例の位置決め用パターンの
断面図であり、(ｃ)は図５（ａ）のＤ−Ｄ’線に沿った
光反射量を示す図である。

【図６】（ａ）は、本発明の半導体装置の第四の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第四の実施例の位置決め用パターンの
断面図であり、(ｃ)は図６（ａ）のＥ−Ｅ’線に沿った
光反射量を示す図である。

【図７】（ａ）は、本発明の半導体装置の第五の実施例
の位置決め用パターンの平面図であり、（ｂ）は、本発
明の半導体装置の第五の実施例の位置決め用パターンの
断面図であり、(ｃ)は図７（ａ）のＦ−Ｆ’線に沿った
光反射量を示す図である。

【図８】従来の半導体装置のヒューズ素子の平面図であ
る。

【図９】本発明の半導体装置のヒューズ素子の平面図で
ある。

【図１０】本発明の半導体装置のブロック図である。

【図１１】本発明による半導体装置のブリーダー抵抗の
１実施例を示す図である。

【図１２】本発明による完全空乏型の高速ＭＯＳトラン
ジスタの１実施例を示す図である。

【図１３】本発明による半導体装置の単結晶シリコンデ
バイス形成層及び埋め込み酸化膜のエッヂ部分を示す図
である。

【符号の説明】

３１ ヒューズ素子 ３２ レーザ照射スポット領域 ３３ 下地の焦げを起こす領域 ３４ ヒューズカット残りになる部分 ９１ 埋め込み酸化膜エッヂ部 ９２ 単結晶シリコンデバイス形成層エッヂ部 １０１ シリコン基板 １０２ 埋め込み酸化膜 １０３ 単結晶シリコンデバイス形成層 １０４ 中間絶縁膜 １０５ アルミニウム膜 １０６ 高光反射率領域 １０７ 低光反射率領域 １１１ Ｐ型シリコン基板 ２０１ ソース領域 ２０２ ドレイン領域 ２０３ チャネル領域 ２０４ コンタクトホール ２０５ ゲート電極 ２０６ ゲート酸化膜 ２１０ 高速ＭＯＳトランジスタ領域 ２１１ Ｐ型ＭＯＳトランジスタ ２１２ Ｎ型ＭＯＳトランジスタ ３０１ ソース領域 ３０２ ドレイン領域 ３０３ チャネル領域 ３０４ コンタクトホール ３０５ ゲート電極 ３０６ ゲート酸化膜 ３１０ 高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路
領域 ４０１ 高濃度不純物領域 ４０２ 低濃度不純物領域 ４０４ コンタクトホール ４１０ ブリーダー抵抗領域 ４１１ 第1の抵抗体 ４１２ 第２の抵抗体 ４２１ 第１の抵抗体の上面を覆うアルミニウム膜 ４２２ 第2の抵抗体の上面を覆うアルミニウム膜 ５０１ 単結晶シリコンヒューズ ５０４ コンタクトホール ５０５ レーザー照射領域 ５１０ ヒューズ領域 ６０１ レーザートリミング位置決め用パターン領域 ７０１ 半導体集積回路内部領域 ８０１ スクライブ領域 ８０６ 保護膜 ９０１ 第1のウエル領域 ９０２ 第2のウエル領域 ９１１ Ｎウエル領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３２１Ｈ 27/092 ３２１Ｄ 29/786 21/82 Ｆ Ｄ 29/78 ６１３Ｚ ６２３Ａ ６１７Ｌ Ｆターム(参考） 5F038 AR07 AV03 AV06 AV15 BH07 BH13 CD04 EZ06 EZ19 EZ20 5F048 AA02 AA05 AA07 AC03 AC10 BA01 BA16 BB07 BB09 BB10 BB12 BB16 BC11 BC12 BD05 BE03 BE09 BG05 BG14 CC01 CC06 CC08 CC19 5F064 FF27 FF29 FF42 FF60 5F110 AA22 BB04 CC02 DD05 DD13 EE04 EE09 EE14 FF02 GG02 GG12 GG24 GG25 GG60 HL03 NN02 NN22 NN24 NN71 NN74 NN78

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＳＯＩ基板上に形成された半導体集積回
   路において、前記半導体集積回路には、レーザトリミン
   グ用ヒューズ素子と、レーザトリミング位置決め用パタ
   ーンと、完全空乏型の高速ＭＯＳトランジスタと、高耐
   圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の
   抵抗体によって形成されたブリーダー抵抗とが形成され
   た半導体装置であって、 前記完全空乏型の高速ＭＯＳトランジスタは、前記単結
   晶シリコンデバイス形成層に形成されており、 前記高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と
   は、前記ＳＯＩ基板上の前記単結晶シリコンデバイス形
   成層及び埋め込み酸化膜の除去されたシリコン基板上に
   形成されていることを特徴とする半導体装置。
2. 【請求項２】 前記完全空乏型の高速ＭＯＳトランジス
   タのゲート電極、又は前記高耐圧型ＭＯＳトランジスタ
   のゲート電極の少なくとも一方は、Ｐ型多結晶シリコン
   薄膜により形成されていることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳ
   トランジスタの両方を含む前記完全空乏型の高速ＭＯＳ
   トランジスタのゲート電極と、Ｎ型ＭＯＳトランジスタ
   と、Ｐ型ＭＯＳトランジスタの両方を含む前記高耐圧型
   ＭＯＳトランジスタのゲート電極の少なくとも一方は、
   Ｐ型多結晶シリコン薄膜と高融点金属薄膜との複合膜に
   より形成されていることを特徴とする請求項１記載の半
   導体装置。
4. 【請求項４】 前記ブリーダー抵抗は、前記単結晶シリ
   コンデバイス形成層で形成されていることを特徴とする
   請求項１記載の半導体装置。
5. 【請求項５】 前記半導体集積回路のスクライブ領域
   は、前記単結晶シリコンデバイス形成層及び埋め込み酸
   化膜が除去されていることを特徴とする請求項１記載の
   半導体装置。
6. 【請求項６】 前記シリコン基板上の前記ブリーダー抵
   抗の下部に相当する部分に前記埋め込み酸化膜を介し
   て、前記シリコン基板とは逆導伝型の複数のウェル領域
   が設けられており、 前記ウエル領域はそれぞれ電気的に独立しており、ま
   た、前記ウエル領域は、それぞれ上面に位置する前記ブ
   リーダー抵抗と同一の電位に固定されていることを特徴
   とする請求項４記載の半導体装置。
7. 【請求項７】 前記完全空乏型の高速ＭＯＳトランジス
   タは、Ｎ型の完全空乏型の高速ＭＯＳトランジスタとP
   型の完全空乏型の高速ＭＯＳトランジスタからなり、前
   記Ｎ型の完全空乏型の高速ＭＯＳトランジスタの下部の
   前記シリコン基板と前記P型の完全空乏型の高速ＭＯＳ
   トランジスタの下部の前記シリコン基板とは、少なくと
   も1つのウエル領域によって電気的に分離されており、 前記ウエル領域もしくはシリコン基板の電位は、それぞ
   れ、その上部に位置する前記完全空乏型の高速ＭＯＳト
   ランジスタのソース電位と同一であることを特徴とする
   請求項１記載の半導体装置。
8. 【請求項８】 前記単結晶シリコンデバイス形成層及び
   埋め込み酸化膜が除去されている前記半導体集積回路の
   スクライブ領域及び、前記高耐圧型ＭＯＳトランジスタ
   形成領域及び、ＥＳＤ保護素子形成領域と、前記ＳＯＩ
   基板上の前記単結晶シリコンデバイス形成層及び前記埋
   め込み酸化膜の存在する領域との境界部分において、 前記単結晶シリコンデバイス形成層及び前記埋め込み酸
   化膜のエッヂはテーパー形状を有することを特徴とする
   請求項１記載の半導体装置。