JP2888749B2 - トランジスター及びその製造方法 - Google Patents
トランジスター及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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Description
【０００１】
【産業上の利用分野】本発明は低濃度ドレイン（以下Ｌ
ＤＤと略称する）構造を有するトランジスター及びその
製造方法に関する。
ＤＤと略称する）構造を有するトランジスター及びその
製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子の高集積化に従っ
てチップの集積度が増加するようになり、トランジスタ
ーのチャネル長さも短くなる。トランジスターのチャネ
ルの長さが減少してＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃ
ｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、ホットキ
ャリア効果及び短チャンネル効果等の問題点が惹き起こ
されて、これを克服するためにＬＤＤ構造のＭＯＳＦＥ
Ｔを多く使用している。
てチップの集積度が増加するようになり、トランジスタ
ーのチャネル長さも短くなる。トランジスターのチャネ
ルの長さが減少してＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃ
ｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、ホットキ
ャリア効果及び短チャンネル効果等の問題点が惹き起こ
されて、これを克服するためにＬＤＤ構造のＭＯＳＦＥ
Ｔを多く使用している。
【０００３】従来のＬＤＤ構造を有するトランジスター
を図１〜図５を参照して詳細に考察してみる。図面にお
いて１はシリコン基板、２はフィールド酸化膜、３はゲ
ート電極、４はゲートポリ酸化膜、５はＬＤＤ領域（又
は低濃度イオン注入領域）、６は酸化膜、６´はスペー
サー酸化膜、７は高濃度イオン注入領域、８は層間絶縁
膜、２０は動作領域マスク、３０はゲート電極マスク、
４０はＮ+ ／Ｐ+ ソース，ドレインイオン注入マスク、
５０はコンタクトマスク、Ａは従来のＬＤＤＭＯＳＦＥ
Ｔ製造方法において脆弱なソース／ドレイン接合部位を
夫々示す。
を図１〜図５を参照して詳細に考察してみる。図面にお
いて１はシリコン基板、２はフィールド酸化膜、３はゲ
ート電極、４はゲートポリ酸化膜、５はＬＤＤ領域（又
は低濃度イオン注入領域）、６は酸化膜、６´はスペー
サー酸化膜、７は高濃度イオン注入領域、８は層間絶縁
膜、２０は動作領域マスク、３０はゲート電極マスク、
４０はＮ+ ／Ｐ+ ソース，ドレインイオン注入マスク、
５０はコンタクトマスク、Ａは従来のＬＤＤＭＯＳＦＥ
Ｔ製造方法において脆弱なソース／ドレイン接合部位を
夫々示す。
【０００４】図１は従来のＬＤＤ ＭＯＳＦＥＴ平面図
であって、図１の切断線Ａ−Ａ´に沿う製造工程の断面
図２〜図５を参照して製造工程を説明する。
であって、図１の切断線Ａ−Ａ´に沿う製造工程の断面
図２〜図５を参照して製造工程を説明する。
【０００５】先ず、図２の通り、Ｐ−ウェル（又はＮ−
ウェル）が形成されたシリコン基板１に鳥のくちばし状
の一定の大きさの尖端部であるバーズビーク（ｂｉｒ
ｄ’ｓｂｅａｋ）を有するフィールド酸化膜２を形成さ
せて動作領域と絶縁分離領域を形成させた後に、ゲート
酸化膜（図示せず）、ゲート電極３、ゲートポリ酸化膜
４及びＬＤＤ領域５を形成し、酸化膜６を蒸着する。
ウェル）が形成されたシリコン基板１に鳥のくちばし状
の一定の大きさの尖端部であるバーズビーク（ｂｉｒ
ｄ’ｓｂｅａｋ）を有するフィールド酸化膜２を形成さ
せて動作領域と絶縁分離領域を形成させた後に、ゲート
酸化膜（図示せず）、ゲート電極３、ゲートポリ酸化膜
４及びＬＤＤ領域５を形成し、酸化膜６を蒸着する。
【０００６】図３の通り、異方性エッチングにより酸化
膜６をエッチングしてスペーサー酸化膜６´を形成し、
Ｎ+(又はＰ+ ）ソース，ドレイン高濃度イオン注入領域
７を形成する。
膜６をエッチングしてスペーサー酸化膜６´を形成し、
Ｎ+(又はＰ+ ）ソース，ドレイン高濃度イオン注入領域
７を形成する。
【０００７】次いで、図４の通り、熱処理工程によりＬ
ＤＤ領域５及びソース，ドレイン高濃度イオン注入領域
７をシリコン基板１内に拡散させる。
ＤＤ領域５及びソース，ドレイン高濃度イオン注入領域
７をシリコン基板１内に拡散させる。
【０００８】ここで、図面の符号Ａは上記酸化膜６を異
方性エッチングしてスペーサー酸化膜６´を形成すると
き、ゲート電極３、フィールド酸化膜２及び動作領域の
交差する箇所であって、フィールド酸化膜２のバーズビ
ークの一部がエッチングされてＬＤＤ領域５の縁部位が
損傷を受けるようになり、Ｎ+ （Ｐ+ ）ソース，ドレイ
ン高濃度イオン注入領域７形成によりこの損傷部位の近
傍に高い濃度差を有する接合が形成される。
方性エッチングしてスペーサー酸化膜６´を形成すると
き、ゲート電極３、フィールド酸化膜２及び動作領域の
交差する箇所であって、フィールド酸化膜２のバーズビ
ークの一部がエッチングされてＬＤＤ領域５の縁部位が
損傷を受けるようになり、Ｎ+ （Ｐ+ ）ソース，ドレイ
ン高濃度イオン注入領域７形成によりこの損傷部位の近
傍に高い濃度差を有する接合が形成される。
【０００９】終りに、図５に示す通り、層間絶縁膜８を
形成し、感光物質でコンタクトマスクを使用してパター
ニングした後、動作領域上の上記層間絶縁膜８をエッチ
ングしてコンタクトホールを形成する。
形成し、感光物質でコンタクトマスクを使用してパター
ニングした後、動作領域上の上記層間絶縁膜８をエッチ
ングしてコンタクトホールを形成する。
【００１０】上記従来のＬＤＤ ＭＯＳＦＥＴ構造にお
いては、ゲード電極側壁にスペーサーを形成するとき、
ゲート電極、フィールド酸化膜及び動作領域が交差する
箇所でフィールド酸化膜のバーズビークの一部がエッチ
ングされて低濃度（Ｎ- 又はＰ- ）ＬＤＤ領域の縁部分
に損傷が生じ、その後のＮ+ （Ｐ+ ）ソース，ドレイン
の高濃度不純物イオン注入領域が半導体基板と高い濃度
差を有するようになって損傷が加重子されるようにな
る。このような現象に因り電気的にソース，ドレイン接
合破壊電圧弱化及び接合漏れ電流の増加を招来する問題
点があった。
いては、ゲード電極側壁にスペーサーを形成するとき、
ゲート電極、フィールド酸化膜及び動作領域が交差する
箇所でフィールド酸化膜のバーズビークの一部がエッチ
ングされて低濃度（Ｎ- 又はＰ- ）ＬＤＤ領域の縁部分
に損傷が生じ、その後のＮ+ （Ｐ+ ）ソース，ドレイン
の高濃度不純物イオン注入領域が半導体基板と高い濃度
差を有するようになって損傷が加重子されるようにな
る。このような現象に因り電気的にソース，ドレイン接
合破壊電圧弱化及び接合漏れ電流の増加を招来する問題
点があった。
【００１１】
【発明が解決しようとする課題】上記問題点を解決する
ために接合破壊電圧及び漏れ電流を改善して素子の電気
的特性を向上させるトランジスター及びその製造方法を
提供することが本発明の目的である。
ために接合破壊電圧及び漏れ電流を改善して素子の電気
的特性を向上させるトランジスター及びその製造方法を
提供することが本発明の目的である。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明のトランジスターは、半導体基板の活性領域を
画定し、少なくとも前記活性領域とゲート電極が接近す
る部位で尖端部を有するフィールド酸化膜と、前記活性
領域表面から内部に侵入して形成され、少なくとも前記
フィールド酸化膜の損傷により露出した前記半導体基板
を包含する領域に配置された低濃度イオン注入領域と、
少なくとも前記活性領域と前記フィールド酸化膜上に配
置された前記ゲート電極と、前記ゲート電極の上部表面
を覆って、パッドポリシリコン膜との短絡を防止する第
１絶縁膜と、前記ゲート電極の側部に配置された第２絶
縁膜と、少なくとも前記フィールド酸化膜の損傷部位を
埋め立てして前記電極とオーバーラップされるように配
置されて、高濃度イオン注入領域の画定を補償する前記
パッドポリシリコン膜と、前記活性領域の前記低濃度イ
オン注入領域上に配置され、前記フィールド酸化膜の損
傷部位で前記低濃度イオン注入領域の下部の半導体基板
の領域と接することなく配置された前記高濃度イオン注
入領域とを備えたことを特徴とする。
の本発明のトランジスターは、半導体基板の活性領域を
画定し、少なくとも前記活性領域とゲート電極が接近す
る部位で尖端部を有するフィールド酸化膜と、前記活性
領域表面から内部に侵入して形成され、少なくとも前記
フィールド酸化膜の損傷により露出した前記半導体基板
を包含する領域に配置された低濃度イオン注入領域と、
少なくとも前記活性領域と前記フィールド酸化膜上に配
置された前記ゲート電極と、前記ゲート電極の上部表面
を覆って、パッドポリシリコン膜との短絡を防止する第
１絶縁膜と、前記ゲート電極の側部に配置された第２絶
縁膜と、少なくとも前記フィールド酸化膜の損傷部位を
埋め立てして前記電極とオーバーラップされるように配
置されて、高濃度イオン注入領域の画定を補償する前記
パッドポリシリコン膜と、前記活性領域の前記低濃度イ
オン注入領域上に配置され、前記フィールド酸化膜の損
傷部位で前記低濃度イオン注入領域の下部の半導体基板
の領域と接することなく配置された前記高濃度イオン注
入領域とを備えたことを特徴とする。
【００１３】
【００１４】本発明方法は、半導体基板の所定部位に活
性領域を画定し、尖端部を有するフィールド酸化膜を形
成し、全体構造上部にゲート電極の形成のための第１ポ
リシリコン膜と前記ゲート電極と以後のパッドポリシリ
コン膜間の短絡防止のための第１絶縁膜を順に形成し、
前記第１絶縁膜と前記第１ポリシリコン膜を順に選択的
蝕刻して前記ゲート電極を形成し、前記ゲート電極の側
部にゲートポリ酸化膜を形成し、前記活性領域上にＬＤ
Ｄ構造形成のための低濃度イオン注入領域を形成し、全
体構造上部に所定の酸化膜を形成してこれを全面性蝕刻
して前記ゲート電極と前記ゲートポリ酸化膜の側部に前
記ＬＤＤ構造形成のためのゲート側壁酸化膜を形成し、
全体構造上部に、少なくとも前記全面性蝕刻時前記低濃
度イオン注入領域と前記ゲート電極と接近する部位に発
生した前記フィールド酸化膜の尖端部の損傷部位が埋め
立てされるように第２ポリシリコン膜を蒸着し、前記低
濃度イオン注入領域上に前記半導体基板と直接接するこ
となく高濃度イオン注入領域を形成し、前記第２ポリシ
リコン膜を選択的蝕刻して前記活性領域全体を覆って、
少なくとも前記ゲート電極と前記フィールド酸化膜の一
部にオーバーラップされる前記パッドポリシリコン膜を
形成し、所定の熱処理工程を進行して前記高濃度イオン
注入領域と前記低濃度イオン注入領域を前記半導体基板
の内部に拡散させることを特徴とする。
性領域を画定し、尖端部を有するフィールド酸化膜を形
成し、全体構造上部にゲート電極の形成のための第１ポ
リシリコン膜と前記ゲート電極と以後のパッドポリシリ
コン膜間の短絡防止のための第１絶縁膜を順に形成し、
前記第１絶縁膜と前記第１ポリシリコン膜を順に選択的
蝕刻して前記ゲート電極を形成し、前記ゲート電極の側
部にゲートポリ酸化膜を形成し、前記活性領域上にＬＤ
Ｄ構造形成のための低濃度イオン注入領域を形成し、全
体構造上部に所定の酸化膜を形成してこれを全面性蝕刻
して前記ゲート電極と前記ゲートポリ酸化膜の側部に前
記ＬＤＤ構造形成のためのゲート側壁酸化膜を形成し、
全体構造上部に、少なくとも前記全面性蝕刻時前記低濃
度イオン注入領域と前記ゲート電極と接近する部位に発
生した前記フィールド酸化膜の尖端部の損傷部位が埋め
立てされるように第２ポリシリコン膜を蒸着し、前記低
濃度イオン注入領域上に前記半導体基板と直接接するこ
となく高濃度イオン注入領域を形成し、前記第２ポリシ
リコン膜を選択的蝕刻して前記活性領域全体を覆って、
少なくとも前記ゲート電極と前記フィールド酸化膜の一
部にオーバーラップされる前記パッドポリシリコン膜を
形成し、所定の熱処理工程を進行して前記高濃度イオン
注入領域と前記低濃度イオン注入領域を前記半導体基板
の内部に拡散させることを特徴とする。
【００１５】
【実施例】以下、添付された図面図６〜図１１を参照し
て本発明に係る一実施例を詳細に説明する。図面におい
て１０，１０´はパッドポリシリコン膜、２０は動作領
域マスク、３０はゲート電極マスク、４０はＮ+ ／Ｐ+
ソース，ドレインイオン注入マスク、５０はコンタクト
マスク、６０はパッドポリマスク、Ｂは本発明に係るＬ
ＤＤ ＭＯＳＦＥＴ製造方法において改善されたソース
／ドレイン接合部位を夫々示す。
て本発明に係る一実施例を詳細に説明する。図面におい
て１０，１０´はパッドポリシリコン膜、２０は動作領
域マスク、３０はゲート電極マスク、４０はＮ+ ／Ｐ+
ソース，ドレインイオン注入マスク、５０はコンタクト
マスク、６０はパッドポリマスク、Ｂは本発明に係るＬ
ＤＤ ＭＯＳＦＥＴ製造方法において改善されたソース
／ドレイン接合部位を夫々示す。
【００１６】本発明のＭＯＳＦＥＴは、図６に示す通
り、パッド用ポリマスク６０層を追加する工程によりフ
ィールド酸化膜のバーズビークのエッチングから発生す
る損傷部位の発生を抑制するもので、図の切断線Ａ−Ａ
´に添った断面図図７によって詳細に考察する。
り、パッド用ポリマスク６０層を追加する工程によりフ
ィールド酸化膜のバーズビークのエッチングから発生す
る損傷部位の発生を抑制するもので、図の切断線Ａ−Ａ
´に添った断面図図７によって詳細に考察する。
【００１７】半導体基板１に配置されたフィールド酸化
膜２と低濃度イオン注入領域５、上記フィールド酸化膜
２上に配置されたゲート電極３、上記ゲート電極３上に
配置された第一の絶縁膜に相当する絶縁酸化膜９、上記
ゲート電極３の側壁部に配置された第一の酸化膜に相当
するゲートポリ酸化膜４、上記絶縁酸化膜９及びゲート
ポリ酸化膜４の側壁部に配置される第二の絶縁膜に相当
するゲート側壁スペーサー酸化膜６´、上記絶縁酸化膜
９とゲート側壁スペーサー酸化膜６´及び低濃度イオン
注入領域５上に同時に蒸着されたパッドポリシリコン膜
１０´、上記パッドポリシリコン膜１０´の下の低濃度
イオン注入領域５内に配置される高濃度イオン注入領域
７、上記高濃度イオン注入領域７がゲート電極３、絶縁
分離酸化膜２及び低濃度イオン注入領域５の交差地点で
ゲート側壁スペーサー酸化膜６´形成時に受けたエッチ
ング損傷部位からパッドポリシリコン膜１０´の厚さの
距離だけ離れて高濃度イオンが注入されてＮ+ ／Ｐ+ ソ
ース，ドレイン接合部位（Ｂ）が構成される。
膜２と低濃度イオン注入領域５、上記フィールド酸化膜
２上に配置されたゲート電極３、上記ゲート電極３上に
配置された第一の絶縁膜に相当する絶縁酸化膜９、上記
ゲート電極３の側壁部に配置された第一の酸化膜に相当
するゲートポリ酸化膜４、上記絶縁酸化膜９及びゲート
ポリ酸化膜４の側壁部に配置される第二の絶縁膜に相当
するゲート側壁スペーサー酸化膜６´、上記絶縁酸化膜
９とゲート側壁スペーサー酸化膜６´及び低濃度イオン
注入領域５上に同時に蒸着されたパッドポリシリコン膜
１０´、上記パッドポリシリコン膜１０´の下の低濃度
イオン注入領域５内に配置される高濃度イオン注入領域
７、上記高濃度イオン注入領域７がゲート電極３、絶縁
分離酸化膜２及び低濃度イオン注入領域５の交差地点で
ゲート側壁スペーサー酸化膜６´形成時に受けたエッチ
ング損傷部位からパッドポリシリコン膜１０´の厚さの
距離だけ離れて高濃度イオンが注入されてＮ+ ／Ｐ+ ソ
ース，ドレイン接合部位（Ｂ）が構成される。
【００１８】次いで、上記本発明の構成を実現する製造
方法を図８〜図１１を通じて詳細に考察してみる。この
図は上記図６の切断線Ａ−Ａ´に沿う製造工程の断面図
である。
方法を図８〜図１１を通じて詳細に考察してみる。この
図は上記図６の切断線Ａ−Ａ´に沿う製造工程の断面図
である。
【００１９】図８の通り、シリコン基板１にＰ−ウェル
（又はＮ−ウェル）を形成し、一定の大きさのバーズビ
ークを有するフィールド酸化膜２を形成して動作領域と
絶縁分離領域を成し、ゲートポリシリコン膜と絶縁酸化
膜９を順次に一定の厚さに蒸着した後、ゲート電極マス
クを利用して絶縁酸化膜９とゲートポリシリコン膜を順
次にエッチングしてゲート電極３を形成する。
（又はＮ−ウェル）を形成し、一定の大きさのバーズビ
ークを有するフィールド酸化膜２を形成して動作領域と
絶縁分離領域を成し、ゲートポリシリコン膜と絶縁酸化
膜９を順次に一定の厚さに蒸着した後、ゲート電極マス
クを利用して絶縁酸化膜９とゲートポリシリコン膜を順
次にエッチングしてゲート電極３を形成する。
【００２０】続いて、露出されたゲート電極３の側壁部
を酸化させてゲートポリ酸化膜４を形成し、不純物イオ
ン濃度が１×１０17〜１×１０19原子／ｃｍ3 である低
濃度のイオン注入により露出されたシリコン基板１にＬ
ＤＤ領域５を形成した後、ゲート側壁酸化膜６を一定の
厚さに蒸着する。
を酸化させてゲートポリ酸化膜４を形成し、不純物イオ
ン濃度が１×１０17〜１×１０19原子／ｃｍ3 である低
濃度のイオン注入により露出されたシリコン基板１にＬ
ＤＤ領域５を形成した後、ゲート側壁酸化膜６を一定の
厚さに蒸着する。
【００２１】次いで、図９の通り、第二の酸化膜に相当
するゲート側壁酸化膜６を絶縁酸化膜９及びゲートポリ
酸化膜４及びフィールド酸化膜２及び低濃度イオン注入
領域２を覆うように異方性エッチング方法によりエッチ
ングしてゲート側壁スペーサー酸化膜６´を形成し、一
定の厚さのパッドポリシリコン膜１０を絶縁酸化膜９及
びゲートポリ酸化膜４及びゲート側壁スペーサー酸化膜
６´及びフィールド酸化膜２及び低濃度イオン注入領域
２を覆うように蒸着した後、動作領域の真上のパッドポ
リシリコン膜１０に不純物イオン濃度１×１０20原子／
ｃｍ3 以上に高濃度の不純物イオンを注入する。
するゲート側壁酸化膜６を絶縁酸化膜９及びゲートポリ
酸化膜４及びフィールド酸化膜２及び低濃度イオン注入
領域２を覆うように異方性エッチング方法によりエッチ
ングしてゲート側壁スペーサー酸化膜６´を形成し、一
定の厚さのパッドポリシリコン膜１０を絶縁酸化膜９及
びゲートポリ酸化膜４及びゲート側壁スペーサー酸化膜
６´及びフィールド酸化膜２及び低濃度イオン注入領域
２を覆うように蒸着した後、動作領域の真上のパッドポ
リシリコン膜１０に不純物イオン濃度１×１０20原子／
ｃｍ3 以上に高濃度の不純物イオンを注入する。
【００２２】そして、図１０に示す通り、パッドポリシ
リコン膜マスクを利用して動作領域とスペーサー酸化膜
６´上部のパッドポリシリコン膜１０´だけを残し、パ
ッドシリコン膜１０がフィールド酸化膜２尖端部と低濃
度イオン注入領域を覆うように残りのパッドポリシリコ
ン膜１０をエッチングした後に熱処理工程を施し、Ｎ+
／Ｐ+ ソース，ドレイン、即ち、高濃度イオン注入領域
７を形成する。
リコン膜マスクを利用して動作領域とスペーサー酸化膜
６´上部のパッドポリシリコン膜１０´だけを残し、パ
ッドシリコン膜１０がフィールド酸化膜２尖端部と低濃
度イオン注入領域を覆うように残りのパッドポリシリコ
ン膜１０をエッチングした後に熱処理工程を施し、Ｎ+
／Ｐ+ ソース，ドレイン、即ち、高濃度イオン注入領域
７を形成する。
【００２３】図面の符号Ｂは、従来のＬＤＤ ＭＯＳＦ
ＥＴ製造方法における問題点であるゲート側壁スペーサ
ーエッチング時に動作領域が損傷を受けるようになるＮ
+ ／Ｐ+ 高濃度イオン注入を避けるために上記ゲート側
壁スペーサー酸化膜６´を従来の方法より少なく作り、
パッドポリシリコン膜１０´を形成して、この二つの膜
をゲートの側壁スペーサーとして利用することにより、
その以後に遂行されるＮ+ ／Ｐ+ ソース，ドレイン高濃
度不純物イオンを注入するとき、ゲート側壁パッドポリ
シリコン膜１０´がマスクの役割を成し、ゲートスペー
サー酸化膜６´エッチング時に受けたエッチング損傷部
位からパッドポリシリコン膜１０´の厚さ距離だけ離れ
て高濃度イオン注入がなされることにより、ソース／ド
レイン接合形態が改善されたことを示している。
ＥＴ製造方法における問題点であるゲート側壁スペーサ
ーエッチング時に動作領域が損傷を受けるようになるＮ
+ ／Ｐ+ 高濃度イオン注入を避けるために上記ゲート側
壁スペーサー酸化膜６´を従来の方法より少なく作り、
パッドポリシリコン膜１０´を形成して、この二つの膜
をゲートの側壁スペーサーとして利用することにより、
その以後に遂行されるＮ+ ／Ｐ+ ソース，ドレイン高濃
度不純物イオンを注入するとき、ゲート側壁パッドポリ
シリコン膜１０´がマスクの役割を成し、ゲートスペー
サー酸化膜６´エッチング時に受けたエッチング損傷部
位からパッドポリシリコン膜１０´の厚さ距離だけ離れ
て高濃度イオン注入がなされることにより、ソース／ド
レイン接合形態が改善されたことを示している。
【００２４】終りに、図１１の通り、層間絶縁膜８を形
成し、コンタクトホール形成のために層間絶縁膜８をエ
ッチングしたもので、図面符号Ｂにおける通り、高濃度
イオン注入領域７がＬＤＤ領域５内の上部に存在するよ
うになる。したがって、損傷されたフィールド酸化膜２
尖端部近傍においても高濃度イオン注入領域７がシリコ
ン基板１と高い濃度差を有する接合を形成することがな
く、高濃度イオン注入領域７からシリコン基板１への漏
れ電流を防止することができる。
成し、コンタクトホール形成のために層間絶縁膜８をエ
ッチングしたもので、図面符号Ｂにおける通り、高濃度
イオン注入領域７がＬＤＤ領域５内の上部に存在するよ
うになる。したがって、損傷されたフィールド酸化膜２
尖端部近傍においても高濃度イオン注入領域７がシリコ
ン基板１と高い濃度差を有する接合を形成することがな
く、高濃度イオン注入領域７からシリコン基板１への漏
れ電流を防止することができる。
【００２５】これはコンタクトを形成するとき、上記パ
ッドポリシリコン膜１０´が全ての動作領域を保護する
ことにより、金属接続に関連しても工程上の余裕を得る
ことができる。
ッドポリシリコン膜１０´が全ての動作領域を保護する
ことにより、金属接続に関連しても工程上の余裕を得る
ことができる。
【００２６】
【発明の効果】上記の通り成る本発明は半導体基板に形
成された低濃度動作領域内に高濃度拡散領域を限定して
形成することにより、ソース，ドレイン接合破壊電圧弱
化及び接合漏れ電流増加を防止することができ、また、
ゲート電極の上部に第１絶縁膜を配置することにより、
ソース／ドレイン領域との短絡を防止することができ、
素子の製造工程上の余裕度を確保することができるの
で、信頼性のあるトランジスターの製造を可能ならしめ
る効果がある。
成された低濃度動作領域内に高濃度拡散領域を限定して
形成することにより、ソース，ドレイン接合破壊電圧弱
化及び接合漏れ電流増加を防止することができ、また、
ゲート電極の上部に第１絶縁膜を配置することにより、
ソース／ドレイン領域との短絡を防止することができ、
素子の製造工程上の余裕度を確保することができるの
で、信頼性のあるトランジスターの製造を可能ならしめ
る効果がある。
【図１】従来のＬＤＤ ＭＯＳＦＥＴ平面図である。
【図２】図１の切断線Ａ−Ａ´に沿った製造工程図であ
る。
る。
【図３】図１の切断線Ａ−Ａ´に沿った製造工程図であ
る。
る。
【図４】図１の切断線Ａ−Ａ´に沿った製造工程図であ
る。
る。
【図５】図１の切断線Ａ−Ａ´に沿った製造工程図であ
る。
る。
【図６】本発明に係るＬＤＤ ＭＯＳＦＥＴ平面図であ
る。
る。
【図７】図６の切断線Ａ−Ａ´に沿った断面図である。
【図８】図６の切断線Ａ−Ａ´に沿った製造工程図であ
る。
る。
【図９】図６の切断線Ａ−Ａ´に沿った製造工程図であ
る。
る。
【図１０】図６の切断線Ａ−Ａ´に沿った製造工程図で
ある。
ある。
【図１１】図６の切断線Ａ−Ａ´に沿った製造工程図で
ある。
ある。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４ ゲートポリ酸化膜 ５ ＬＤＤ領域 ６ 酸化膜 ６´ スペーサー酸化膜 ７ 高濃度イオン注入領域 ８ 層間絶縁膜 ９ 絶縁酸化膜 １０，１０´ パッドポリシリコン膜 ２０ 動作領域マスク ３０ ゲート電極マスク ４０ Ｎ+ ／Ｐ+ ソース，ドレインイオン注入マスク ５０ コンタクトマスク ６０ パッドポリシリコン膜マスク Ａ 従来のＬＤＤ ＭＯＳＦＥＴ製造における脆弱なソ
ース／ドレイン接合部位 Ｂ 本発明によるＬＤＤ ＭＯＳＦＥＴ製造方法におけ
る改善されるソース／ドレイン接合部位
ース／ドレイン接合部位 Ｂ 本発明によるＬＤＤ ＭＯＳＦＥＴ製造方法におけ
る改善されるソース／ドレイン接合部位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェ・ゴーン・ジェオン 大韓民国・467−860・キョンキド・イチ ョンクン・ブバルブ・アミーリ・サン 136−１ ヒュンダイ・エレクトロニク ス・インダストリーズ・カンパニイ・リ ミテッド内 (72)発明者 ヨーン・ジャン・キム 大韓民国・467−860・キョンキド・イチ ョンクン・ブバルブ・アミーリ・サン 136−１ ヒュンダイ・エレクトロニク ス・インダストリーズ・カンパニイ・リ ミテッド内 (56)参考文献 特開 昭62−291176（ＪＰ，Ａ) 特開 平４−29327（ＪＰ，Ａ) 特開 昭63−237551（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 半導体基板（１）の活性領域を画定し、
少なくとも前記活性領域とゲート電極（３）が接近する
部位で尖端部を有するフィールド酸化膜（２）と、 前記活性領域表面から内部に侵入して形成され、少なく
とも前記フィールド酸化膜（２）の損傷により露出した
前記半導体基板（１）を包含する領域に配置された低濃
度イオン注入領域（５）と、 少なくとも前記活性領域と前記フィールド酸化膜（２）
上に配置された前記ゲート電極（３）と、 前記ゲート電極（３）の上部表面を覆って、パッドポリ
シリコン膜（１０´）との短絡を防止する第１絶縁膜
（９）と、 前記ゲート電極（３）の側部に配置された第２絶縁膜
（４，６）と、 少なくとも前記フィールド酸化膜（２）の損傷部位
（Ｂ）を埋め立てして前記電極（３）とオーバーラップ
されるように配置されて、高濃度イオン注入領域（７）
の画定を補償する前記パッドポリシリコン膜（１０´）
と、 前記活性領域の前記低濃度イオン注入領域（５）上に配
置され、前記フィールド酸化膜（２）の損傷部位（Ｂ）
で前記低濃度イオン注入領域（５）の下部の半導体基板
（１）の領域と接することなく配置された前記高濃度イ
オン注入領域（７）とを備えたことを特徴とするトラン
ジスター。 - 【請求項２】 半導体基板（１）の所定部位に活性領域
を画定し、尖端部を有するフィールド酸化膜（２）を形
成し、 全体構造上部にゲート電極（３）の形成のための第１ポ
リシリコン膜と前記ゲート電極（３）と以後のパッドポ
リシリコン膜（１０´）間の短絡防止のための第１絶縁
膜（９）を順に形成し、 前記第１絶縁膜（９）と前記第１ポリシリコン膜を順に
選択的蝕刻して前記ゲート電極（３）を形成し、 前記ゲート電極（３）の側部にゲートポリ酸化膜（４）
を形成し、 前記活性領域上にＬＤＤ構造形成のための低濃度イオン
注入領域（５）を形成し、 全体構造上部に所定の酸化膜を形成してこれを全面性蝕
刻して前記ゲート電極（３）と前記ゲートポリ酸化膜
（４）の側部に前記ＬＤＤ構造形成のためのゲート側壁
酸化膜（６）を形成し、 全体構造上部に、少なくとも前記全面性蝕刻時前記低濃
度イオン注入領域（５）と前記ゲート電極（３）と接近
する部位に発生した前記フィールド酸化膜（２）の尖端
部の損傷部位（Ｂ）が埋め立てされるように第２ポリシ
リコン膜（１０）を蒸着し、 前記低濃度イオン注入領域（５）上に前記半導体基板
（１）と直接接することなく高濃度イオン注入領域
（７）を形成し、 前記第２ポリシリコン膜（１０）を選択的蝕刻して前記
活性領域全体を覆って、少なくとも前記ゲート電極
（３）と前記フィールド酸化膜（２）の一部にオーバー
ラップされる前記パッドポリシリコン膜（１０´）を形
成し、 所定の熱処理工程を進行して前記高濃度イオン注入領域
（７）と前記低濃度イオン注入領域（５）を前記半導体
基板（１）の内部に拡散させることを特徴とするトラン
ジスター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023084A KR950008257B1 (ko) | 1992-12-02 | 1992-12-02 | 모스(mos) 트랜지스터 및 그 제조방법 |
| KR1992-23084 | 1992-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224216A JPH06224216A (ja) | 1994-08-12 |
| JP2888749B2 true JP2888749B2 (ja) | 1999-05-10 |
Family
ID=19344535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329598A Expired - Lifetime JP2888749B2 (ja) | 1992-12-02 | 1993-12-02 | トランジスター及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5401678A (ja) |
| JP (1) | JP2888749B2 (ja) |
| KR (1) | KR950008257B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100195835B1 (ko) * | 1994-03-03 | 1999-06-15 | 김영환 | 트랜지스터 형성방법 |
| US5498556A (en) * | 1995-01-10 | 1996-03-12 | United Microelectronics Corp. | Metal-oxide-semiconductor field-effect transistor and its method of fabrication |
| US5792681A (en) * | 1997-01-15 | 1998-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication process for MOSFET devices and a reproducible capacitor structure |
| US6018180A (en) * | 1997-12-23 | 2000-01-25 | Advanced Micro Devices, Inc. | Transistor formation with LI overetch immunity |
| US6093607A (en) | 1998-01-09 | 2000-07-25 | Taiwan Semiconductor Manufacturing Company | Method of forming sharp beak of poly by oxygen/fluorine implant to improve erase speed for split-gate flash |
| US6358803B1 (en) | 2000-01-21 | 2002-03-19 | Advanced Micro Devices, Inc. | Method of fabricating a deep source/drain |
| US7144767B2 (en) * | 2003-09-23 | 2006-12-05 | International Business Machines Corporation | NFETs using gate induced stress modulation |
| JP5414781B2 (ja) * | 2011-12-28 | 2014-02-12 | キヤノン株式会社 | 光電変換装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291176A (ja) * | 1986-06-11 | 1987-12-17 | Hitachi Ltd | 半導体装置の製造方法 |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
| US5082796A (en) * | 1990-07-24 | 1992-01-21 | National Semiconductor Corporation | Use of polysilicon layer for local interconnect in a CMOS or BiCMOS technology incorporating sidewall spacers |
| KR920003461A (ko) * | 1990-07-30 | 1992-02-29 | 김광호 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
| US5196357A (en) * | 1991-11-18 | 1993-03-23 | Vlsi Technology, Inc. | Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor |
-
1992
- 1992-12-02 KR KR1019920023084A patent/KR950008257B1/ko not_active IP Right Cessation
-
1993
- 1993-12-02 US US08/162,631 patent/US5401678A/en not_active Expired - Lifetime
- 1993-12-02 JP JP5329598A patent/JP2888749B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950008257B1 (ko) | 1995-07-26 |
| US5401678A (en) | 1995-03-28 |
| JPH06224216A (ja) | 1994-08-12 |
| KR940016938A (ko) | 1994-07-25 |
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