KR950005475B1 - 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법 - Google Patents
저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 241000293849 Cordylanthus Species 0.000 abstract description 5
- 238000005507 spraying Methods 0.000 abstract 1
- 210000003323 beak Anatomy 0.000 description 5
- 239000007943 implant Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
- G03F7/2014—Contact or film exposure of light sensitive plates such as lithographic plates or circuit boards, e.g. in a vacuum frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제1도는 종래의 LDD MOSFET 레이아웃트 도면.
제2도는 본 발명의 LDD MOSFET 레이아웃트 도면.
제3a도 내지 제3d도는 종래의 기술로 LDD MOSFET를 제조하는 단계를 도시한 단면도.
제4a도 내지 제4d도는 본발명에 의해 LDD MOSFET를 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자분리 산화막 2 : 게이트 산화막
3 : 게이트 전극 4 : 폴리 산화막
5 : LDD 영역 6 : 산화막
6A : 산화막 패턴 7 : 산화막 스페이서
8,12 : 감광막 8A,12A : 감광막 패턴
9 : 손상영역 10 : 실리콘 기판
11 : 소오스/드레인 영역 13 : 얇은 산화막
50 : 액티브 마스크 60 : 게이트 전극 마스크
70 : 소오스/드레인 임플란트 마스크 80 : 산화막 패턴 마스크
본 발명은 고집적 반도체의 금속산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET) 제조방법에 관한 것으로, 특히 저도핑 드레인(Lightly Doped Drain : LDD) 영역을 구비하는 MOSFET 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 칩의 밀도(Density)가 증가하게 되고 트랜지스터의 채널길이도 줄어들게 된다. 트랜지스터의 채널길이가 감소하면서 DIBL(Drain Induced Barrier Lowering), 핫 캐리어 효과 및 쇼트채널효과 등의 문제점이 야기되어 이것을 극복하기 위하여 드레인 영역이 낮게 도핑된 LDD(Lightly Doped Drain) MOSFET 구조를 많이 채택하고 있다.
종래의 LDD MOSFET 구조에서는 마스크를 사용하지 않고 웨이퍼 전면에 대해 게이트 스페이서를 형성하기 때문에 게이트 전극, 소자분리 산화막과 액티브영역이 교차하는 지점에 산화막 스페이서를 형성하는 식각공정에서 소자분리산화막의 버즈 비크(Bird's Beak) 일부가 식각되어 LDD 영역이 가장자리에서 손상영역이 발생하게 된다. 그리고 이후 N+또는 P+고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성할때 LDD영역의 접합형성(Junction Profile)이 파열된 접합(abrupt juction)으로 형성되고 열처리 공정에서 이 부분의 손상이 가중된다. 이러한 현상으로 인해 전기적으로 소오스, 드레인 접합의 파괴전압 약화 및 접합 누설전류 증가를 초래하는 문제점이 대두되고 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 스페이서용 산화막을 전체구조 상부에 도포한 다음, 마스크없이 비등방성 식각을 실시하는 공정 대신에, 소자분리산화막의 버즈비크와 LDD영역의 가장자리가 충분히 덮혀지고 액티브 영역이 노출되도록 마스크를 이용하여 감광막 패턴을 형성한후, 비등방성 식각을 실시하여 노출된 산화막을 제거한후, 산화막 패턴을 형성하고, 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성함으로써, 소자분리 산화막의 버즈비크와 인접하는 LDD영역의 가장자리가 손상되는 것을 방지하는 LDD MOSFET 제조방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래기술에 의해 LDD MOSFET를 제조하기 위해 액티브 마스크(50), 게이트 전극 마스크(60), 소오스/드레인 임플란트 마스크(70)를 배열한 레이아웃트 도면으로서 액티브 마스크(50) 가장자리 외측으로 소오스/드레인 임플란트 마스크(70)가 배열되도록 구성됨을 도시한다.
제2도는 본 발명에 의해 LDD MOSFET를 제조하기 위하여 액티브 마스크(50), 게이트 전극마스크(60), 산화막 패턴 마스크(80)를 배열한 레이아웃트 도면으로서, 산화막 패턴 마스크(80)는 액티브 마스크(50)의 가장자리 내측으로 일정폭이 겹쳐지도록 구성됨을 도시한다.
제3a도 내지 제3d도는 종래기술에 의해 LDD MOSFET를 제조하되 제1도의 A-A' 단면을 따라 도시한 것이다.
제3a도는 실리콘 기판(10)에 P/N웰(도시안됨)을 형성하고, 일정크기의 버즈비크를 갖는 소자분리 산화막(1)을 성장시켜 실리콘 기판(10)이 노출되는 액티브 영역과 실리콘 기판(10)에 소자분리 산화막(1)이 형성되는 절연영역을 구분시킨후, 노출된 실리콘 기판(10)상부에 게이트 산화막(2)을 형성하고, 예정된 영역상부에 게이트전극(3)을 형성한 상태의 단면도이다.
제3b도는 게이트 전극(3) 표면에 폴리산화막(4)을 형성하고, N-/P-의 저농도 불순물을 실리콘 기판(10)으로 이온주입시켜 LDD 영역(56)을 형성하고, 전체 구조 상부에 산화막(6)을 접착한 상태의 단면도이다.
제3c도는 마스크없이 비등방성 식각으로 상기 산화막(6)을 식각하여 게이트 전극(3) 측벽에 산화막 스페이서(7)를 형성하고, 전체구조 상부에 감광막(8)을 도포한 다음, 제1도의 소오스/드레인 임플란트 마스크를 이용한 패턴 공정으로 감광막 패턴(8A)을 형성한 상태의 단면도로서, 상기 비등방성 식각공정에서 소자분리 산화막(1)의 버즈비크의 일부분이 식각되어 LDD영역(5)의 가장자리에 손상영역(9)이 발생됨을 도시한 단면도이다.
제3d도는 N+/P+고농도 불순물을 실리콘 기판(10)으로 이온주입하고 열처리하여 소오스/드레인 영역(11)을 형성한후 감광막 패턴(8A)을 제거한 상태의 단면도로서, 상기 열처리 공정시 LDD영역(5)은 실리콘 기판(10) 저부로 더 확산되고, 소자분리 산화막(1)의 버즈비크와 인접한 LDD영역(5)의 가장자리에 하부의 실리콘 기판(10)과 소오스/드레인 영역(11)이 돌출되어 접합 형상이 파열된 접합을 형성됨을 도시한다.
제4a도 내지 제4d도는 본 발명에 의해 LDD MOSFET를 제조하되, 제2a도의 B-B' 단면을 따라 도시한 것이다.
제4a도는 상기 제2a도와 같은 방법으로 실리콘 기판(10)에 소자분리 산화막(1)을 형성하고, 노출 실리콘기판(10)에 게이트 산화막(2)을 형성한 다음, 예정된 영역에 게이트 전극(3)을 형성한 상태의 단면도이다.
제4b도는 게이트 전극(3) 표면에 폴리 산화막(4)을 형성한 다음, N+/P+저농도 불순물을 이온주입하여 실리콘 기판(10)에 LDD 영역(5)을 형성하고, 전체구조 상부에 산화막(6)을 예정된 두께 형성한후, 산화막(6) 상부에 감광막(12)을 도포하고, 제2도의 산화막 패턴 마스크(80)를 이용한 노광 및 현상공정으로 감광막 패턴(12A)을 형성한 단면도로서, 소자분리 산화막 1)과 LDD영역(5)이 인접한 부분이 감광막 패턴(12A)에 의해 덮혀짐을 도시한다.
제4c도는 제4b도 공정후 노출된 산화막(6)을 비등방성식각공정으로 산화막패턴(6A) 및 게이트 측벽 스페이서를 형성한후, 상기 감광막 패턴(12A)을 제거하고, 상기 산화막(6) 식각공정으로 노출된 실리콘 기판(10)표면에 얇은 산화막(13)을 형성한 상태의 단면도이다.
제4d도는 N+/P+고농도 불순물을 이온주입시키고, 열처리 공정으로 소오스/드레인 영역(11)을 LDD영역(5)내에 형성한 단면도로서, N+/P+고농도 불순물 이온주입과 열처리 공정에서 상기 산화막 패턴(6A)이 소자분리 산화막(1)의 버즈비크를 충분하게 보호해 줌으로 소오스/드레인 영역(11)이 LDD영역(5) 하부로 돌출되지 않게 된다.
상기한 바와같이 본 발명은 스페이서용 산화막을 비등방식각으로 산화막 스페이서를 형성하는 대신, 스페이서 마스크를 이용하여 소자분리 산화막의 버즈비크를 충분하게 보호할 수 있는 산화막 패턴을 형성한후 고농도 불순물를 이온주입하고 열처리 함으로서, 소오스/드레인 영역이 LDD영역 내에 형성되게 함으로서 소오스/드레인 접합 파괴 전압이 약화되는 것을 방지하고 접합누설 전류가 증가하는 것을 방지할 수 있는 효과가 있다.
Claims (1)
- 반도체 소자의 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(LDD MOSFET)제조방법에 있어서, 실리콘 기판의 예정된 부분에 소자분리 산화막을 형성하고, 노출된 실리콘 기판 상에 게이트 산화막을 형성하고, 예정된 부분에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 폴리 산화막을 형성한후 저농도 불순물을 이온주입하여 LDD영역을 형성하고, 전체구조 상부에 예정된 두께의 산화막을 형성하는 단계와, 상기 산화막 상부에 감광막을 도포한 다음, 산화막 패턴 마스크를 이용한 노광 및 현상 공정으로 소자분리 산화막의 버즈비크가 충분하게 덮이는 감광막 패턴을 형성하는 단계와, 노출된 산화막을 비등방성식각공정으로 식각하여 소자분리 산화막의 버즈비크는 덮히고, 액티브 영역은 노출되는 산화막 패턴 및 게이트 스페이서를 형성한후, 감광막 패턴을 제거하는 단계와, 고농도 불순물을 이온주입 및 열처리 공정으로 소오스/드레인 영역을 LDD영역 내에서 형성되도록 하는 것을 특징으로 하는 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(LDD MOSFET) 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015700A KR950005475B1 (ko) | 1992-08-31 | 1992-08-31 | 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법 |
| US08/113,988 US5523250A (en) | 1992-08-31 | 1993-08-30 | Method of manufacturing a MOSFET with LDD regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015700A KR950005475B1 (ko) | 1992-08-31 | 1992-08-31 | 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940004855A KR940004855A (ko) | 1994-03-16 |
| KR950005475B1 true KR950005475B1 (ko) | 1995-05-24 |
Family
ID=19338741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920015700A KR950005475B1 (ko) | 1992-08-31 | 1992-08-31 | 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950005475B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377861B1 (ko) * | 2000-07-07 | 2003-03-29 | 한학수 | 전자소자 또는 칩용 절연성 박막 또는 박막형 패키지를 위한 조성물 |
-
1992
- 1992-08-31 KR KR1019920015700A patent/KR950005475B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004855A (ko) | 1994-03-16 |
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| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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