CN101373767B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。为了抑制用于ESD保护的不导通晶体管的关断漏泄电流，在隔离区域具有浅沟槽结构的用于ESD保护的NMOS中，漏极区远离浅沟槽隔离区域布置以便在用于ESD保护的NMOS晶体管的漏极区至少邻近用于ESD保护的NMOS晶体管的栅电极的区域中不与浅沟槽隔离区直接接触。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，其具有由浅沟槽结构隔离的金属氧化物半导体(MOS)晶体管，并且使用n型MOS(NMOS)晶体管作为静电放电(以下，称为ESD)保护元件。
背景技术
在包括MOS晶体管的半导体器件中，一不导通晶体管被用作ESD保护元件用于防止由于由用于外部连接的焊盘提供的静电而导致的内部电路的击穿，该不导通晶体管是其栅极电位被固定在地(Vss)的处于不导通状态的NMOS晶体管。
由于不像形成例如逻辑电路的内部电路的普通MOS晶体管，所述不导通晶体管必须立即流动由静电产生的大量电流，所以在很多情况下对于所述晶体管需要大约几百微米的大的宽度(宽度W)。虽然所述不导通晶体管的栅极电位被固定在Vss以保持所述不导通晶体管处于关断状态，但是如在构成所述内部电路的NMOS晶体管中阈值电压小于1V，某种程度上允许亚阈值电流的产生。如上所述该不导通晶体管的宽度W大，并因此在工作中处于待机的关断漏泄电流变得更大，其导致了在带有所述不导通晶体管的整个集成电路(IC)的工作期间处于待机时电流损耗增加的问题。
特别是，在使用浅沟槽作为器件隔离的半导体器件的情况下，存在一个问题，邻近所述浅沟槽的区域包括例如由结构本身或其制造方法产生的易于产生漏泄电流的晶体缺陷层等的区域。而且，不导通晶体管的关断漏泄电流引起更多严重的问题。作为减小保护元件的漏泄电流的方法，提出了在电源线(Vdd)和地(Vss)之间提供多个晶体管以便完全切断其间的电流通路(例如，参见JP2002-231886A的图1)。
然而，当使得所述宽度W变小以减小不导通晶体管的关断漏泄电流时，保护功能不能被充分地实现。除此之外，在如JP2002-231886A中提出的提供有多个晶体管以切断在电源线(Vdd)和地(Vss)之间的电流通路的半导体器件中，由于半导体器件包括了多个晶体管，其占据的面积增加，导致了半导体器件成本的增加。
发明内容
为了解决上述问题，根据本发明的半导体器件如下构造。
在包括由用于器件隔离的浅沟槽包围的用于ESD保护的NMOS晶体管的半导体器件中，该NMOS晶体管形成于外部连接端子和内部电路区之间以保护形成在内部电路区中的内部元件不被ESD击穿，至少在邻近栅电极的区域中，用于ESD保护的NMOS晶体管的漏极区远离浅沟槽隔离区域设置。
而且，至少在邻近用于ESD保护的NMOS晶体管的栅电极的区域中，设置用于ESD保护的NMOS晶体管的漏极区与浅沟槽的距离至少等于或大于用于ESD保护的NMOS晶体管的栅极长度。
而且，至少在邻近用于ESD保护的NMOS晶体管的栅电极的区域中，远离浅沟槽设置用于ESD保护的NMOS晶体管的漏极区，并且半导体器件进一步包括提供于浅沟槽和用于ESD保护的NMOS晶体管的漏极区之间的分隔区，该分隔区以相对于用于ESD保护的NMOS晶体管的栅电极延伸的区域自对准的方式形成。
通过上述方法，可以得到包括用于ESD保护的NMOS晶体管的半导体器件，该半导体器件提供有充分的ESD保护功能，同时通过阻止特征到浅沟槽隔离结构的漏泄电流的产生或通过避免产生漏泄电流的区域来维持小的关断漏泄电流，且不增加该半导体器件的制造步骤或占用面积。
附图说明
附图中：
图1是根据本发明的第一实施例的半导体器件的用于ESD保护的NMOS晶体管的平面示意图；
图2是根据本发明的第二实施例的半导体器件的用于ESD保护的NMOS晶体管的平面示意图；以及
图3是根据本发明的第三实施例的半导体器件的用于ESD保护的NMOS晶体管的平面示意图。
具体实施方式
(第一实施例)
图1是根据本发明的第一实施例的半导体器件的用于ESD保护的NMOS晶体管的平面示意图。
由n型重掺杂杂质区域构成的一对源极区501和漏极区503设置于p型半导体衬底100上，由氧化硅膜等制成的栅绝缘膜(未示出)置于源极区501和漏极区503之间，并且由多晶硅等制成的栅电极502形成在栅绝缘膜的上表面上。浅沟槽结构用于与其它元件绝缘，并且晶体管的周边被浅沟槽隔离区504包围。在这种情况下，漏极区503远离浅沟槽隔离区域504布置，并且分隔区505形成在漏极区503和浅沟槽隔离区504之间。
邻近浅沟槽隔离区域504的区域是包括由隔离结构本身或其制造方法引起的晶体缺陷层等易于产生漏泄电流的区域，且避免形成该区域能够非常有效地降低关断漏泄电流。在这种情况下，漏极区503和浅沟槽隔离区504之间的分隔区505优选制造为大于由栅电极502定义的用于ESD保护的NMOS晶体管的栅极长度。
具有浅沟槽隔离结构的用于ESD保护的NMOS晶体管中最大量的关断漏泄电流流动的区域是栅电极502之下且邻近浅沟槽隔离区域504的沟道区域。在选择用于ESD保护的NMOS晶体管的栅极长度时，选择栅极长度以使漏泄电流小于预定值。也就是说，通过选择用于ESD保护的NMOS晶体管的栅极长度，即使在易于产生漏泄电流的栅电极502之下且邻近浅沟槽隔离区域504的沟道区域，也可以使漏泄电流小于预定值。
在本发明中，位于漏极区503和浅沟槽隔离区504之间的分隔区505不是漏泄电流最可能流动的栅电极502之下且邻近浅沟槽隔离区域504的沟道区域。然而，使分隔区505的宽度至少大于由栅电极502定义的用于ESD保护的NMOS晶体管的栅极长度，确实可以使漏泄电流小于预定值。
图1示出了甚至在邻近栅电极502的部分以外的区域中，漏极区503也远离浅沟槽隔离区域504设置的例子。这是因为，除了阻止栅电极502下的沟道区中关断漏泄电流的产生，还阻止了浅沟槽隔离区域504附近的漏极区503和p沟道衬底(未示出)或阱区(未示出)之间漏泄电流的产生。在浅沟槽隔离区域504附近的漏极区503和p型衬底或阱区之间的漏泄电流处于不会导致问题的水平的情况下，如后面将要描述的图3中示出的第三实施例，漏极区域503中只有邻近栅电极502的区域远离浅沟槽隔离区域504设置。
源极区501形成为具有与浅沟槽隔离区域504接触的结构。这是因为，在用于ESD保护的NMOS晶体管中，源极区501被设置成与p型衬底100或阱区(未示出)相同的电势。也就是说，即使在源极区501和p型衬底或阱区之间产生漏泄电流，也不会导致任何问题。当使用源极区501处于与p型衬底100或阱区的电势不同的电势的方法时，源极区501最好与漏极区503一样，远离浅沟槽隔离区域504设置。
为了简化，图1中的例子示出了具有传统结构的源极和漏极用于ESD保护的NMOS晶体管的情况，但是也可以使用轻掺杂漏极(LDD)结构或其中漏极区503以一定的相距宽度远离栅电极502的偏移漏极结构。
(第二实施例)
图2是根据本发明的第二实施例的半导体器件的用于ESD保护的NMOS晶体管的平面示意图。第二实施例与图1中示出的第一实施例的区别在于漏极区503和浅沟槽隔离区504之间设置的分隔区505以自对准方式形成在栅电极502延伸的区域中。
在通常使用的半导体制造步骤中，形成栅电极502，并且接着在多数情况下，相对于栅电极502以自对准的方式使用离子注入方法或使用其它方法形成漏极区503和源极区501。在图2示出的第二实施例中，在形成漏极区503的过程中，分隔区505自动地形成在栅电极502延伸的区域中，结果使得制造步骤可以更加简化。其它部分用与图1相同的参考标记表示，并且省略了对它们的描述。
(第三实施例)
图3是根据本发明的第三实施例的半导体器件的用于ESD保护的NMOS晶体管的平面示意图。第三实施例与图1中示出的第一实施例的区别在于漏极区503中只有邻近栅电极502的区域远离浅沟槽隔离区域504布置。
具有浅沟槽隔离结构的用于ESD保护的NMOS晶体管的最大量关断漏泄电流流动的区域是邻近浅沟槽隔离区域504并存在于栅电极502之下的沟道区。浅沟槽隔离区域504附近的漏极区503和p型衬底100或阱区(未示出)之间的结是产生漏泄电流的另一部分，但是在多数情况下，该结中产生的漏泄电流不会导致严重的问题。
图3中示出的第三实施例是在浅沟槽隔离区域504附近的漏极区503和p型衬底或阱区之间的漏泄电流处于不产生问题的水平的假设下，漏极区503中只有邻近栅电极502的区域远离浅沟槽隔离区域504布置的例子。其它部分用与图1相同的参考标记表示，并且省略了对它们的描述。

Claims (5)

1.一种半导体器件，包括由用于器件隔离的浅沟槽隔离区包围的用于静电放电保护的n型金属氧化物半导体晶体管，且该晶体管置于外部连接端子和内部电路区之间以保护形成在内部电路区中的内部元件不发生静电放电击穿，
其中该用于静电放电保护的n型金属氧化物半导体晶体管的漏极区至少在邻近栅电极的区域的端部远离浅沟槽隔离区设置。
2.根据权利要求1的半导体器件，其中至少在邻近该用于静电放电保护的n型金属氧化物半导体晶体管的栅电极的区域中，该用于静电放电保护的n型金属氧化物半导体晶体管的漏极区设置为与浅沟槽隔离区的距离至少等于或大于该用于静电放电保护的n型金属氧化物半导体晶体管的栅极长度。
3.根据权利要求1的半导体器件，其中：
仅在邻近该用于静电放电保护的n型金属氧化物半导体晶体管的栅电极的区域中，该用于静电放电保护的n型金属氧化物半导体晶体管的漏极区远离浅沟槽隔离区设置；并且
该半导体器件进一步包括提供在浅沟槽隔离区和该用于静电放电保护的n型金属氧化物半导体晶体管的漏极区之间的分隔区，该分隔区以自对准方式设置在该用于静电放电保护的n型金属氧化物半导体晶体管的栅电极延伸的区域中。
4.根据权利要求1的半导体器件，其中该用于静电放电保护的n型金属氧化物半导体晶体管由具有轻掺杂漏极结构的n型金属氧化物半导体晶体管构成。
5.据权利要求1的半导体器件，其中该用于静电放电保护的n型金属氧化物半导体晶体管由具有偏移漏极结构的n型金属氧化物半导体晶体管构成。
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