JP3528554B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気等のサージから回路を保護する構造に関す
る。
特に静電気等のサージから回路を保護する構造に関す
る。
【０００２】
【背景技術及び発明が解決しようとする課題】半導体装
置においては、静電気などのサージにより内部回路等が
静電破壊されないように、ＥＳＤ性能を高める必要があ
る。そしてパッドに接続される出力バッファのＥＳＤ性
能を高める第１の従来技術として図１（Ａ）に示すもの
が知られている。
置においては、静電気などのサージにより内部回路等が
静電破壊されないように、ＥＳＤ性能を高める必要があ
る。そしてパッドに接続される出力バッファのＥＳＤ性
能を高める第１の従来技術として図１（Ａ）に示すもの
が知られている。
【０００３】この第１の従来技術では、出力バッファ５
００のドレイン領域５０２の周辺の素子分離領域５０４
とドレイン領域５０２との境界に、チャネルストッパ非
打ち込み領域５０６を設ける。一方、ソース領域５０８
と素子分離領域５０４との境界には、チャネルストッパ
打ち込み領域（フィールド反転防止領域）を設ける。
００のドレイン領域５０２の周辺の素子分離領域５０４
とドレイン領域５０２との境界に、チャネルストッパ非
打ち込み領域５０６を設ける。一方、ソース領域５０８
と素子分離領域５０４との境界には、チャネルストッパ
打ち込み領域（フィールド反転防止領域）を設ける。
【０００４】この第１の従来技術によれば、ドレイン領
域５０２は、不純物濃度の高いチャネルストッパ打ち込
み領域との間ではなく、不純物濃度の低いｐ型ウェルと
の間でＰＮ接合を形成することになる。従って、接合耐
圧を高くすることが可能となり、静電気などのサージに
よる静電破壊を効果的に防止できる。
域５０２は、不純物濃度の高いチャネルストッパ打ち込
み領域との間ではなく、不純物濃度の低いｐ型ウェルと
の間でＰＮ接合を形成することになる。従って、接合耐
圧を高くすることが可能となり、静電気などのサージに
よる静電破壊を効果的に防止できる。
【０００５】しかしながら、図１（Ａ）の第１の従来技
術には、チャネルストッパ非打ち込み領域５０６の存在
に起因して、ドレイン領域５０２とソース領域５０８と
の間に大きなリーク電流が流れてしまうという問題があ
る。
術には、チャネルストッパ非打ち込み領域５０６の存在
に起因して、ドレイン領域５０２とソース領域５０８と
の間に大きなリーク電流が流れてしまうという問題があ
る。
【０００６】このような問題を解決する従来技術とし
て、例えば特開昭６１−１９１７４号公報に開示される
第２の従来技術が知られている。この第２の従来技術で
は、図１（Ｂ）に示すように、ゲート電極５１０の両端
部を、ソース領域５０８側に突出させている。この第２
の従来技術によれば、ゲート長がある程度長い場合には
リーク電流を低減できる。
て、例えば特開昭６１−１９１７４号公報に開示される
第２の従来技術が知られている。この第２の従来技術で
は、図１（Ｂ）に示すように、ゲート電極５１０の両端
部を、ソース領域５０８側に突出させている。この第２
の従来技術によれば、ゲート長がある程度長い場合には
リーク電流を低減できる。
【０００７】しかしながら、素子寸法の微細化が進み、
ゲート長（チャネル長）が例えば０．３５μｍ程度以下
になると、図１（Ｂ）に示す構造では、無視できないリ
ーク電流がドレイン領域５０２とソース領域５０８との
間に流れてしまうということが判明した。
ゲート長（チャネル長）が例えば０．３５μｍ程度以下
になると、図１（Ｂ）に示す構造では、無視できないリ
ーク電流がドレイン領域５０２とソース領域５０８との
間に流れてしまうということが判明した。
【０００８】本発明は、以上のような課題を解決するた
めになされたものであり、その目的とするところは、高
いＥＳＤ性能を確保しながらリーク電流を効果的に低減
できる半導体装置を提供することにある。
めになされたものであり、その目的とするところは、高
いＥＳＤ性能を確保しながらリーク電流を効果的に低減
できる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体装置は、第１導電型の第１領域に
形成されると共に電源電位が与えられ、第１辺を有する
略方形状の第２導電型の第１不純物領域と、前記第１不
純物領域の隣に形成されると共に配線層に接続され、前
記第１辺に対向する第２辺を有する略方形状の第２導電
型の第２不純物領域と、前記第２不純物領域の周辺の素
子分離領域と前記第２不純物領域との境界に設けられる
チャネルストッパ非打ち込み領域とを含む半導体装置で
あって、前記第２の不純物領域の前記第２辺の両端部に
切り欠き部を設けると共に、前記第１不純物領域の前記
第１辺と前記第２不純物領域の前記第２辺との、前記第
２辺の中間部での距離をＬ１、前記第１辺と前記チャネ
ルストッパ非打ち込み領域の前記第１辺に対向する端辺
との距離をＬ２とした場合に、Ｌ２≧Ｌ１となるように
前記チャネルストッパ非打ち込み領域を設けたことを特
徴とする。
に本発明に係る半導体装置は、第１導電型の第１領域に
形成されると共に電源電位が与えられ、第１辺を有する
略方形状の第２導電型の第１不純物領域と、前記第１不
純物領域の隣に形成されると共に配線層に接続され、前
記第１辺に対向する第２辺を有する略方形状の第２導電
型の第２不純物領域と、前記第２不純物領域の周辺の素
子分離領域と前記第２不純物領域との境界に設けられる
チャネルストッパ非打ち込み領域とを含む半導体装置で
あって、前記第２の不純物領域の前記第２辺の両端部に
切り欠き部を設けると共に、前記第１不純物領域の前記
第１辺と前記第２不純物領域の前記第２辺との、前記第
２辺の中間部での距離をＬ１、前記第１辺と前記チャネ
ルストッパ非打ち込み領域の前記第１辺に対向する端辺
との距離をＬ２とした場合に、Ｌ２≧Ｌ１となるように
前記チャネルストッパ非打ち込み領域を設けたことを特
徴とする。
【００１０】本発明によれば、チャネルストッパ非打ち
込み領域を設けることで、ＥＳＤ性能を高めることが可
能となる。また第２不純物領域の第２辺の両端部に切り
欠き部を設けると共に、Ｌ２≧Ｌ１となるようにチャネ
ルストッパ非打ち込み領域を配置することで、サブスレ
ッショルド電流に起因するリーク電流を低減することが
可能となる。特に本発明によれば、素子寸法の微細化が
進んでも、その影響をあまり受けることなくリーク電流
を低減できるようになる。なお切り欠き部の形状として
は、面取り状のものや階段状のもの等、種々のものを考
えることができる。
込み領域を設けることで、ＥＳＤ性能を高めることが可
能となる。また第２不純物領域の第２辺の両端部に切り
欠き部を設けると共に、Ｌ２≧Ｌ１となるようにチャネ
ルストッパ非打ち込み領域を配置することで、サブスレ
ッショルド電流に起因するリーク電流を低減することが
可能となる。特に本発明によれば、素子寸法の微細化が
進んでも、その影響をあまり受けることなくリーク電流
を低減できるようになる。なお切り欠き部の形状として
は、面取り状のものや階段状のもの等、種々のものを考
えることができる。
【００１１】また本発明は、前記第１の不純物領域の前
記第１辺の両端部に切り欠き部を設けることを特徴とす
る。このようにすることで、リーク電流を更に確実に低
減することが可能となる。
記第１辺の両端部に切り欠き部を設けることを特徴とす
る。このようにすることで、リーク電流を更に確実に低
減することが可能となる。
【００１２】また本発明は、前記第２不純物領域と前記
配線層とを接続するためのコンタクトを含み、前記コン
タクトを、前記切り欠き部が設けられる前記第２辺の前
記両端部と前記第２辺の前記中間部との境界を基準とし
て、前記中間部側に設けることを特徴とする。また本発
明は、前記第２不純物領域の表面に形成される金属シリ
サイド層を含み、前記金属シリサイド層を、前記切り欠
き部が設けられる前記第２辺の前記両端部と前記第２辺
の前記中間部との境界を基準として、前記中間部側に設
けることを特徴とする。このようにすることで、第２不
純物領域の、第２辺に直交する辺において、アバランシ
ェブレーク等に起因する静電破壊が発生するのを有効に
防止できるようになる。
配線層とを接続するためのコンタクトを含み、前記コン
タクトを、前記切り欠き部が設けられる前記第２辺の前
記両端部と前記第２辺の前記中間部との境界を基準とし
て、前記中間部側に設けることを特徴とする。また本発
明は、前記第２不純物領域の表面に形成される金属シリ
サイド層を含み、前記金属シリサイド層を、前記切り欠
き部が設けられる前記第２辺の前記両端部と前記第２辺
の前記中間部との境界を基準として、前記中間部側に設
けることを特徴とする。このようにすることで、第２不
純物領域の、第２辺に直交する辺において、アバランシ
ェブレーク等に起因する静電破壊が発生するのを有効に
防止できるようになる。
【００１３】なお本発明では、前記第１、第２不純物領
域が、各々、パッドに接続される出力バッファのソース
領域、ドレイン領域であることが望ましい。また前記第
１、第２不純物領域が、各々、ラテラルバイポーラ型の
保護回路のエミッタ領域、コレクタ領域であってもよ
い。
域が、各々、パッドに接続される出力バッファのソース
領域、ドレイン領域であることが望ましい。また前記第
１、第２不純物領域が、各々、ラテラルバイポーラ型の
保護回路のエミッタ領域、コレクタ領域であってもよ
い。
【００１４】
【発明の実施の形態】以下、本発明の良好な実施形態に
ついて説明する。なお以下では、第１導電型をｐ型と
し、第２導電型をｎ型として説明する。またＭＯＳ型ト
ランジスタへの適用例について主に説明する。しかしな
がら、本発明は、第１導電型がｎ型であり、第２導電型
がｐ型である場合にも適用できる。またＭＯＳ型トラン
ジスタ以外にも、ＭＩＳ型トランジスタなどの種々のト
ランジスタに適用できる。更にトランジスタ以外にも、
ラテラルバイポーラ等にも適用できる。
ついて説明する。なお以下では、第１導電型をｐ型と
し、第２導電型をｎ型として説明する。またＭＯＳ型ト
ランジスタへの適用例について主に説明する。しかしな
がら、本発明は、第１導電型がｎ型であり、第２導電型
がｐ型である場合にも適用できる。またＭＯＳ型トラン
ジスタ以外にも、ＭＩＳ型トランジスタなどの種々のト
ランジスタに適用できる。更にトランジスタ以外にも、
ラテラルバイポーラ等にも適用できる。
【００１５】１．本実施形態の構成
図２（Ａ）に、本実施形態の平面図の一例を示す。また
図２（Ｂ）に、図２（Ａ）におけるＡ１−Ａ２線の断面
概念図を示す。
図２（Ｂ）に、図２（Ａ）におけるＡ１−Ａ２線の断面
概念図を示す。
【００１６】図２（Ａ）、（Ｂ）において、ｎ型の半導
体基板１０にはｐ型ウェル１２（第１領域）が形成され
る。このｐ型ウェル１２は、拡散、イオン注入等の製造
プロセスを用いて形成された図示しないｐ型のウェルタ
ップ領域等を介して、接地電位ＧＮＤ（下側電源電位）
に接続される。
体基板１０にはｐ型ウェル１２（第１領域）が形成され
る。このｐ型ウェル１２は、拡散、イオン注入等の製造
プロセスを用いて形成された図示しないｐ型のウェルタ
ップ領域等を介して、接地電位ＧＮＤ（下側電源電位）
に接続される。
【００１７】ｎ型のソース領域２０（第１不純物領域）
は、拡散、イオン注入等の製造プロセスを用いてｐ型ウ
ェル１２に形成される。このソース領域２０は、コンタ
クト等を介してＧＮＤに接続される。
は、拡散、イオン注入等の製造プロセスを用いてｐ型ウ
ェル１２に形成される。このソース領域２０は、コンタ
クト等を介してＧＮＤに接続される。
【００１８】ドレイン領域２２（第２不純物領域）は、
ソース領域２０の隣に所与の間隔だけ離して形成され
る。即ちドレイン領域２２は、ゲート電極２４を挟んで
ソース領域２０の隣に形成される。そしてドレイン領域
２２は配線層４０に接続され、配線層４０はパッド４２
等に接続される。
ソース領域２０の隣に所与の間隔だけ離して形成され
る。即ちドレイン領域２２は、ゲート電極２４を挟んで
ソース領域２０の隣に形成される。そしてドレイン領域
２２は配線層４０に接続され、配線層４０はパッド４２
等に接続される。
【００１９】これらのソース領域２０、ドレイン領域２
２及びゲート電極２４から成るトランジスタにより出力
バッファが構成される。そしてこの出力バッファは、出
力バッファ自身及びこれに接続される内部回路の保護回
路として機能する。
２及びゲート電極２４から成るトランジスタにより出力
バッファが構成される。そしてこの出力バッファは、出
力バッファ自身及びこれに接続される内部回路の保護回
路として機能する。
【００２０】そして本実施形態では、ドレイン領域２２
の周辺の素子分離膜３８（素子分離領域）とドレイン領
域２２との境界に、チャネルストッパ非打ち込み領域５
０を設けている。即ち、素子分離膜３８の下のチャネル
ストッパ打ち込み領域１４は、ドレイン領域２２と離間
するように形成されている。
の周辺の素子分離膜３８（素子分離領域）とドレイン領
域２２との境界に、チャネルストッパ非打ち込み領域５
０を設けている。即ち、素子分離膜３８の下のチャネル
ストッパ打ち込み領域１４は、ドレイン領域２２と離間
するように形成されている。
【００２１】一方、ソース領域２０の周辺の素子分離膜
３９とソース領域２０との境界には、チャネルストッパ
非打ち込み領域を設けていない。即ち、素子分離膜３９
の下のチャネルストッパ打ち込み領域１５は、ソース領
域２０と接触するように形成されている。
３９とソース領域２０との境界には、チャネルストッパ
非打ち込み領域を設けていない。即ち、素子分離膜３９
の下のチャネルストッパ打ち込み領域１５は、ソース領
域２０と接触するように形成されている。
【００２２】このように、ドレイン領域２２の周辺にチ
ャネルストッパ非打ち込み領域５０を設けることで、ド
レイン領域２２は、不純物濃度の高いチャネルストッパ
打ち込み領域１４とではなく、不純物濃度の低いＰ型ウ
ェル１２との間でＰＮ接合を形成することになる。従っ
て、接合耐圧を高くすることが可能となり、静電気など
のサージによる静電破壊を効果的に防止できるようにな
る。
ャネルストッパ非打ち込み領域５０を設けることで、ド
レイン領域２２は、不純物濃度の高いチャネルストッパ
打ち込み領域１４とではなく、不純物濃度の低いＰ型ウ
ェル１２との間でＰＮ接合を形成することになる。従っ
て、接合耐圧を高くすることが可能となり、静電気など
のサージによる静電破壊を効果的に防止できるようにな
る。
【００２３】そして本実施形態の特徴は、図２（Ａ）に
おいて、ドレイン領域２２の第２辺６２の両端部に切り
欠き部６４-1、６４-2を設けると共に、Ｌ２≧Ｌ１とし
た点にある。
おいて、ドレイン領域２２の第２辺６２の両端部に切り
欠き部６４-1、６４-2を設けると共に、Ｌ２≧Ｌ１とし
た点にある。
【００２４】ここで、ドレイン領域２２の第２辺６２
は、このドレイン領域２２の隣に形成されるソース領域
２０の第１辺６０に対向する辺である。またＬ１は、ソ
ース領域２０の第１辺６０とドレイン領域２２の第２辺
６２との中間部での距離（ゲート長）に相当する。一
方、Ｌ２は、ソース領域２０の第１辺６０と、チャネル
ストッパ非打ち込み領域５０の端辺５２-1、５２-2（第
１辺６０に対向する辺）との距離に相当する。
は、このドレイン領域２２の隣に形成されるソース領域
２０の第１辺６０に対向する辺である。またＬ１は、ソ
ース領域２０の第１辺６０とドレイン領域２２の第２辺
６２との中間部での距離（ゲート長）に相当する。一
方、Ｌ２は、ソース領域２０の第１辺６０と、チャネル
ストッパ非打ち込み領域５０の端辺５２-1、５２-2（第
１辺６０に対向する辺）との距離に相当する。
【００２５】このように、ドレイン領域２２側に切り欠
き部６４-1、６４-2を設けると共にＬ２≧Ｌ１とするこ
とで、高いＥＳＤ性能を確保しながらリーク電流を効果
的に低減することが可能となる。
き部６４-1、６４-2を設けると共にＬ２≧Ｌ１とするこ
とで、高いＥＳＤ性能を確保しながらリーク電流を効果
的に低減することが可能となる。
【００２６】例えば特開昭６１−１９１７４号公報の従
来技術の手法では、素子寸法の微細化に伴いゲート長が
短くなった場合に、例えば図３（Ａ）のＢ１に示すよう
な経路で大きなリーク電流が流れてしまう。
来技術の手法では、素子寸法の微細化に伴いゲート長が
短くなった場合に、例えば図３（Ａ）のＢ１に示すよう
な経路で大きなリーク電流が流れてしまう。
【００２７】即ちＭＯＳトランジスタでは、ゲート電極
に与えられる電圧がしきい値電圧より低い場合にもサブ
スレッショルド電流と呼ばれるものが流れる。このサブ
スレッショルド電流がＭＯＳトランジスタにおけるリー
ク電流の主な原因となる。そしてこのサブスレッショル
ド電流Ｉsubは、下式（１）のようにゲート幅（チャネ
ル幅）Ｗに比例しゲート長（チャネル長）Ｌに反比例す
る。 Ｉsub ∝ Ｗ／Ｌ （１） そして、特開昭６１−１９１７４号公報の従来技術の手
法では、図３（Ａ）に示すように、ソース領域５２０側
には切り欠き部５６５が設けられているが、ドレイン領
域５２２側には切り欠き部が設けられていない。またチ
ャネルストッパ非打ち込み領域５５０の端辺５５２が、
ドレイン領域５２２の辺５６２よりもソース領域５２０
側に突出している。従って、ゲート電極５２４の下に、
実質的にゲート長が最小寸法よりも短くなるような領域
が形成されてしまい、上式（１）で表せられるサブスレ
ッショルド電流、即ち例えば図３（Ａ）のＢ１に示すよ
うなリーク電流が発生してしまう。そして、このリーク
電流は、チャネルストッパ非打ち込み領域５５０を形成
するマスクのマスクずれなどが生じた場合に、更に大き
なものとなってしまう。
に与えられる電圧がしきい値電圧より低い場合にもサブ
スレッショルド電流と呼ばれるものが流れる。このサブ
スレッショルド電流がＭＯＳトランジスタにおけるリー
ク電流の主な原因となる。そしてこのサブスレッショル
ド電流Ｉsubは、下式（１）のようにゲート幅（チャネ
ル幅）Ｗに比例しゲート長（チャネル長）Ｌに反比例す
る。 Ｉsub ∝ Ｗ／Ｌ （１） そして、特開昭６１−１９１７４号公報の従来技術の手
法では、図３（Ａ）に示すように、ソース領域５２０側
には切り欠き部５６５が設けられているが、ドレイン領
域５２２側には切り欠き部が設けられていない。またチ
ャネルストッパ非打ち込み領域５５０の端辺５５２が、
ドレイン領域５２２の辺５６２よりもソース領域５２０
側に突出している。従って、ゲート電極５２４の下に、
実質的にゲート長が最小寸法よりも短くなるような領域
が形成されてしまい、上式（１）で表せられるサブスレ
ッショルド電流、即ち例えば図３（Ａ）のＢ１に示すよ
うなリーク電流が発生してしまう。そして、このリーク
電流は、チャネルストッパ非打ち込み領域５５０を形成
するマスクのマスクずれなどが生じた場合に、更に大き
なものとなってしまう。
【００２８】このリーク電流を低減する１つの手法とし
て、図３（Ｂ）に示すように、チャネルストッパ非打ち
込み領域５５０の端辺５５２をドレイン領域５２２側に
寄せる手法も考えられる。しかし、この手法によると、
静電気などのサージがドレイン領域５２２に印加された
場合に、図３（Ｂ）のＢ２に示すようなアバランシェブ
レークが生じて、トランジスタが静電破壊されてしま
う。
て、図３（Ｂ）に示すように、チャネルストッパ非打ち
込み領域５５０の端辺５５２をドレイン領域５２２側に
寄せる手法も考えられる。しかし、この手法によると、
静電気などのサージがドレイン領域５２２に印加された
場合に、図３（Ｂ）のＢ２に示すようなアバランシェブ
レークが生じて、トランジスタが静電破壊されてしま
う。
【００２９】これに対して、本実施形態では、図３
（Ｃ）に示すように、ドレイン領域２２側に切り欠き部
６４-1を設け、且つ、距離Ｌ２をＬ１以上にしている
（端辺５２を第２辺６２を基準としてドレイン領域２２
側に寄せている）。従って、ゲート電極２４の下に、実
質的にゲート長が最小寸法よりも短くなるような領域が
形成されるのを防止できる。即ち、上式（１）から明ら
かなようにリーク電流の要因であるサブスレッショルド
電流はＬに反比例するため、図３（Ｃ）のＣ１の経路で
流れるリーク電流はＣ２の経路で流れるリーク電流より
も小さい。従って、素子寸法の微細化が進みゲート長が
短くなっても、Ｃ２の経路でのリーク電流が増えるのみ
であり、Ｃ１の経路でのリーク電流は、トランジスタ全
体でのリーク電流の増加にほとんど影響を与えない。即
ち、図３（Ａ）では、ゲート電極の下のチャネルストッ
パ非打ち込み領域の存在に起因にしてリーク電流が増加
するのに対して、本実施形態ではリーク電流の増加を防
止できる。しかも、本実施形態では、ドレイン領域２２
側に切り欠き部６４を設けているため、図３（Ｃ）に示
すように、ドレイン領域２２の周辺を確実に囲むように
チャネルストッパ非打ち込み領域５０を配置することが
でき、Ｃ３に示すようなアバランシェブレークによるト
ランジスタの静電破壊を有効に防止できる。即ち本実施
形態によれば、ＥＳＤ性能を高めながらリーク電流の低
減化を図れることになる。
（Ｃ）に示すように、ドレイン領域２２側に切り欠き部
６４-1を設け、且つ、距離Ｌ２をＬ１以上にしている
（端辺５２を第２辺６２を基準としてドレイン領域２２
側に寄せている）。従って、ゲート電極２４の下に、実
質的にゲート長が最小寸法よりも短くなるような領域が
形成されるのを防止できる。即ち、上式（１）から明ら
かなようにリーク電流の要因であるサブスレッショルド
電流はＬに反比例するため、図３（Ｃ）のＣ１の経路で
流れるリーク電流はＣ２の経路で流れるリーク電流より
も小さい。従って、素子寸法の微細化が進みゲート長が
短くなっても、Ｃ２の経路でのリーク電流が増えるのみ
であり、Ｃ１の経路でのリーク電流は、トランジスタ全
体でのリーク電流の増加にほとんど影響を与えない。即
ち、図３（Ａ）では、ゲート電極の下のチャネルストッ
パ非打ち込み領域の存在に起因にしてリーク電流が増加
するのに対して、本実施形態ではリーク電流の増加を防
止できる。しかも、本実施形態では、ドレイン領域２２
側に切り欠き部６４を設けているため、図３（Ｃ）に示
すように、ドレイン領域２２の周辺を確実に囲むように
チャネルストッパ非打ち込み領域５０を配置することが
でき、Ｃ３に示すようなアバランシェブレークによるト
ランジスタの静電破壊を有効に防止できる。即ち本実施
形態によれば、ＥＳＤ性能を高めながらリーク電流の低
減化を図れることになる。
【００３０】なお図２（Ａ）では、ドレイン領域２２の
両端部に面取り部を設けることで切り欠き部６４-1、６
４-2を形成している。しかしながら、本実施形態の切り
欠き部の構造はこのようなものに限られるものではな
く、例えば図４（Ａ）に示すようにドレイン領域２２の
両端部に階段状の切り欠き部６４-1、６４-2を設ける
等、種々の変形実施が可能である。
両端部に面取り部を設けることで切り欠き部６４-1、６
４-2を形成している。しかしながら、本実施形態の切り
欠き部の構造はこのようなものに限られるものではな
く、例えば図４（Ａ）に示すようにドレイン領域２２の
両端部に階段状の切り欠き部６４-1、６４-2を設ける
等、種々の変形実施が可能である。
【００３１】また図４（Ｂ）に示すように、１つのドレ
イン領域２２を２つのソース領域２０、２１が共有する
ような構成としてもよい。この場合には、チャネルスト
ッパ非打ち込み領域５０、５１は、ドレイン領域２２の
辺６６、６７の部分に設けられることになる。
イン領域２２を２つのソース領域２０、２１が共有する
ような構成としてもよい。この場合には、チャネルスト
ッパ非打ち込み領域５０、５１は、ドレイン領域２２の
辺６６、６７の部分に設けられることになる。
【００３２】また、図２（Ａ）では、ドレイン領域２２
側にのみ切り欠き部６４-1、６４-2を設けている。この
構成には、後述するように、ソース領域２０のコンタク
トを、ソース領域２０の辺６８、６９から最小スペース
だけ離した位置に配置できるという利点がある。しかし
ながら、本実施形態はこれに限らず、図５に示すよう
に、ソース領域２０側にも切り欠き部６５-1、６５-2を
設ける構成としてもよい。このように切り欠き部６４-
1、６４-2に加えて更に切り欠き部６５-1、６５-2を設
けることで、リーク電流の発生を更に確実に防止できる
ようになる。
側にのみ切り欠き部６４-1、６４-2を設けている。この
構成には、後述するように、ソース領域２０のコンタク
トを、ソース領域２０の辺６８、６９から最小スペース
だけ離した位置に配置できるという利点がある。しかし
ながら、本実施形態はこれに限らず、図５に示すよう
に、ソース領域２０側にも切り欠き部６５-1、６５-2を
設ける構成としてもよい。このように切り欠き部６４-
1、６４-2に加えて更に切り欠き部６５-1、６５-2を設
けることで、リーク電流の発生を更に確実に防止できる
ようになる。
【００３３】２．コンタクトの配置
本実施形態の第２の特徴は、図６（Ａ）、（Ｂ）に示す
ように、ドレイン領域２２（第２不純物領域）と配線層
４０とを接続するためのコンタクト７０を、境界７２-
1、７２-2を基準として中間部側に設けた点にある。こ
こで境界７２-1、７２-2は、切り欠き部６４-1、６４-2
が設けられる第２辺６２の両端部と、第２辺６２の中間
部との間の境界である。また図６（Ｂ）は、図６（Ａ）
のＡ３−Ａ４線の断面概念図である。
ように、ドレイン領域２２（第２不純物領域）と配線層
４０とを接続するためのコンタクト７０を、境界７２-
1、７２-2を基準として中間部側に設けた点にある。こ
こで境界７２-1、７２-2は、切り欠き部６４-1、６４-2
が設けられる第２辺６２の両端部と、第２辺６２の中間
部との間の境界である。また図６（Ｂ）は、図６（Ａ）
のＡ３−Ａ４線の断面概念図である。
【００３４】このようにコンタクト７０を配置すること
で、ドレイン領域２２の辺６６、６７（第２辺６２に直
交する辺）の部分に寄生するダイオードのアバランシェ
ブレークにより、トランジスタが静電破壊されるのを有
効に防止できる。この結果、リーク電流の低減を図りな
がらＥＳＤ性能を更に高めることが可能となる。
で、ドレイン領域２２の辺６６、６７（第２辺６２に直
交する辺）の部分に寄生するダイオードのアバランシェ
ブレークにより、トランジスタが静電破壊されるのを有
効に防止できる。この結果、リーク電流の低減を図りな
がらＥＳＤ性能を更に高めることが可能となる。
【００３５】即ちドレイン領域２２に静電気などのサー
ジが印加されると、ドレイン領域２２に寄生するダイオ
ードがアバランシェブレークする。この時、図７（Ａ）
のＥ１に示すように、ドレイン電圧はＶｂｄになる。そ
の後、図６（Ｂ）のバイポーラＢＰ（ドレイン領域２
２、ｐ型ウェル１２、ソース領域２０により構成される
バイポーラ）がオンすると、図７（Ａ）のＥ２に示すよ
うに、ドレイン電圧はＶｂｄからＶｓｐに低下する。こ
のようにドレイン電圧が低下する現象はスナップバック
と呼ばれる。スナップバック時においては、ドレイン領
域２２の入力インピーダンスは非常に低くなる。従っ
て、サージによりドレイン領域２２へ注入される電荷を
ＧＮＤに容易に放電できるようになる。また例えば２０
０Ｖの大きさのサージが印加されても、ドレイン領域２
２の電圧をＶｓｐ＝８Ｖ程度に低減できるようになる。
ジが印加されると、ドレイン領域２２に寄生するダイオ
ードがアバランシェブレークする。この時、図７（Ａ）
のＥ１に示すように、ドレイン電圧はＶｂｄになる。そ
の後、図６（Ｂ）のバイポーラＢＰ（ドレイン領域２
２、ｐ型ウェル１２、ソース領域２０により構成される
バイポーラ）がオンすると、図７（Ａ）のＥ２に示すよ
うに、ドレイン電圧はＶｂｄからＶｓｐに低下する。こ
のようにドレイン電圧が低下する現象はスナップバック
と呼ばれる。スナップバック時においては、ドレイン領
域２２の入力インピーダンスは非常に低くなる。従っ
て、サージによりドレイン領域２２へ注入される電荷を
ＧＮＤに容易に放電できるようになる。また例えば２０
０Ｖの大きさのサージが印加されても、ドレイン領域２
２の電圧をＶｓｐ＝８Ｖ程度に低減できるようになる。
【００３６】しかしながら、コンタクト７０が、辺６６
の近くに配置されると、バイポーラＢＰがオンする前
に、辺６６の部分に形成されるダイオードがアバランシ
ェブレークし、このダイオードに大電流が流れてしま
う。従って、スナップバックによりドレイン電圧やドレ
イン領域２２の入力インピーダンスが低減する前に、辺
６６の部分が静電破壊されるおそれがある。
の近くに配置されると、バイポーラＢＰがオンする前
に、辺６６の部分に形成されるダイオードがアバランシ
ェブレークし、このダイオードに大電流が流れてしま
う。従って、スナップバックによりドレイン電圧やドレ
イン領域２２の入力インピーダンスが低減する前に、辺
６６の部分が静電破壊されるおそれがある。
【００３７】本実施形態では、コンタクト７０が、境界
７２-1を基準として中間部側に設けられる。従って、コ
ンタクト７０と辺６６との距離を十分に離すことがで
き、辺６６の部分に寄生するダイオードがアバランシェ
ブレークする前にバイポーラＢＰをオンさせることが可
能となる。これによりＥＳＤ性能を向上できる。
７２-1を基準として中間部側に設けられる。従って、コ
ンタクト７０と辺６６との距離を十分に離すことがで
き、辺６６の部分に寄生するダイオードがアバランシェ
ブレークする前にバイポーラＢＰをオンさせることが可
能となる。これによりＥＳＤ性能を向上できる。
【００３８】また図７（Ｂ）に示すように、出力バッフ
ァを構成するトランジスタの幅Ｗは一般的に大きく、ド
レイン領域２２の幅ＷＤは、Ｗに比べて小さい。一般的
な出力バッファでは、Ｗは例えば２００〜３００μｍ程
度であり、ＷＤは例えば１０μｍ程度である。従って、
図７（Ｂ）のＦ１、Ｆ２に示すように、ソース領域２０
側の方が、辺６６側よりも電流の通過面積が大きい。
ァを構成するトランジスタの幅Ｗは一般的に大きく、ド
レイン領域２２の幅ＷＤは、Ｗに比べて小さい。一般的
な出力バッファでは、Ｗは例えば２００〜３００μｍ程
度であり、ＷＤは例えば１０μｍ程度である。従って、
図７（Ｂ）のＦ１、Ｆ２に示すように、ソース領域２０
側の方が、辺６６側よりも電流の通過面積が大きい。
【００３９】本実施形態によれば、コンタクト７０が、
境界７２-1を基準として中間部側に設けられ、辺６６か
ら離れた位置に設けられるため、電流通過面積の大きい
ソース領域２０側に、サージによる電流を流すことが可
能となる。この結果、電流の集中を防止できＥＳＤ性能
を向上できる。
境界７２-1を基準として中間部側に設けられ、辺６６か
ら離れた位置に設けられるため、電流通過面積の大きい
ソース領域２０側に、サージによる電流を流すことが可
能となる。この結果、電流の集中を防止できＥＳＤ性能
を向上できる。
【００４０】さて、図８（Ａ）に示すように、一般的に
は、コンタクト７０は辺６６から最小スペースだけ離れ
た位置に形成する。このようにすれば、トランジスタの
実効的な幅ＷｅｆｆをＷとほぼ等しくでき、トランジス
タを高速化できるからである。
は、コンタクト７０は辺６６から最小スペースだけ離れ
た位置に形成する。このようにすれば、トランジスタの
実効的な幅ＷｅｆｆをＷとほぼ等しくでき、トランジス
タを高速化できるからである。
【００４１】本実施形態は、このような、本実施形態を
構成する事の妨げとなる事情にあえて反して、コンタク
ト７０を境界７２-1よりも中間部側に設けている。即ち
コンタクト７０を中間部側に設けると、図８（Ｂ）に示
すように、ＷとＷｅｆｆとの差が図８（Ａ）に比べて大
きくなり、トランジスタ能力が低下する。本実施形態
は、このようなトランジスタ能力の低下をある程度犠牲
にし、ＥＳＤ性能の向上を優先している。
構成する事の妨げとなる事情にあえて反して、コンタク
ト７０を境界７２-1よりも中間部側に設けている。即ち
コンタクト７０を中間部側に設けると、図８（Ｂ）に示
すように、ＷとＷｅｆｆとの差が図８（Ａ）に比べて大
きくなり、トランジスタ能力が低下する。本実施形態
は、このようなトランジスタ能力の低下をある程度犠牲
にし、ＥＳＤ性能の向上を優先している。
【００４２】特に、本実施形態ではドレイン領域２２の
第２辺６２の両端部に切り欠き部６４-1、６４-2が設け
られており、この両端部においてゲート長が長くなって
いる。このため、コンタクト７０を辺６６の近くに配置
しても、結局、トランジスタ能力の大きな向上は望めな
い。本実施形態では、この点に着目して、コンタクト７
０を中間部側に設けている点に大きな特徴がある。即
ち、コンタクト７０を辺６６の近くに配置しても切り欠
き部６４-1の存在によりトランジスタ能力が実質的に向
上しない点に着目し、コンタクト７０を中間部側に設け
て辺６６から離し、トランジスタ能力の低下を許容範囲
内に抑えながらＥＳＤ性能の向上を図っている。
第２辺６２の両端部に切り欠き部６４-1、６４-2が設け
られており、この両端部においてゲート長が長くなって
いる。このため、コンタクト７０を辺６６の近くに配置
しても、結局、トランジスタ能力の大きな向上は望めな
い。本実施形態では、この点に着目して、コンタクト７
０を中間部側に設けている点に大きな特徴がある。即
ち、コンタクト７０を辺６６の近くに配置しても切り欠
き部６４-1の存在によりトランジスタ能力が実質的に向
上しない点に着目し、コンタクト７０を中間部側に設け
て辺６６から離し、トランジスタ能力の低下を許容範囲
内に抑えながらＥＳＤ性能の向上を図っている。
【００４３】なお図６（Ａ）において、コンタクト７０
の一辺とドレイン領域２２の第２辺６２との距離をＬ
３、コンタクト７０の他辺とドレイン領域２２の辺６６
との距離をＬ４とした場合に、Ｌ４≧Ｌ３とすることが
望ましい。このようにすることで、ＥＳＤ性能を更に確
実に向上できるようになる。
の一辺とドレイン領域２２の第２辺６２との距離をＬ
３、コンタクト７０の他辺とドレイン領域２２の辺６６
との距離をＬ４とした場合に、Ｌ４≧Ｌ３とすることが
望ましい。このようにすることで、ＥＳＤ性能を更に確
実に向上できるようになる。
【００４４】また図６（Ａ）において、ソース領域２０
のコンタクト７５、７６は、ソース領域２０の辺６８、
６９から最小スペースだけ離れた位置に配置することが
望ましい。ソース領域２０の辺６８、６９においては静
電破壊が生じるおそれがなく、コンタクト７５、７６を
辺６８、６９に近づけることでトランジスタ能力の向上
等を図れるからである。
のコンタクト７５、７６は、ソース領域２０の辺６８、
６９から最小スペースだけ離れた位置に配置することが
望ましい。ソース領域２０の辺６８、６９においては静
電破壊が生じるおそれがなく、コンタクト７５、７６を
辺６８、６９に近づけることでトランジスタ能力の向上
等を図れるからである。
【００４５】このようなコンタクト７５、７６の配置
は、図６（Ａ）に示すような、ソース領域２０側に切り
欠き部を設けない構成の場合に特に有効である。即ち、
ソース領域２０側に切り欠き部を設けない構成には、ソ
ース領域２０のコンタクトを辺６８、６９に近づけてト
ランジスタ能力の向上を図れるという利点がある。
は、図６（Ａ）に示すような、ソース領域２０側に切り
欠き部を設けない構成の場合に特に有効である。即ち、
ソース領域２０側に切り欠き部を設けない構成には、ソ
ース領域２０のコンタクトを辺６８、６９に近づけてト
ランジスタ能力の向上を図れるという利点がある。
【００４６】３．金属シリサイド層の配置
近年、半導体装置の素子寸法の微細化に伴い、ソース領
域、ドレイン領域、ゲート電極の厚さが薄くなり、ソー
ス領域、ドレイン領域、ゲート電極の寄生抵抗が増大化
している。このような寄生抵抗の増大化は、回路の動作
速度の低下を招く。そして、ソース領域、ドレイン領
域、ゲート電極の寄生抵抗を低減する技術として、サリ
サイドプロセスと呼ばれるものが提案されている。この
サリサイドプロセスに関しては、例えば特開平５−７５
０４５号公報、特開平５−２５９１１５号公報に開示さ
れる従来技術が知られている。
域、ドレイン領域、ゲート電極の厚さが薄くなり、ソー
ス領域、ドレイン領域、ゲート電極の寄生抵抗が増大化
している。このような寄生抵抗の増大化は、回路の動作
速度の低下を招く。そして、ソース領域、ドレイン領
域、ゲート電極の寄生抵抗を低減する技術として、サリ
サイドプロセスと呼ばれるものが提案されている。この
サリサイドプロセスに関しては、例えば特開平５−７５
０４５号公報、特開平５−２５９１１５号公報に開示さ
れる従来技術が知られている。
【００４７】このサリサイドプロセスでは、チタン、コ
バルト、タングステン、モリブデン、タンタルなどの金
属の膜が、ソース領域、ドレイン領域、ゲート電極が既
に形成されている半導体基板上に全面スパッタリングさ
れ、熱処理が施される。これによりソース領域やドレイ
ン領域やゲート電極のシリコンと、堆積された金属とが
合金化され、金属シリサイド層が形成される。その後、
合金化されずに残された金属が除去される。これによ
り、低抵抗の金属シリサイド層が、ソース領域、ドレイ
ン領域、ゲート電極に対して自己整合的に形成される。
このように、サリサイドプロセスを用いてソース領域、
ドレイン領域、ゲート電極の表面に低抵抗の金属シリサ
イド層を形成することで、ソース領域、ドレイン領域、
ゲート電極の寄生抵抗を格段に低減できるようになる。
この結果、回路の動作速度を大幅に向上できるようにな
る。
バルト、タングステン、モリブデン、タンタルなどの金
属の膜が、ソース領域、ドレイン領域、ゲート電極が既
に形成されている半導体基板上に全面スパッタリングさ
れ、熱処理が施される。これによりソース領域やドレイ
ン領域やゲート電極のシリコンと、堆積された金属とが
合金化され、金属シリサイド層が形成される。その後、
合金化されずに残された金属が除去される。これによ
り、低抵抗の金属シリサイド層が、ソース領域、ドレイ
ン領域、ゲート電極に対して自己整合的に形成される。
このように、サリサイドプロセスを用いてソース領域、
ドレイン領域、ゲート電極の表面に低抵抗の金属シリサ
イド層を形成することで、ソース領域、ドレイン領域、
ゲート電極の寄生抵抗を格段に低減できるようになる。
この結果、回路の動作速度を大幅に向上できるようにな
る。
【００４８】本実施形態の第３の特徴は、図９（Ａ）、
（Ｂ）に示すように、ドレイン領域２２（第２不純物領
域）の表面に形成される金属シリサイド層３０を、境界
７２-1、７２-2を基準として中間部側に設けた点にあ
る。ここで図９（Ｂ）は、図９（Ａ）のＡ５−Ａ６線の
断面概念図である。
（Ｂ）に示すように、ドレイン領域２２（第２不純物領
域）の表面に形成される金属シリサイド層３０を、境界
７２-1、７２-2を基準として中間部側に設けた点にあ
る。ここで図９（Ｂ）は、図９（Ａ）のＡ５−Ａ６線の
断面概念図である。
【００４９】このように金属シリサイド層３０を配置す
ることで、ドレイン領域２２の辺６６、６７の部分に寄
生するダイオードのアバランシェブレークによりトラン
ジスタが静電破壊されるのを有効に防止できる。この結
果、リーク電流の低減を図りながらＥＳＤ性能を更に高
めることが可能となる。
ることで、ドレイン領域２２の辺６６、６７の部分に寄
生するダイオードのアバランシェブレークによりトラン
ジスタが静電破壊されるのを有効に防止できる。この結
果、リーク電流の低減を図りながらＥＳＤ性能を更に高
めることが可能となる。
【００５０】即ちドレイン領域２２にサージが印加され
た場合に、金属シリサイド層３０の辺３１とドレイン領
域２２の辺６６との距離が近いと、図９（Ｂ）のバイポ
ーラＢＰがオンする前に、辺６６の部分に形成されるダ
イオードがアバランシェブレークし、このダイオードに
大電流が流れてしまう。従って、スナップバックにより
ドレイン電圧やドレイン領域２２の入力インピーダンス
が低減する前に、辺６６の部分が静電破壊されるおそれ
がある。
た場合に、金属シリサイド層３０の辺３１とドレイン領
域２２の辺６６との距離が近いと、図９（Ｂ）のバイポ
ーラＢＰがオンする前に、辺６６の部分に形成されるダ
イオードがアバランシェブレークし、このダイオードに
大電流が流れてしまう。従って、スナップバックにより
ドレイン電圧やドレイン領域２２の入力インピーダンス
が低減する前に、辺６６の部分が静電破壊されるおそれ
がある。
【００５１】本実施形態では、金属シリサイド層３０が
境界７２-1を基準として中間部側に設けられる。従っ
て、金属シリサイド層３０の辺３１とドレイン領域２２
の辺６６との距離を十分に離すことができ、辺６６の部
分に寄生するダイオードがアバランシェブレークする前
にバイポーラＢＰをオンさせることが可能となる。これ
によりＥＳＤ性能を向上できる。
境界７２-1を基準として中間部側に設けられる。従っ
て、金属シリサイド層３０の辺３１とドレイン領域２２
の辺６６との距離を十分に離すことができ、辺６６の部
分に寄生するダイオードがアバランシェブレークする前
にバイポーラＢＰをオンさせることが可能となる。これ
によりＥＳＤ性能を向上できる。
【００５２】さて、図１０（Ａ）に示すように、一般的
には、金属シリサイド層３０の辺３１をドレイン領域２
２の辺６６側に寄せ、例えば辺３１と辺６６を一致させ
る。このようにすれば、トランジスタの実効的な幅Ｗｅ
ｆｆをＷと等しくでき、トランジスタを高速化できるか
らである。
には、金属シリサイド層３０の辺３１をドレイン領域２
２の辺６６側に寄せ、例えば辺３１と辺６６を一致させ
る。このようにすれば、トランジスタの実効的な幅Ｗｅ
ｆｆをＷと等しくでき、トランジスタを高速化できるか
らである。
【００５３】本実施形態は、このような、本実施形態を
構成する事の妨げとなる事情にあえて反して、金属シリ
サイド層３０の辺３１を境界７２-1を基準として中間部
側に寄せている。即ち辺３１を中間部側に寄せると、図
１０（Ｂ）に示すように、ＷｅｆｆがＷに比べて小さく
なり、トランジスタ能力が低下する。本実施形態は、こ
のようなトランジスタ能力の低下をある程度犠牲にし、
ＥＳＤ性能の向上を優先している。
構成する事の妨げとなる事情にあえて反して、金属シリ
サイド層３０の辺３１を境界７２-1を基準として中間部
側に寄せている。即ち辺３１を中間部側に寄せると、図
１０（Ｂ）に示すように、ＷｅｆｆがＷに比べて小さく
なり、トランジスタ能力が低下する。本実施形態は、こ
のようなトランジスタ能力の低下をある程度犠牲にし、
ＥＳＤ性能の向上を優先している。
【００５４】特に、本実施形態では、辺３１を辺６６側
に寄せても切り欠き部６４-1の存在によりトランジスタ
能力が実質的に向上しない点に着目し、辺３１を中間部
側に寄せている。これによりトランジスタ能力の低下を
許容範囲内に抑えながらＥＳＤ性能の向上を図れるよう
になる。
に寄せても切り欠き部６４-1の存在によりトランジスタ
能力が実質的に向上しない点に着目し、辺３１を中間部
側に寄せている。これによりトランジスタ能力の低下を
許容範囲内に抑えながらＥＳＤ性能の向上を図れるよう
になる。
【００５５】なお図９（Ａ）において、金属シリサイド
層３０の辺３２とドレイン領域２２の第２辺６２との距
離をＬ５、金属シリサイド層３０の辺３１とドレイン領
域２２の辺６６との距離をＬ６とした場合に、Ｌ６≧Ｌ
５とすることが望ましい。このようにすることで、ＥＳ
Ｄ性能を更に確実に向上できるようになる。
層３０の辺３２とドレイン領域２２の第２辺６２との距
離をＬ５、金属シリサイド層３０の辺３１とドレイン領
域２２の辺６６との距離をＬ６とした場合に、Ｌ６≧Ｌ
５とすることが望ましい。このようにすることで、ＥＳ
Ｄ性能を更に確実に向上できるようになる。
【００５６】また図９（Ａ）において、ソース領域２０
の表面に形成される金属シリサイド層３４の辺３５、３
６は、ソース領域２０の辺６８、６９側になるべく寄
せ、例えば辺３５、３６と辺６８、６９を一致させるこ
とが望ましい。ソース領域２０の辺６８、６９において
は静電破壊が生じるおそれがなく、辺３５、３６を辺６
８、６９に一致させることでトランジスタ能力の向上等
を図れるからである。そして、このような金属シリサイ
ド層３４の配置は、図９（Ａ）に示すような、ソース領
域２０側に切り欠き部を設けない構成の場合に特に有効
である。
の表面に形成される金属シリサイド層３４の辺３５、３
６は、ソース領域２０の辺６８、６９側になるべく寄
せ、例えば辺３５、３６と辺６８、６９を一致させるこ
とが望ましい。ソース領域２０の辺６８、６９において
は静電破壊が生じるおそれがなく、辺３５、３６を辺６
８、６９に一致させることでトランジスタ能力の向上等
を図れるからである。そして、このような金属シリサイ
ド層３４の配置は、図９（Ａ）に示すような、ソース領
域２０側に切り欠き部を設けない構成の場合に特に有効
である。
【００５７】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
【００５８】例えば本発明は、出力バッファ以外にも種
々の素子に適用できる。例えば図１１に示すように、本
発明は、エミッタ領域２２０、２２１（第１不純物領
域）、コレクタ領域２２２（第２不純物領域）、ベース
領域２２４、２２５から構成されるラテラルバイポーラ
型の保護回路にも適用できる。即ちこの場合には、コレ
クタ領域２２２の第２辺２６２の両端部に切り欠き部２
６４-1、２６４-2を設ける。またエミッタ領域２２０の
第１辺２６０と、チャネルストッパ非打ち込み領域２５
０、２５１の端辺２５２-1、２５２-2との距離Ｌ８を、
第１辺２６０と第２辺２６２の距離Ｌ７以上にする。更
にコンタクト２７０（又は金属シリサイド層）は、境界
２７２-1、２７２-2を基準にして中間部側に設けること
が望ましい。
々の素子に適用できる。例えば図１１に示すように、本
発明は、エミッタ領域２２０、２２１（第１不純物領
域）、コレクタ領域２２２（第２不純物領域）、ベース
領域２２４、２２５から構成されるラテラルバイポーラ
型の保護回路にも適用できる。即ちこの場合には、コレ
クタ領域２２２の第２辺２６２の両端部に切り欠き部２
６４-1、２６４-2を設ける。またエミッタ領域２２０の
第１辺２６０と、チャネルストッパ非打ち込み領域２５
０、２５１の端辺２５２-1、２５２-2との距離Ｌ８を、
第１辺２６０と第２辺２６２の距離Ｌ７以上にする。更
にコンタクト２７０（又は金属シリサイド層）は、境界
２７２-1、２７２-2を基準にして中間部側に設けること
が望ましい。
【００５９】また本発明は、ｎ型トランジスタのみなら
ずｐ型トランジスタにも適用できる。
ずｐ型トランジスタにも適用できる。
【００６０】またドレイン領域、ソース領域、ゲート電
極、金属シリサイド層、コンタクトなどのレイアウト
も、本実施形態で説明したものに限られるものではな
く、種々の変形実施が可能である。
極、金属シリサイド層、コンタクトなどのレイアウト
も、本実施形態で説明したものに限られるものではな
く、種々の変形実施が可能である。
【００６１】また切り欠き部やチャネルストッパ非打ち
込み領域の形状も本実施例で説明したものに限らず、種
々の変形実施が可能である。
込み領域の形状も本実施例で説明したものに限らず、種
々の変形実施が可能である。
【００６２】またチャネルストッパ非打ち込み領域を形
成するための製造プロセスも、種々の変形実施が可能で
ある。
成するための製造プロセスも、種々の変形実施が可能で
ある。
【００６３】
【図１】図１（Ａ）、（Ｂ）は、従来技術の問題点を説
明するための図である。
明するための図である。
【図２】図２（Ａ）は本実施形態の平面図の一例であ
り、図２（Ｂ）は、図２（Ａ）のＡ１−Ａ２線での断面
概念図である。
り、図２（Ｂ）は、図２（Ａ）のＡ１−Ａ２線での断面
概念図である。
【図３】図３（Ａ）、（Ｂ）、（Ｃ）は、従来技術に対
する本実施形態の利点について説明するための図であ
る。
する本実施形態の利点について説明するための図であ
る。
【図４】図４（Ａ）、（Ｂ）は、切り欠き部の形状や、
ソース領域、ドレイン領域及びゲート電極のレイアウト
の変形実施例について説明するための図である。
ソース領域、ドレイン領域及びゲート電極のレイアウト
の変形実施例について説明するための図である。
【図５】ソース領域側に切り欠き部を設ける構成につい
て説明するための図である。
て説明するための図である。
【図６】図６（Ａ）はコンタクトの配置に関する本実施
形態の特徴について説明するための図であり、図６
（Ｂ）は、図６（Ａ）のＡ３−Ａ４線での断面概念図で
ある。
形態の特徴について説明するための図であり、図６
（Ｂ）は、図６（Ａ）のＡ３−Ａ４線での断面概念図で
ある。
【図７】図７（Ａ）はスナップバックについて説明する
ための図であり、図７（Ｂ）は、電流の通過面積の大小
について説明するための図である。
ための図であり、図７（Ｂ）は、電流の通過面積の大小
について説明するための図である。
【図８】図８（Ａ）、（Ｂ）は、トランジスタの幅Ｗと
実効的な幅Ｗｅｆｆとの関係について説明するための図
である。
実効的な幅Ｗｅｆｆとの関係について説明するための図
である。
【図９】図９（Ａ）は金属シリサイド層の配置に関する
本実施形態の特徴について説明するための図であり、図
９（Ｂ）は、図９（Ａ）のＡ５−Ａ６線での断面概念図
である。
本実施形態の特徴について説明するための図であり、図
９（Ｂ）は、図９（Ａ）のＡ５−Ａ６線での断面概念図
である。
【図１０】図１０（Ａ）、（Ｂ）は、トランジスタの幅
Ｗと実効的な幅Ｗｅｆｆとの関係について説明するため
の図である。
Ｗと実効的な幅Ｗｅｆｆとの関係について説明するため
の図である。
【図１１】ラテラルバイポーラ型の保護回路への本実施
形態の適用例について説明するための図である。
形態の適用例について説明するための図である。
１０ 半導体基板
１２ ｐ型ウェル（第１領域）
１４、１５ チャネルストッパ打ち込み領域
２０、２１ ソース領域（第１不純物領域）
２２ ドレイン領域（第２不純物領域）
２４、２５ ゲート電極
３０、３４ 金属シリサイド層
３１、３２ 辺
３８、３９ 素子分離膜
４０ 配線層
４２ パッド
５０、５１ チャネルストッパ非打ち込み領域
５２-1、５２-2 端辺
６０ 第１辺
６２ 第２辺
６４-1、６４-2 切り欠き部
６６、６７、６８、６９ 辺
７０、７４、７５、７６ コンタクト
７２-1、７２-2 境界
２２０、２２１ エミッタ領域（第１不純物領域）
２２２ コレクタ領域（第２不純物領域）
２２４、２２５ ベース領域
２５０、２５１ チャネルストッパ非打ち込み領域
２５２-1、２５２-2 端辺
２６０ 第１辺
２６２ 第２辺
２６４-1、２６４-2 切り欠き部
２７０ コンタクト
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/76
H01L 27/04
H01L 29/78
Claims (6)
- 【請求項１】 第１導電型の第１領域に形成されると共
に電源電位が与えられ、第１辺を有する略方形状の第２
導電型の第１不純物領域と、 前記第１不純物領域の隣に形成されると共に配線層に接
続され、前記第１辺に対向する第２辺を有する略方形状
の第２導電型の第２不純物領域と、 前記第２不純物領域の周辺の素子分離領域と前記第２不
純物領域との境界に設けられるチャネルストッパ非打ち
込み領域とを含む半導体装置であって、 前記第２の不純物領域の前記第２辺の両端部に切り欠き
部を設けると共に、 前記第１不純物領域の前記第１辺と前記第２不純物領域
の前記第２辺との、前記第２辺の前記両端部を除く中間
部での距離をＬ１とし、前記第１辺に沿った線分と、前
記チャネルストッパ非打ち込み領域の前記線分に平行な
端辺であって前記第２辺の前記両端部の近傍にある端辺
との距離をＬ２とした場合に、Ｌ２≧Ｌ１となるように
前記チャネルストッパ非打ち込み領域を設けたことを特
徴とする半導体装置。 - 【請求項２】 請求項１において、 前記第１の不純物領域の前記第１辺の両端部に切り欠き
部を設けることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２において、 前記第２不純物領域と前記配線層とを接続するためのコ
ンタクトを含み、 前記コンタクトを、前記切り欠き部が設けられる前記第
２辺の前記両端部と前記第２辺の前記中間部との境界を
基準として、前記中間部側に設けることを特徴とする半
導体装置。 - 【請求項４】 請求項１又は２において、 前記第２不純物領域の表面に形成される金属シリサイド
層を含み、 前記金属シリサイド層を、前記切り欠き部が設けられる
前記第２辺の前記両端部と前記第２辺の前記中間部との
境界を基準として、前記中間部側に設けることを特徴と
する半導体装置。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記第１、第２不純物領域が、各々、パッドに接続され
る出力バッファのソース領域、ドレイン領域であること
を特徴とする半導体装置。 - 【請求項６】 請求項１乃至４のいずれかにおいて、 前記第１、第２不純物領域が、各々、ラテラルバイポー
ラ型の保護回路のエミッタ領域、コレクタ領域であるこ
とを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34994197A JP3528554B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
| TW087119035A TW412869B (en) | 1997-12-04 | 1998-11-17 | Semiconductor device |
| US09/200,424 US6501155B2 (en) | 1997-12-04 | 1998-11-23 | Semiconductor apparatus and process for manufacturing the same |
| EP98122553A EP0921570A3 (en) | 1997-12-04 | 1998-12-02 | ESD protection MOS transistor |
| KR1019980053010A KR100497755B1 (ko) | 1997-12-04 | 1998-12-04 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34994197A JP3528554B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168180A JPH11168180A (ja) | 1999-06-22 |
| JP3528554B2 true JP3528554B2 (ja) | 2004-05-17 |
Family
ID=18407144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34994197A Expired - Fee Related JP3528554B2 (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
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| Country | Link |
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| EP (1) | EP0921570A3 (ja) |
| JP (1) | JP3528554B2 (ja) |
| KR (1) | KR100497755B1 (ja) |
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|---|---|---|---|---|
| US7304354B2 (en) * | 2004-02-17 | 2007-12-04 | Silicon Space Technology Corp. | Buried guard ring and radiation hardened isolation structures and fabrication methods |
| US8278719B2 (en) * | 2005-10-14 | 2012-10-02 | Silicon Space Technology Corp. | Radiation hardened isolation structures and fabrication methods |
| US20070102771A1 (en) * | 2005-11-04 | 2007-05-10 | Wen-Chieh Wang | Metal oxide semiconductor device |
| US7649229B2 (en) * | 2006-03-31 | 2010-01-19 | Oki Semiconductor Co., Ltd. | ESD protection device |
| US20080142899A1 (en) * | 2006-08-04 | 2008-06-19 | Silicon Space Technology Corporation | Radiation immunity of integrated circuits using backside die contact and electrically conductive layers |
| JP5270876B2 (ja) * | 2007-08-22 | 2013-08-21 | セイコーインスツル株式会社 | 半導体装置 |
| US7982247B2 (en) * | 2008-08-19 | 2011-07-19 | Freescale Semiconductor, Inc. | Transistor with gain variation compensation |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| US11033714B2 (en) * | 2017-12-15 | 2021-06-15 | Biosense Webster (Israel) Ltd. | Catheter with biased and discrete deflection characteristics and related methods |
| JP2023023637A (ja) * | 2021-08-05 | 2023-02-16 | キオクシア株式会社 | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
| US4602267A (en) | 1981-02-17 | 1986-07-22 | Fujitsu Limited | Protection element for semiconductor device |
| JPS6119174A (ja) | 1984-07-06 | 1986-01-28 | Toshiba Corp | 半導体装置 |
| US5468989A (en) | 1988-06-02 | 1995-11-21 | Hitachi, Ltd. | Semiconductor integrated circuit device having an improved vertical bipolar transistor structure |
| JPH04254381A (ja) | 1991-02-06 | 1992-09-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0575045A (ja) | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
| JP2861604B2 (ja) | 1992-03-11 | 1999-02-24 | 富士通株式会社 | 半導体装置の製造方法 |
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| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
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-
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- 1997-12-04 JP JP34994197A patent/JP3528554B2/ja not_active Expired - Fee Related
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