JP5498822B2

JP5498822B2 - 半導体装置

Info

Publication number: JP5498822B2
Application number: JP2010058425A
Authority: JP
Inventors: 博昭鷹巣
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2014-05-21
Anticipated expiration: 2030-03-15
Also published as: JP2011192843A

Description

本発明は、外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置に関する。

近年、半導体装置の微細化に伴い、シャロートレンチ分離を有するＭＯＳ型トランジスタを有する半導体装置が多くみられるようになってきた。しかしながら、特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、特に大きなトランジスタ幅を有するオフトランジスタのオフリーク電流はさらに大きな問題点となる。また、バイポーラ動作を利用してＥＳＤ電流を早く逃がすために一般にトリガー電圧と称される表面ブレークダウン電圧を内部素子に比べて低く設定することが必要である。

このようなオフトランジスタのリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照）。

特開２００２−２３１８８６号公報

しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、半導体装置のコストアップに繋がるなどの課題があった。

上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ分離領域を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の一部分のみが前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート絶縁膜を介して前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極と重なり合う重畳部を形成する半導体装置とした。

また、前記重畳部は、前記前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極が、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の上部に突出したゲート電極突出部によって形成されている半導体装置とした。

また、前記重畳部は、前記前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域が、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極の下部へ突出したドレイン領域突出部によって形成されている半導体装置とした。

また、前記重畳部は、前記前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタに隣接する前記シャロートレンチ分離領域から離間して形成されている半導体装置とした。

また、前記ドレイン領域突出部は、前記前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの他のドレイン領域に比べて、濃いＮ型の不純物濃度の領域にて形成されている半導体装置とした。

また、前記ゲート電極突出部は、前記前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタ内に複数個設置された半導体装置とした。

また、前記ドレイン領域突出部は、前記前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタ内に複数個設置された半導体装置とした。

以上説明した手段によって、シャロートレンチ分離構造特有のエッジ部のリーク電流の発生を防止あるいはリーク発生領域を回避し、占有面積の増加もなく、オフリーク電流を小さく抑えつつ、トリガー電圧を低く設定した十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。

本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例におけるＡ−Ａ部の断面を示す模式的断面図である。本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例におけるＢ−Ｂ部の断面を示す模式的断面図である。

本発明を実施するための形態について図面を参照して説明する。

図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。

また、図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例におけるＡ−Ａ部の断面を示す模式的断面図である。

以下、図１、図２を参照しながら説明する。
一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、ソース領域２０１とドレイン領域２０２の間には、図示しないが適度なＰ型の不純物を導入して閾値電圧を調整したチャネル領域が形成され、さらにチャネル領域上にはシリコン酸化膜などからなるゲート絶縁膜８０１が設けられ、その上面に電位をグランド電位に固定したポリシリコンなどからなるゲート電極３０１が配置され、Ｎ型ＭＯＳトランジスタを形成している。また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域５０１に囲まれている。

ここで、ドレイン領域２０２のチャネル領域側の辺は、チャネル幅方向の多くの領域でゲート電極３０１から離間しており、Ｐ型の半導体基板１０１によるオフセット領域６０１を形成している。一方、ゲート電極３０１の一部はチャネル幅方向の一部の領域でのみ突出した形状でドレイン領域２０２方向へ伸びて、ゲート電極突出部４０１を形成しており、ゲート電極突出部４０１の先端部分は、ドレイン領域２０２と重なる形で重畳部４０２を形成している。

Ｐ型シリコン基板１０１表面における、ゲート電極突出部４０１の重畳部４０２端のドレイン領域２０２とオフセット領域６０１とのブレークダウン電圧は、上部をゲート電極３０１のグランド電位に押さえられているため、他のドレイン領域２０２のブレークダウン電圧に比べて低い電圧となる。したがって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにＥＳＤが印加された際には、低いトリガー電圧によってバイポーラ動作に入ることができ、内部素子をＥＳＤ破壊から効率よく守ることができる。

バイポーラ動作時には、チャネル領域下のＰ型シリコン基板１０１の電位がトリガー電流によって上昇するため、オフセット領域６０１によって、ゲート電極３０１から離間して設けられているドレイン領域２０２のチャネル領域側の辺全体が動作に寄与することができ、大電流を逃がすことができる。

また、ゲート電極突出部４０１は、シャロートレンチ分離領域５０１から離間する位置に設けられており、ＥＳＤチャージが印加されない通常状態でのリーク電流発生の防止、抑制に効果的である。

図１に示した実施例１においては、簡単のためゲート電極突出部４０１は１箇所のみ形成した例を示したが、ドレイン領域２０２のチャネル領域側の辺を均一にバイポーラ動作に導入するために、ひとつのＥＳＤ保護用のＮ型ＭＯＳトランジスタ内に複数のゲート電極突出部４０１を設けることも有効である。

図３は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。

また、図４は本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例におけるＢ−Ｂ部の断面を示す模式的断面図である。

以下、図３、図４を参照しながら説明する。
図１および図２に示した第１の実施例と異なる点は、第１の実施例では、ゲート電極３０１の一部が突出した形状でドレイン領域２０２方向へ伸びてゲート電極突出部４０１を形成し、ゲート電極突出部４０１の先端部分は、ドレイン領域２０２と重なる形で重畳部４０２を形成しているのに対して、ゲート電極３０１から離間して、オフセット領域６０１をもつドレイン領域２０２の一部がゲート電極３０１の方向へ突出し、ドレイン領域突出部７０１を形成している点である。

ドレイン領域突出部７０１の先端部分は、ゲート電極３０１と重なる形で重畳部４０２を形成している。

Ｐ型シリコン基板１０１表面における、ドレイン領域突出部７０１のゲート電極３０１との重畳部４０２端のドレイン領域突出部７０１と、Ｐ型シリコン基板１０１とのブレークダウン電圧は、上部をゲート電極のグランド電位に押さえられているため、他のドレイン領域２０２のブレークダウン電圧に比べて低い電圧となる。したがって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにＥＳＤが印加された際には、低いトリガー電圧によってバイポーラ動作に入ることができ、内部素子をＥＳＤ破壊から効率よく守ることができる。

さらに、ドレイン領域突出部７０１のＮ型の不純物濃度を、他のドレイン領域２０２のＮ型の不純物濃度よりも濃くなるように設定することにより、トリガー電圧をさらに低くすることが可能となり、
内部素子に比べてより早くブレークダウンし、ＥＳＤチャージを速やかに逃がすことができる。

また、ドレイン領域突出部７０１は、シャロートレンチ分離領域５０１から離間する位置に設けられており、ＥＳＤチャージが印加されない通常状態でのリーク電流発生の防止、抑制に効果的である。

図３および図４に示した実施例２においては、簡単のためドレイン領域突出部７０１は１箇所のみ形成した例を示したが、ドレイン領域２０２のチャネル領域側の辺を均一にバイポーラ動作に導入するために、ひとつのＥＳＤ保護用のＮ型ＭＯＳトランジスタ内に複数のドレイン領域突出部７０１を設けることも有効である。

１０１Ｐ型シリコン基板
２０１ソース領域
２０２ドレイン領域
３０１ゲート電極
４０１ゲート電極突出部
４０２重畳部
５０１シャロートレンチ分離領域
６０１オフセット領域
７０１ドレイン領域突出部
８０１ゲート絶縁膜

Claims

外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するための、素子分離にシャロートレンチ分離領域を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを備えた半導体装置であって、
前記Ｎ型ＭＯＳトランジスタのドレイン領域とゲート電極とはチャネル幅方向の一部の領域でのみゲート絶縁膜を介して前記ゲート電極の重畳部の下で重なり合い、チャネル幅方向のその他の領域では前記ゲート電極の下のチャネル領域と前記ドレイン領域とはオフセット領域を介して離間して配置され、前記重畳部が、前記ゲート電極のドレイン側の一部が突出したゲート電極突出部が前記ゲート絶縁膜を介して前記ドレイン領域と重なり合うことによって形成されていることを特徴とする半導体装置。
前記重畳部は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタに隣接する前記シャロートレンチ分離領域から離間して形成されている請求項１記載の半導体装置。
前記ゲート電極突出部は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタ内に複数個設置された請求項１記載の半導体装置。
シリコン基板の上にゲート絶縁膜を介して配置された、ドレイン領域側にゲート電極突出部を有するゲート電極と、
前記ゲート電極の下方のチャネル領域と接して前記シリコン基板に配置されたソース領域と、
前記ゲート電極突出部でのみ前記ゲート絶縁膜を介して重なり合い、前記ゲート電極の重畳部を構成する、前記シリコン基板の表面から内部にかけて配置されたドレイン領域と、
前記ゲート電極突出部の下を除き前記チャネル領域と前記ドレイン領域とを離間するオフセット領域と、
前記ソース領域、前記ドレイン領域、前記チャネル領域および前記オフセット領域を取り囲んで配置されたシャロートレンチ分離領域と、
からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置。