JP2010177434A - 半導体装置 - Google Patents

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Abstract

【課題】ＥＳＤ耐量の高い半導体装置を提供する。
【解決手段】半導体基板表面に設けられた半導体基板よりも不純物濃度が高いＰＷ層２４と、半導体基板表面にＰＷ層２４と接して設けられた半導体基板よりも不純物濃度が高いＮＷ層２３と、ＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｐ＋ベース層５と、ＮＷ層２３内の半導体基板表面に設けられたＮＷ層よりも不純物濃度が高いｎ＋コレクタ２層と、ｐ＋ベース層５とｎ＋コレクタ層２の間に位置しＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｎ＋エミッタ層６と、ｎ＋コレクタ層２とＰＷ層２４の間にｎ＋コレクタ層２と接して設けられたｎ＋コレクタ層２より不純物濃度が低くＮＷ層２３より不純物濃度が高いｎ±層１０を有する半導体装置とした。
【選択図】図１

Description

本発明は半導体装置に関する。特に、高いＥＳＤ耐量を有する半導体装置に関する。
ＩＣの機能を直接に決定するものではないが信頼性を保つ上で無くてはならないのがＥＳＤ素子である。ＥＳＤ素子は静電気放電素子のことで、静電気によってＩＣが破壊されないように静電気を放電させる役割を担っている。
そのため、静電気によってＥＳＤ素子自体が熱破壊されず、内部回路に静電気が入る前に素早く電荷を引き抜いて内部回路を守れることが必須条件となる。この条件を満足するには、局所的な発熱を抑制し、かつ、駆動能力の高いことがＥＳＤ素子特性に求められる。一般的な方法は、ＥＳＤ素子における電流の流れる箇所の断面積を大きくすることであるが、当然サイズが大きくなる。したがって、より小さく上記の特性を得ることが重要な点となる。
また、ＩＣの通常の機能に支障をきたさないために、ＥＳＤ素子のブレイクダウン電圧はＩＣの絶対最大定格以上であることが求められる。そのため特に高耐圧系のＩＣに関しては、ＥＳＤ保護素子は絶対最大定格以上の電圧が印加された状態で静電気の電荷を引き抜くため、上記の局所的な発熱の問題がより深刻になってくる。
特許文献１はＥＳＤ素子の局所的な発熱による電極溶解破壊を抑制するための構造を開示している。その概念図を断面図により図２に示す。例えばＰＡＤにプラスの静電気が注入された場合コレクタ電極７を介しｎ＋コレクタ層２、そしてＮＷ耐圧向上用電界緩和層２３へと流れ込むが、ＮＷ耐圧向上用電界緩和層２３が高抵抗であるため、ｎ＋コレクタ層２に電荷が溜まりやすく、ｎ＋コレクタ層２からｎ＋エミッタ層６までの距離が短い経路のｎ＋コレクタ層２とＮＷ耐圧向上用電界緩和層２３の境界付近（図中に丸で囲って示した「発熱箇所））で電界が強まり局所的に発熱し、その熱がコレクタコンタクト領域１まで伝わりコレクタ電極７を溶解する。そこで、上記発熱箇所からコレクタコンタクト領域１までの距離ｂを伸ばすことにより、コレクタ電極７の溶解破壊を抑制するというのがこの発明のポイントである。
特開２００４−３３５６３４号公報
しかしながら、特許文献１に示されるのは局所的な発熱自体を抑制する方法ではないため、発熱点であるシリコンを溶解し破壊する可能性がある。また、距離ｂを伸ばすことによってサイズが大きくなるだけでなくコレクタ層２の抵抗が上がりＥＳＤ素子自体の駆動能力を下げ、内部回路が静電気の危険にさらされる可能性が高くなる。そのため駆動能力を向上させるためにはＥＳＤ素子のベース長を大きくすることになり、そうするとさらにサイズが大きくなってしまう。
こうしたことより、ＥＳＤ素子を大きくせずに十分な特性を得るためには、ＥＳＤ素子の局所的な発熱自体を抑制することが重要となる。
そこで、上記課題を解決するために、
（１）半導体基板と、前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高い第一導電型ＰＷ層と、前記半導体基板表面に前記ＰＷ層と接して設けられた前記半導体基板よりも不純物濃度が高い第二導電型ＮＷ層と、前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第一導電型ｐ＋ベース層と、前記ＮＷ層内の前記半導体基板表面に設けられた前記ＮＷ層よりも不純物濃度が高い第二導電型ｎ＋コレクタ層と、前記ｐ＋ベース層と前記ｎ＋コレクタ層の間に位置し前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第二導電型ｎ＋エミッタ層と、前記ｎ＋コレクタ層と前記ＰＷ層の間に前記ｎ＋コレクタ層と接して設けられた前記ｎ＋コレクタ層より不純物濃度が低く前記ＮＷ層より不純物濃度が高い第二導電型ｎ±層を有する半導体装置とした。
（２）（１）に記載の半導体装置において、前記ｎ±層が前記ＮＷに内在している半導体装置とした。
（３）（１）に記載の半導体において、前記ｎ±層が前記ＮＷと前記ＰＷ間にまたがって設けられた半導体装置とした。
（４）（２）に記載の半導体装置において、前記ｎ＋コレクタ層が前記ｎ±層に内在している半導体装置とした。
（５）（３）に記載の半導体装置において、前記ｎ＋コレクタ層が前記ｎ±層に内在している半導体装置とした。
（６）半導体基板と、前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高い第一導電型ＰＷ層と、前記半導体基板表面に前記ＰＷ層と接して設けられた前記半導体基板よりも不純物濃度が高い第二導電型ＮＷ層と、前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第一導電型ｐ＋電位固定層と、前記ＮＷ層内の前記半導体基板表面に設けられた前記ＮＷ層よりも不純物濃度が高い第二導電型ｎ＋ドレイン層と、前記ｐ＋電位固定層と前記ｎ＋ドレイン層の間に位置し前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第二導電型ｎ＋ソース層と、前記ｎ＋ドレイン層と前記ＰＷ層の間に前記ｎ＋ドレイン層と接して設けられた前記ｎ＋ドレイン層より不純物濃度が低く前記ＮＷ層より不純物濃度が高い第二導電型ｎ±層と、前記ｎ±層と前記ｎ＋ソース層間の一部の半導体基板表面に設けられたゲート酸化膜と、前記ゲート酸化膜上に設けられたゲート電極を有する半導体装置とした。
（７）（６）に記載の半導体装置において、前記ｎ±層の一部の基板表面に設けられた酸化膜と、前記酸化膜上に前記ゲート電極に接せずに設けられた電極を有する半導体装置とした。
（８）（７）に記載の半導体装置において、前記ゲート電極と前記ｎ±層上電極の間の半導体基板表面に第二導電型ｎ層を有する半導体装置とした。
（９）（６）に記載の半導体において、前記ｎ±層が前記ＮＷに内在している半導体装置とした。
（１０）（７）に記載の半導体装置において、前記ｎ±層が前記ＮＷに内在している半導体装置とした。
（１１）（８）に記載の半導体装置において、前記ｎ±層が前記ＮＷに内在している半導体装置とした。
（１２）（６）に記載の半導体において、前記ｎ＋コレクタ層が前記ｎ±層に内在している半導体装置とした。
（１３）（７）に記載の半導体において、前記ｎ＋コレクタ層が前記ｎ±層に内在している半導体装置とした。
（１４）（８）に記載の半導体において、前記ｎ＋コレクタ層が前記ｎ±層に内在している半導体装置とした。
上述の手段を用いることにより、局所的な発熱を分散させ最大発熱温度を下げることでＥＳＤ耐量が向上する。
本発明の実施例１を示す図。 従来技術の例を示す図。 本発明の実施例２を示す図。 本発明の実施例３を示す図。 本発明の実施例４を示す図。 本発明の実施例５を示す図。 本発明の実施例６を示す図。 本発明の実施例７を示す図。 本発明の実施例８を示す図。 本発明の実施例９を示す図。 本発明の実施例１０を示す図。 従来技術の不純物濃度のシミュレーション結果を示す図。 従来技術の格子温度のシミュレーション結果を示す図。 本発明の実施例１の不純物濃度のシミュレーション結果を示す図。 本発明の実施例１の格子温度のシミュレーション結果を示す図。 本発明の実施例２の不純物濃度のシミュレーション結果を示す図。 本発明の実施例２の格子温度のシミュレーション結果を示す図。 従来技術のExtended Drain構造ＭＯＳ型ＥＳＤ素子を示す図。 ＥＳＤ試験の結果を示す図。 ＥＳＤ試験後のＥＳＤ素子の破壊箇所を示す図。
以下、図面を利用して本発明の半導体装置について説明する。
図１は本発明の実施例１の断面図である。半導体基板であるＳｕｂの表面に半導体基板よりも不純物濃度の高い耐圧向上用電界緩和層であるＮＷ層２３（本実施例ではＮ型ウェル）とベース領域であるＰＷ層２４（本実施例ではＰ型ウェル）が隣接して形成されている。ＮＷ層２３内の半導体基板表面には、ＮＷ層２３よりも不純物濃度の高いｎ＋コレクタ層２が形成され、ｎ＋コレクタ層２のＰＷ層２４に近い側にｎ＋コレクタ層２の不純物濃度とＮＷ層２３の不純物濃度の中間の不純物濃度を有する発熱抑制用電界緩和層であるｎ±層１０がｎ＋コレクタ層２と隣接して形成されている。このとき、ｎ±層１０の一方の側端部はｎ＋コレクタ層２と隣接し、他端部はＮＷ層２３とは接していて、ＮＷ層２３とＰＷ層２４との接合面とは離間している。
また、ＰＷ層２４内の半導体基板表面にはｎ＋エミッタ層６とｐ＋ベース層５が離間して形成され、ＮＷ層２３とＰＷ層２４との接合面から離間してｎ＋エミッタ層６が形成され、次いで、ｐ＋ベース層５が順に並んでいる。半導体基板の表面は絶縁膜９で被覆されて、ｎ＋コレクタ層２とｎ＋エミッタ層６とｐ＋ベース層５の上には、それぞれコレクタコンタクト領域１とエミッタコンタクト領域３とベースコンタクト領域４を設けて電極の取り出しを行っている。ｎ＋コレクタ層２はコレクタ電極７を介してＰＡＤ（入力パッド）に繋がり、ｎ＋エミッタ層６とｐ＋ベース層５は共通の配線であるエミッタ・ベース電極８を介してアースに繋がっている。
本実施例の構造は、従来例である図２のＥＳＤ素子のｎ＋コレクタ層２とｎ＋エミッタ層６間の耐圧向上用電界緩和層であるＮＷ層２３中にｎ＋コレクタ層２とＮＷ層２３の中間の不純物濃度を有する発熱抑制用電界緩和層であるｎ±層１０を挿入したものである。この層を挿入することにより、急激な濃度勾配がなくなるので静電気が注入された際に電荷の溜まる箇所の集中が抑えられ、局所的な電界が緩和し局所的な発熱が抑制される。
図１２(a)は従来技術（図２にあたるもの）のＥＳＤ素子断面の不純物濃度分布の一例で、同図(b)は同図(a)の線分ＡＢに沿った不純物濃度分布である。コレクタ電極から注入された静電気はエミッタ方向に流れようとするが、その間に高抵抗部が存在すると電荷が溜まり高電界が生じる。その箇所は図１２(b)に示すようにαとβの２箇所存在する。この構造において静電気電流パルス５ｍＡをコレクタ電極に注入したときの格子温度のシミュレーション結果を図１３に示す。ここで(a)が断面図における格子温度分布で(b)が(a)の線分ＡＢに沿った格子温度分布である。図１３を見ると図１２で示したαとβの箇所で格子温度が上昇していることが分かり、最大格子温度はαで５３０Ｋに達する。
一方、図１４は図１示す実施例１による構造をとった場合の濃度分布の一例を示す。この構造において電荷が溜まり高電界が生じる箇所は図１２のαとβに加えγの合計３箇所となる。この構造において同様に静電気電流パルス５ｍＡをコレクタ電極に注入したときの格子温度のシミュレーション結果を図１５に示す。図１４に示すα、β、γの箇所で格子温度が上昇するものの、最大格子温度はβで４３０Ｋにとどまり、従来技術よりも最大発熱温度が抑制されていることが分かる。これは、発熱抑制用電界緩和層であるｎ±層を挿入することによってα部の濃度勾配を緩やかにし、残りの濃度勾配をγ部に分配し発熱箇所を分散させたため、最大発熱温度が抑制されるためである。従って、従来技術に比べα部の発熱温度が抑制されるので図１に示す距離ｂを縮めることが可能となる。
図３は本発明の実施例２の断面図である。これは図１に示す実施例１のｎ±層１０がＰＷ層２４まではみ出した構造をしている。このシミュレーション結果を実施例１と同様に図１６と図１７に示す。図１６が不純物濃度分布で図１７が格子温度分布である。図１６(b)の濃度分布から電荷が溜まり高電界が生じる箇所はα、β、γの３箇所存在し、図１７の格子温度のピーク箇所は図１６(b)のα、β、γの位置と一致している。ただし、β部に関する発熱量はわずかで、ほとんどの発熱量をα部とγ部で分配しており、従来技術の状況に似ているが、実施例２の場合α部とγ部でバランスよく発熱量を分配しているため、最大発熱量はγ部で４４０Ｋと従来技術に比べ減少している。従って、この構造に関しても実施例１と同様の効果が得られ、従来技術に比べα部の発熱温度が抑制されるので距離ｂを縮めることが可能となる。
ただし、この構造においてはＰＷ層とＮＷ層とのジャンクション部のＮＷ側の濃度勾配が変化し、ＥＳＤ素子のブレイクタウン電圧が変化するため注意が必要である、一方、逆の発想をすると、ｎ±発熱抑制用電界緩和層のＰＷベース領域はみ出し量を変えることによりで耐圧を微調整することが可能となる。
図４は実施例３の断面図であり、図１の実施例１と異なる点は、ｎ±層１０を２重拡散により作成したところである。すなわち、ｎ±層１０はｎ＋コレクタ層２の下面および側面の周囲を囲むように形成されている。この場合も実施例１と同等のＥＳＤ耐量効果が得られる。
図５は実施例４の断面図であり、図３の実施例２と異なる点は、ｎ±層１０を２重拡散により作成したところであり、すなわち、ｎ±層１０はｎ＋コレクタ層２の下面および側面の周囲を囲むように形成されている。この場合も実施例２と同等のＥＳＤ耐量効果が得られる。
実施例１〜４のＥＳＤ素子はバイポーラトランジスタ型のＥＳＤ素子であるが、本発明はＭＯＳ型のＥＳＤ素子にも適用可能である。例えば、実施例１の基本構造を一般的なＬＤＤ構造のＭＯＳ型のＥＳＤ素子に適用した例を図６に示す。半導体基板であるＳｕｂの表面に半導体基板よりも不純物濃度の高い、耐圧向上用電界緩和層であるＮＷ層２３（本実施例ではＮ型ウェル）とＮＷ層とは逆導電型の領域であるＰＷ層２４（本実施例ではＰ型ウェル）が隣接して形成されている。ＮＷ層２３内の半導体基板表面には高濃度領域であるｎ＋ドレイン層１２が形成され、ｎ＋ドレイン層１２のＰＷ層２４に近い側に中濃度領域の発熱抑制用電界緩和層であるｎ±層１０がｎ＋ドレイン層１２と隣接して形成されている。このとき、ｎ±層１０の一方の側端部はｎ＋ドレイン層１２と隣接して、他端部は低濃度領域である第１のｎ−領域２５と接する。第１のｎ−領域２５はＮＷ層２３とＰＷ層２４との接合面を越えてＰＷ層２４にはみ出し、第１のｎ−領域２５の他端部はＰＷ層２４と同一濃度であるチャネル領域２８と接する。さらに、ＰＷ層２４内の半導体基板表面には、第２のｎ−領域２５とｎ＋ソース層１６とｐ＋電位固定層１５とが形成される。上述のチャネル領域２８と接して第２のｎ−領域２５が設けられ、さらに第２のｎ−領域と接してｎ＋ソース領域１６が形成される。また、ｐ＋電位固定層１５はｎ＋ソース領域１６と離間して設けられる。第１のｎ−領域２５と第２のｎ−領域２５に挟まれるチャネル領域２８の上方には絶縁膜を介して多結晶シリコンからなるゲート電極１９が形成される。
ｎ＋ドレイン層１２とゲート電極１９とｎ＋ソース層１６とｐ＋電位固定層１５の上に、それぞれドレインコンタクト領域１１とゲートコンタクト領域２９とソースコンタクト領域１３と基板コンタクト領域１４を設けて電極の取り出しを行っている。ｎ＋ドレイン層１２はドレイン電極１７を介してＰＡＤ（入力パッド）に繋がり、ｎ＋ソース層１６とｐ＋電位固定層１５は共通の配線であるソース・基板電極１８を介してアースに繋がっている。また、ゲート電極１９も金属からなるゲート配線２０を介してソース・基板電極と連結して同電位となるように構成されている。
上記構成のＭＯＳ型にすることでチャネル領域２８の電位をゲート電極で押さえることが可能となり、バイポーラトランジスタ型よりリークを抑えることができるため、チャネル長を短くすることが可能となり、更にサイズ縮小が可能となる。ＥＳＤ耐量に関する効果は実施例１と同等である。
本実施例ではＬＤＤ構造のＭＯＳ型トランジスタを例に説明したが、低濃度領域であるｎ−領域を有さないコンベンショナル構造のＭＯＳ型トランジスタを用いても同様の効果が得られることは言うまでもない。
半導体装置の製造にサリサイドプロセスが用いられた場合、サリサイドプロセスによって作成されたＭＯＳのドレイン部に静電気が注入されると、静電気はシリサイド化された低抵抗化した基板表面を介してゲートエッジに到達し、ゲート絶縁膜を破壊するため、ＥＳＤ耐量が極めて低くなりやすい。そのため、一般的にサリサイドプロセスにおいてはサリサイドブロックプロセスを付加することによりこのＥＳＤ耐量の低下を防いでいる。
図７は本発明の実施例６の断面図である。この構造は実施例５において、ｎ＋ドレイン層１２とゲート電極１９の間の基板表面にサリサイドブロック用の電極２１を設けた構造である。サリサイドプロセスの場合、サリサイドブロック用の電極２１を設けることにより、サリサイドブロック用の電極２１直下の基板表面がシリサイド化されずＥＳＤ耐量低下を防ぐことが可能であり、サリサイドブロックプロセスと同等のＥＳＤ耐量効果が得られる。例えばこのサリサイドブロック用の電極２１をゲート電極１９と同じもので作成すればサリサイドブロックプロセスを付加することなく既存プロセスでサリサイドブロックをすることが可能となるため、プロセスステップ数を減らすことができる。
ここで、サリサイドブロック用の電極２１の電位は特性を安定化させるためフローティングは避けたほうが良い。またソース・基板電極１８と同電位にした場合、ｎ＋ドレイン層１２とサリサイドブロック用の電極２１間で破壊が生じる恐れがある。また、ＰＡＤに＋の静電気が注入された場合、ｎ±層１０が空乏化し保護素子の駆動能力が著しく失われる可能性がある。したがって、サリサイドブロック用の電極２１の電位はサリサイドブロック用の電極配線２２を介してドレイン電極１７と同電位にするのが望ましい。
上記の構造にすることで、サリサイドプロセスを用いてもサリサイドブロックプロセスを付加することなく実施例５と同等のＥＳＤ耐量効果を得ることが可能となる。
図８は本発明の実施例７の断面図である。この構造は実施例６のサリサイドブロック用電極２１とゲート電極１９間の基板表面上にｎ型の耐圧調整層２６を設けた構造である。すなわち、ｎ型の耐圧調整層２６をｎ±層１０と第１のｎ−領域２５の間に形成した点が実施例６と異なる。この耐圧調整層２６の不純物濃度を調整することにより、保護素子の耐圧を調整することが可能となる。ＥＳＤ耐量に対する効果は実施例６と同等である。
実際のＥＳＤ試験結果を図１９に示す。(a)が人体モデルによるＨＢＭ試験結果、(b)がマシンモデルによるＭＭ試験結果であり、縦軸は電圧で表されるＥＳＤ耐量、横軸はゲート幅を示している。○印が本発明を採用していない一般のExtended Drain ＭＯＳ（ＥＤＭＯＳ）構造のＥＳＤ素子の結果、×印が本発明の実施例７の構造を適用した場合の結果である。ここで、上記ＥＤＭＯＳ型ＥＳＤ素子の断面構造を図１８に示す。ＥＤＭＯＳにおいて距離ｂは0.24μｍとなっており、実施例７の構造における距離ｂである0.20μｍとほぼ等しい。同じゲート幅600μｍで比較すると（実施例７の構造の結果については600μｍの実測値がないので直線補間により値を予測）、ＨＢＭ、ＭＭともにＥＤＭＯＳ型より実施例７のＥＳＤ素子の方がＥＳＤ耐量は約３倍向上しており、この結果から本発明の発熱抑制効果が分かる。
また、図２０に図１９で破壊したサンプルの破壊箇所の写真を示す。(a)がＥＤＭＯＳ型ＥＳＤ素子、(b)が実施例７の構造のＥＳＤ素子である。本発明を実施していないＥＤＭＯＳ型ＥＳＤ素子に関してはドレイン領域のコンタクト部が破壊されており、図１２と図１３の最大発熱温度箇所のα部で局所的に発熱が生じ、その熱がドレインコンタクト部に伝わりドレイン電極を溶解破壊したと考えられ、シミュレーションどおりの結果が得られていることが分かる。一方、本発明を実施した実施例７のＥＳＤ素子の破壊箇所はドレイン領域ではなく、ゲート電極エッジ部が破壊されている。この破壊箇所は図１４と図１５の最大発熱温度箇所のβと同じで、これもまたシミュレーションどおりの結果が得られている。
図９は本発明の実施例８の断面図であり、実施例５の発熱抑制用電界緩和層であるｎ±層１０を２重拡散により作成したものである。すなわち、ｎ±層１０はｎ＋ドレイン層１２の下面および側面の周囲を囲むように形成されている。この場合も実施例５と同等のＥＳＤ耐量効果が得られる。
図１０は本発明の実施例９の断面図であり、実施例６のｎ±層１０を２重拡散により作成したものである。すなわち、ｎ±層１０はｎ＋ドレイン層１２の下面および側面の周囲を囲むように形成されている。この場合も実施例６と同等のＥＳＤ耐量効果が得られる。
図１１は本発明の実施例１０の断面図であり、実施例７のｎ±層１０を２重拡散により作成したものである。すなわち、ｎ±層１０はｎ＋ドレイン層１２の下面および側面の周囲を囲むように形成されている。この場合も実施例７と同等のＥＳＤ耐量効果が得られる。
なお、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
１ コレクタコンタクト領域
２ ｎ＋コレクタ層
３ エミッタコンタクト領域
４ ベースコンタクト領域
５ ｐ＋ベース層
６ ｎ＋エミッタ層
７ コレクタ電極
８ エミッタ・ベース電極
９ 絶縁膜
１０ ｎ±層
１１ ドレインコンタクト領域
１２ ｎ＋ドレイン層
１３ ソースコンタクト領域
１４ 基板コンタクト領域
１５ ｐ＋電位固定層
１６ ｎ＋ソース層
１７ ドレイン電極
１８ ソース・基板電極
１９ ゲート電極（Poly Si）
２０ ゲート配線（金属）
２１ サリサイドブロック用電極
２２ サリサイドブロック用電極配線
２３ ＮＷ層
２４ ＰＷ層
２５ ｎ−領域
２６ ｎ型耐圧調整層
２７ ＬＯＣＯＳ
２８ チャネル領域
２９ ゲートコンタクト領域

Claims (14)

  1. 半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高い第一導電型のＰＷ層と、
    前記半導体基板表面に前記ＰＷ層と接して設けられた前記半導体基板よりも不純物濃度が高い第二導電型のＮＷ層と、
    前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第一導電型のベース層と、
    前記ＮＷ層内の前記半導体基板表面に設けられた前記ＮＷ層よりも不純物濃度が高い第二導電型のコレクタ層と、
    前記ベース層と前記コレクタ層の間に位置し前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第二導電型のエミッタ層と、
    前記コレクタ層と前記ＰＷ層の間に前記コレクタ層と接して設けられた前記コレクタ層より不純物濃度が低く前記ＮＷ層より不純物濃度が高い第二導電型の電界緩和層と、
    を有する半導体装置。
  2. 前記電界緩和層が前記ＮＷに内在している請求項１に記載の半導体装置。
  3. 前記電界緩和層が前記ＮＷと前記ＰＷ間にまたがって設けられた請求項１に記載の半導体装置。
  4. 前記コレクタ層が前記電界緩和層に内在している請求項２に記載の半導体装置。
  5. 前記コレクタ層が前記電界緩和層に内在している請求項３に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高い第一導電型のＰＷ層と、
    前記半導体基板表面に前記ＰＷ層と接して設けられた前記半導体基板よりも不純物濃度が高い第二導電型のＮＷ層と、
    前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第一導電型の電位固定層と、
    前記ＮＷ層内の前記半導体基板表面に設けられた前記ＮＷ層よりも不純物濃度が高い第二導電型のドレイン層と、
    前記電位固定層と前記ドレイン層の間に位置し前記ＰＷ層内の前記半導体基板表面に設けられた前記ＰＷ層よりも不純物濃度が高い第二導電型のソース層と、
    前記ドレイン層と前記ＰＷ層の間に前記ドレイン層と接して設けられた前記ドレイン層より不純物濃度が低く前記ＮＷ層より不純物濃度が高い第二導電型電界緩和層と、
    前記電界緩和層と前記ソース層間の一部の半導体基板表面に設けられたゲート酸化膜と、
    前記ゲート酸化膜上に設けられたゲート電極と、
    を有する半導体装置。
  7. 前記電界緩和層の一部の基板表面に設けられた酸化膜と、前記酸化膜上に前記ゲート電極に接せずに設けられた電極とをさらに有する請求項６に記載の半導体装置。
  8. 前記ゲート電極と前記電界緩和層上電極の間の半導体基板表面に第二導電型の耐圧調整層をさらに有する請求項７に記載の半導体装置。
  9. 前記電界緩和層が前記ＮＷに内在している請求項６に記載の半導体装置。
  10. 前記電界緩和層が前記ＮＷに内在している請求項７に記載の半導体装置。
  11. 前記電界緩和層が前記ＮＷに内在している請求項８に記載の半導体装置。
  12. 前記ドレイン層が前記電界緩和層に内在している請求項６に記載の半導体装置。
  13. 前記ドレイン層が前記電界緩和層に内在している請求項７に記載の半導体装置。
  14. 前記ドレイン層が前記電界緩和層に内在している請求項８に記載の半導体装置。
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