JPH11214634A - Ｅｓｄ保護回路及びその形成方法 - Google Patents

Ｅｓｄ保護回路及びその形成方法

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JPH11214634A
JPH11214634A JP10291875A JP29187598A JPH11214634A JP H11214634 A JPH11214634 A JP H11214634A JP 10291875 A JP10291875 A JP 10291875A JP 29187598 A JP29187598 A JP 29187598A JP H11214634 A JPH11214634 A JP H11214634A
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ゼ・ギョン・アン
Myoung Goo Lee
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Abstract

(57)【要約】 【課題】 基板にＥＳＤ保護回路を形成させる際にサリ
サイド形成防止用のマスクを使用しないようにする。 【解決手段】 ゲート電極を形成させる際に、同時にド
レインとなる第２高濃度領域にダミーゲート電極を形成
させ、そのダミーゲート電極とその側面に形成される側
壁とで第２高濃度領域を覆い、その後のサリサイド工程
時にドレイン領域にシリサイド層が形成されないように
した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
形成方法に関し、特に工程を簡素化させるに適した静電
放電（ＥＳＤ：Electro Static Discharge）保護回路及
びその形成方法に関する。
【０００２】
【従来の技術】一般に、現在使用中のほとんどの半導体
製品は回路動作の速度を早くするためサリサイド構成と
している。しかし、ＥＳＤ保護回路には保護用の抵抗を
形成させなければならず、その抵抗は適正な抵抗値を保
持していなければならないため、サリサイド構成とする
とき抵抗を形成させた箇所にはシリサイドが形成されな
いように、ＥＳＤ保護回路の部分に保護マスクを設けな
ければならない。
【０００３】以下、添付図面を参照して従来のＥＳＤ保
護回路とその形成方法を説明する。図１は従来のＥＳＤ
保護回路を示すレイアウト図であり、図２は図１のII−
II線上の構造断面図である。図１及び図２に示すよう
に、アクティブ領域とフィールド領域が区画された半導
体基板１１のフィールド領域にトレンチ構造の素子隔離
膜１２が形成され、アクティブ領域にゲート絶縁膜１３
を介してゲート電極１４ａが形成される。ゲート電極１
４ａの両側面には絶縁膜側壁１６が形成され、半導体基
板１１の表面のゲート電極１４ａの両側に第１、第２高
濃度ｎ型不純物領域１７ａ、１７ｂが形成される。その
基板表面に平坦化層１８を形成させ、その平坦化層１８
の第１、第２高濃度ｎ型不純物領域１７ａ、１７ｂの箇
所にそれらが露出されるようにコンタクトホール１９を
形成させている。コンタクトホール１９を介して半導体
基板１１の第１、第２高濃度ｎ型不純物領域１７ａ、１
７ｂに電気的に連結される金属配線２０が形成される。
このＥＳＤ保護回路では第２高濃度不純物領域１７ｂを
広くし、すなわちゲート電極１４ａから離れた箇所にま
で広がるように形成させ、その周辺部、すなわちゲート
電極から離れた位置に金属配線２０を形成させている。
この間を抵抗領域とするためである。ここで、符号１０
は、サリサイド工程中にＥＳＤ保護回路にシリサイド膜
が形成されないようにＥＳＤ保護回路領域をマスキング
しているサリサイドプロテクションマスクである。
【０００４】図３ａ〜図３ｆは図１のII−II線上の従来
のＥＳＤ保護回路の形成方法を示す工程断面図である。
図３ａに示すように、アクティブ領域とフィールド領域
とが区画された半導体基板１１のフィールド領域に所定
の深さにトレンチを形成し、半導体基板１１の全面に絶
縁膜を形成した後、それをトレンチの内部にのみ残るよ
うにエッチバック工程か又はＣＭＰ工程でトレンチ構造
の素子隔離膜１２を形成する。図３ｂに示すように、素
子隔離膜１２を形成させた半導体基板１１の全面にゲー
ト絶縁膜１３、ゲート電極用ポリシリコン層１４を形成
する。次いで、ポリシリコン層１４上にフォトレジスト
１５を塗布した後、露光及び現像工程でゲート領域にの
み残るようにフォトレジスト１５をパターニングする。
【０００５】図３ｃに示すように、パターニングされた
フォトレジスト１５をマスクに用いてポリシリコン層１
４及びゲート絶縁膜１３を選択的に除去してゲート電極
１４ａを形成する。図３ｄに示すように、ゲート電極１
４ａを含む半導体基板１１の全面に絶縁膜を形成した
後、エッチバック工程でゲート電極１４ａの両側面に絶
縁膜側壁１６を形成する。次いで、ゲート電極１４ａ及
び絶縁膜側壁１６をマスクに用いて半導体基板１１の全
面に高濃度ｎ型不純物イオンを注入してゲート電極１４
ａの両側に第１、第２高濃度ｎ型不純物領域１７ａ、１
７ｂを形成する。ここで、図１に示すようにＥＳＤ保護
回路にのみシリサイド膜が形成されないようにサリサイ
ドプロテクションマスク１０を形成し、シリサイド用金
属を蒸着して熱処理工程でシリサイド膜を形成し、その
後マスク１０を除去し、洗浄工程を行う。
【０００６】図４ｅに示すように、半導体基板１１の全
面にＢＰＳＧ又はＳＯＧ等の平坦化層１８を形成し、フ
ォトリソグラフィ及びエッチング工程で第１、第２高濃
度ｎ型不純物領域１７ａ、１７ｂの表面が露出するよう
に平坦化層１８を選択的に除去してコンタクトホール１
９を形成する。図４ｆに示すように、コンタクトホール
１９を含む半導体基板１１の全面に金属層を蒸着し選択
的にパターニングして、コンタクトホール１９を介して
第１、第２高濃度ｎ型不純物領域１７ａ、１７ｂの表面
に電気的に連結される金属配線２０を形成する。
【０００７】
【発明が解決しようとする課題】しかし、上記したよう
な従来のＥＳＤ保護回路及びその形成方法では次のよう
な問題点があった。第１に、ＥＳＤ保護回路として動作
する領域にサリサイドプロテクションマスクを形成しな
ければならないので、工程ステップが増加し、生産コス
トが増加する。第２に、サリサイドプロテクションマス
ク除去工程及び洗浄工程等によるトレンチ物質のオーバ
ーエッチングによって接合漏洩電流が増加し、電気的な
特性が劣化する。本発明は上記の問題点を解決するため
になされたものであり、その目的とするところは、工程
を単純化し、高い動作電圧を有し、信頼性を向上させる
ようにしたＥＳＤ保護回路及びその形成方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明のＥＳＤ保護回路は、素子隔離膜で区画された
アクティブ領域の所定の位置にゲート電極を形成させ、
その両側に第１及び第２高濃度領域を形成させ、その第
２高濃度領域を第１高濃度領域より広くし、第１、第２
高濃度領域のゲート電極から離れた位置で金属配線と連
結させた静電放電保護回路において、第２高濃度領域の
ゲート電極と金属配線との間にゲート電極とともに形成
されるダミーゲート電極を配置すると共にその側面にゲ
ート電極の側面に形成させる絶縁物側壁と同じ絶縁物側
壁を形成させ、そのダミーゲート電極の配置間隔をダミ
ーゲート電極とその側面に形成させた絶縁物側壁とによ
って第２高濃度領域のゲート電極と金属配線との間を覆
う間隔であることをことを特徴とする。
【０００９】又、上記目的を達成するための本発明のＥ
ＳＤ保護回路の形成方法は、半導体基板のフィールド領
域に素子隔離膜を形成するステップと、半導体基板の全
面にゲート絶縁膜及び導電層を形成するステップと、導
電層及びゲート絶縁膜を選択的に除去してゲート電極を
形成すると同時に、ゲート電極と一定の間隙を保ってゲ
ート電極の一方の側に複数のダミーゲート電極を形成す
るステップと、ゲート電極とダミーゲート電極の側面に
絶縁膜側壁を形成するステップと、ゲート電極の両側に
第１、第２高濃度不純物領域を形成するステップと、第
１高濃度不純物領域、ゲート電極、及びダミーゲート電
極の表面にシリサイド膜を形成するステップと、第１、
第２高濃度不純物領域に電気的に連結される金属配線を
少なくとも第２高濃度不純物領域ではゲート電極から離
れた箇所に形成するステップとを備え、前記ダミーゲー
ト電極はそれ自身とその絶縁膜側壁とで第２高濃度不純
物領域の表面を覆うことができる間隔で配置されること
を特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態のＥＳＤ保護回路及びその形成方法を詳細に説
明する。図５は本発明の第１実施形態のＥＳＤ保護回路
を示すレイアウト図であり、図６は図５のIV−IV線上の
ＥＳＤ保護回路を示す構造断面図である。図５及び図６
に示すように、半導体基板２１のフィールド領域にトレ
ンチ構造の素子隔離膜２２が形成され、アクティブ領域
にゲート絶縁膜２３を介してゲート電極２４ａが形成さ
れている。半導体基板２１のゲート電極２４ａの両側に
第１、第２高濃度ｎ型不純物領域２７ａ、２７ｂが形成
され、第２高濃度ｎ型不純物領域２７ｂ上にダミーゲー
ト電極２４ｂが形成されている。第２高濃度不純物領域
２７ｂが広くされるのは従来同様である。ゲート電極２
４ａは図面上上下方向に配置され、ダミーゲート電極２
４ｂはそのゲート電極に直交する方向に並べられてい
る。ダミーゲート電極は図示のように幅の狭いものが互
いに平行に一定の間隔で多数並べられている。ゲート電
極２４ａ及びダミーゲート電極２４ｂの両側面には絶縁
膜側壁２６が形成される。第１高濃度不純物領域２７
ａ、ゲート電極２４ａ、及びダミーゲート電極２４ｂの
表面にシリサイド膜２８が形成される。これらが形成さ
れた基板の表面に平坦化層２９が形成され、その平坦化
層２９の第１、第２高濃度ｎ型不純物領域２７ａ、２７
ｂの箇所に多数のコンタクトホール３０が形成されてい
る。このコンタクトホール３０は第２不純物領域では従
来同様ゲート電極から最も離れた位置に形成されてい
る。このコンタクトホール３０には、第１、第２高濃度
不純物領域２７ａ、２７ｂと電気的に連結される金属配
線３１が形成される。ダミーゲート電極２４ｂの大きさ
並びに間隔は、その側面に絶縁物側壁２６を形成させた
ときに、第２高濃度不純物領域２７ｂを覆いその表面が
露出されない程度に設定する。もちろん、性能に影響し
ない程度、特に付着したシリサイド物質を洗浄したとき
にそれらが除去される程度であれば隙間があいても差し
支えない。第２高濃度不純物領域２７ｂのダミーゲート
電極２４ｂの形成されない表面の一部にもシリサイド膜
２８が形成される。第１高濃度ｎ型不純物領域２７ａは
ソース領域であり、第２高濃度ｎ型不純物領域２７ｂは
ドレイン領域である。
【００１１】図７は本発明の第２実施形態のＥＳＤ保護
回路を示すレイアウト図であり、図８は図７のＶ−Ｖ線
上のＥＳＤ保護回路を示す構造断面図である。図７及び
図８に示すように半導体基板２１のフィールド領域にト
レンチ構造の素子隔離膜２２が形成され、アクティブ領
域にゲート絶縁膜２３を介してゲート電極２４ａが形成
されている。半導体基板２１のゲート電極２４ａの両側
に第１、第２高濃度ｎ型不純物領域２７ａ、２７ｂが形
成され、第２高濃度ｎ型不純物領域２７ｂ上にダミーゲ
ート電極２４ｂが形成されている。ゲート電極２４ａは
図面上上下方向に配置され、ダミーゲート電極２４ｂは
幅の狭いものがそのゲート電極に平行に多数並べられて
いる。ゲート電極２４ａとダミーゲート電極２４ｂの両
側面に絶縁膜側壁２６が形成され、第１高濃度ｎ型不純
物領域２７ａ、ゲート電極２４ａ、及びダミーゲート電
極２４ｂの表面にサリサイド膜２８が形成され、第１、
第２高濃度ｎ型不純物領域２７ａ、２７ｂの表面の一定
の部分が露出されるようにコンタクトホール３０を形成
させた平坦化層２９が形成される。コンタクトホール３
０には第１、第２高濃度ｎ型不純物領域２７ａ、２７ｂ
と電気的に連結される金属配線３１が形成されている。
第２高濃度ｎ型不純物領域２７ｂのダミーゲート電極２
４ｂが形成されない表面の一部にもサリサイド膜２８が
形成されている。第１高濃度ｎ型不純物領域２７ａはソ
ース領域であり、第２高濃度ｎ型不純物領域２７ｂはド
レイン領域である。第２高濃度ｎ型不純物領域２７ｂ
は、ＥＳＤ特性のために他領域よりも大きく形成され
る。要するにこの第２実施形態は第１実施形態と比べて
ダミーゲート電極の形成方向を９０゜変えただけであ
る。その間隔、大きさは前述の通りである。
【００１２】図９は本発明の第３実施形態のＥＳＤ保護
回路を示すレイアウト図であり、図１０は図９のVI−VI
線上のＥＳＤ保護回路を示す構造断面図である。図９及
び図１０に示すように、半導体基板２１のフィールド領
域にトレンチ構造の素子隔離膜２２が形成され、アクテ
ィブ領域にゲート絶縁膜２３を介してゲート電極２４ａ
が形成されている。半導体基板２１のゲート電極２４ａ
の両側に第１、第２高濃度ｎ型不純物領域２７ａ、２７
ｂが形成されている。第２高濃度ｎ型不純物領域２７ｂ
上にダミーゲート電極２４ｂが形成されるが、この実施
形態のダミーゲート電極は小さいほぼ正方形の形状とさ
れ、それが縦横一定間隔でゲート電極２４ａに並ぶよう
に配置されている。すなわち、ダミー電極２４ｂは第２
高濃度ｎ型領域２７ｂの上にマトリックス状に配置され
ている。ゲート電極２４ａ及びダミーゲート電極２４ｂ
の両側面に絶縁膜側壁２６が形成され、第１高濃度ｎ型
不純物領域２７ａ、ゲート電極２４ａ、及びダミーゲー
ト電極２４ｂの表面にシリサイド膜２８が形成され、第
１、第２高濃度ｎ型不純物領域２７ａ、２７ｂの表面の
一定の部分が露出されるコンタクトホール３０を備えた
平坦化層２９が形成されている。そのコンタクトホール
３０には第１、第２高濃度ｎ型不純物領域２７ａ、２７
ｂに電気的に連結される金属配線３１が形成される。第
２高濃度ｎ型不純物領域２７ｂのダミーゲート電極２４
ｂの形成されない表面の一部にもサリサイド膜２８が形
成される。第１高濃度ｎ型不純物領域２７ａはソース領
域であり、第２高濃度ｎ型不純物領域２７ｂはドレイン
領域である。第２高濃度ｎ型不純物領域２７ｂは、ＥＳ
Ｄ特性のために他領域よりも大きく形成される。
【００１３】図１１、図１２は図７のＶ−Ｖ線上のＥＳ
Ｄ保護回路の形成方法を示す工程断面図である。図１１
ａに示すように、半導体基板２１のフィールド領域にト
レンチを形成してその表面に絶縁膜を形成した後、エッ
チバック工程を行うことにより、トレンチの内部にトレ
ンチ構造の素子隔離膜２２を形成する。図１１ｂに示す
ように、素子隔離膜２２を形成させた半導体基板２１の
全面にゲート絶縁膜２３、ゲート電極用導電層２４を形
成する。この導電層２４はポリシリコン層で形成する。
導電層２４上にフォトレジスト２５を塗布した後、露光
及び現像工程でフォトレジスト２５をパターニングし
て、ゲート電極用に幅の広い帯状のものと、それから一
定の間隔でダミーゲート電極用の幅の狭い帯状のものが
平行に配置されるように形成する。このダミーゲート電
極用のパターンを変えることによって前記したそれぞれ
の実施形態の構造を得ることができるのは理解できるで
あろう。
【００１４】図１１ｃに示すように、パターニングされ
たフォトレジスト２５をマスクに用いて導電層２４及び
ゲート絶縁膜２３を選択的に除去してゲート電極２４ａ
を形成し、同時にダミーゲート電極２４ｂを形成する。
【００１５】フォトレジスト２５を除去し、図１１ｄに
示すように、ゲート電極２４ａとダミーゲート電極２４
ｂを形成させた半導体基板２１の全面に絶縁膜を形成し
た後、エッチバック工程を施してゲート電極２４ａ及び
ダミーゲート電極２４ｂの両側面に絶縁膜側壁２６を形
成する。この側壁２６が形成されることによって後述の
第２高濃度不純物領域２７ｂのゲート電極２６と金属配
線との間がほぼ覆われるようにする。次いで、絶縁膜側
壁２６及びゲート電極２４ａ及びダミーゲート電極２４
ｂをマスクに用いて半導体基板２１の全面にソース／ド
レイン用の高濃度ｎ型不純物イオン（ＥＳＤイオン）を
注入して、ゲート電極２４ａ及びダミーゲート電極２４
ｂの両側に第１、第２高濃度ｎ型不純物領域２７ａ、２
７ｂを形成する。この不純物イオンの注入は側壁２６を
介して行われる。第２高濃度ｎ型不純物領域２７ｂは、
前述のように広い領域を占めるように形成する。また、
ダミーゲート電極２４ｂを第２高濃度ｎ型不純物領域２
７ｂの電流の流れを円滑にするように最小の線幅を持っ
て形成して、第２高濃度ｎ型不純物領域２７ｂが互いに
連結されるようにする。
【００１６】図１２ｅに示すように、不純物領域を形成
させた半導体基板２１の全面にシリサイド膜を形成する
ための物質を蒸着し、熱処理工程を施してシリサイド膜
を形成する。その際、ＥＳＤ保護回路にも蒸着されるの
で、第１高濃度ｎ型不純物領域２７ａ、ゲート電極２４
ａ、及びダミーゲート電極２４ｂの表面にもシリサイド
膜２８が形成される。絶縁膜側壁２６では半導体基板２
１のシリコンＳｉとシリサイド物質との反応が起こらな
い。以後の洗浄工程で未反応のシリサイド物質が除去さ
れる。ダミーゲート電極２４ｂの表面にシリサイドが形
成されているが、基板との間にダミーゲート電極２４ｂ
が存在するので、動作に影響しない。一方、ダミーゲー
ト電極２４ｂが形成されなかった露出された第２高濃度
ｎ型不純物領域２７ｂの表面の一部にもサリサイド膜２
８が形成されるが、金属配線の外側になるので動作に支
障がない。
【００１７】図１２ｆに示すように、半導体基板２１の
全面にＢＰＳＧ或いはＳＯＧなどを堆積して平坦化層２
８を形成し、フォトリソグラフィ及びエッチング工程で
第１、第２高濃度不純物領域２７ａ、２７ｂの表面の一
定の部分が露出されるように平坦化層２９とサリサイド
膜２８を選択的に除去してコンタクトホール３０を形成
する。第２高濃度領域２７ｂではゲート電極から離れた
位置であるのはいうまでもない。図１２ｇに示すよう
に、コンタクトホール３０が形成された平坦化層２８の
上に金属層を蒸着した後、選択的に除去してコンタクト
ホール３０を介して半導体基板２１と連結される金属配
線３１を形成する。
【００１８】
【発明の効果】以上説明したように、本発明によるＥＳ
Ｄ保護回路は、第２高濃度領域の上にゲート電極と一緒
にダミーゲート電極が形成され、その側面にも側壁が形
成され、それらで第２高濃度領域が覆われているので、
シリサイド物質をその上に載せて熱処理しても、その領
域にシリサイドが形成されることないので、サリサイド
工程でマスクを使用しなくてもよい。また、本発明方法
においては、第２高濃度不純物領域にシリサイドを形成
させないようするためにゲート電極及びその側壁形成と
全く一緒にダミーゲート電極とその側壁を形成させてい
るので、製造法として特に新たなステップを設ける必要
がなく、簡単に製造することができる。
【図面の簡単な説明】
【図１】 従来のＥＳＤ保護回路のレイアウト図。
【図２】 図１のII−II線上の従来のＥＳＤ保護回路を
示す構造断面図。
【図３】 図１のII−II線上の従来のＥＳＤ保護回路の
形成方法を示す工程断面図。
【図４】 図１のII−II線上の従来のＥＳＤ保護回路の
形成方法を示す工程断面図。
【図５】 本発明の第１実施形態のＥＳＤ保護回路を示
すレイアウト図。
【図６】 図５のIV−IV線上の本発明のＥＳＤ保護回路
を示す構造断面図。
【図７】 本発明の第２実施形態のＥＳＤ保護回路を示
すレイアウト図。
【図８】 図７のＶ−Ｖ線上の本発明のＥＳＤ保護回路
を示す構造断面図。
【図９】 本発明の第３実施形態のＥＳＤ保護回路を示
すレイアウト図。
【図１０】 図９のVI−VI線上の本発明のＥＳＤ保護回
路を示す構造断面図。
【図１１】 図７のＶ−Ｖ線上の本発明のＥＳＤ保護回
路の形成方法を示す工程断面図。
【図１２】 図７のＶ−Ｖ線上の本発明のＥＳＤ保護回
路の形成方法を示す工程断面図。
【符号の説明】
２１ 半導体基板 ２２ 素子隔離膜 ２３ ゲート絶縁膜 ２４ａ ゲート電極 ２４ｂ ダミーゲート電極 ２５ フォトレジスト ２６ 絶縁膜側壁 ２７ａ 第１高濃度ｎ型不純物領域 ２７ｂ 第２高濃度ｎ型不純物領域 ２８ サリサイド膜 ２９ 平坦化層 ３０ コンタクトホール ３１ 金属配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゼ・ギョン・アン 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・カギョン−ドン・ 1189・ヒョンソク １ チャ アパートメ ント 101−601 (72)発明者 ミョン・グ・リ 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・ヒャンゾン−ド ン・（番地なし）・１ エルジイ バンド チャイ キスクサ ビイ918

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 素子隔離膜で区画されたアクティブ領域
    の所定の位置にゲート電極を形成させ、その両側に第１
    及び第２高濃度領域を形成させ、その第２高濃度領域を
    第１高濃度領域より広くし、第１、第２高濃度領域のゲ
    ート電極から離れた位置で金属配線と連結させた静電放
    電保護回路において、第２高濃度領域のゲート電極と金
    属配線との間にゲート電極とともに形成されるダミーゲ
    ート電極を配置すると共にその側面にゲート電極の側面
    に形成させる絶縁物側壁と同じ絶縁物側壁を形成させ、
    そのダミーゲート電極の配置間隔をダミーゲート電極と
    その側面に形成させた絶縁物側壁とによって第２高濃度
    領域のゲート電極と金属配線との間を覆う間隔であるこ
    とをことを特徴とする静電放電保護回路。
  2. 【請求項２】 ダミーゲート電極をゲート電極の形成方
    向と平行な方向に多数配置した請求項１記載の静電放電
    保護回路。
  3. 【請求項３】 ダミーゲート電極をゲート電極の形成方
    向と直角方向に多数配置した請求項１記載の静電放電保
    護回路。
  4. 【請求項４】 ダミーゲート電極を矩形の形状として、
    それを縦横に多数配置した請求項１記載の静電放電保護
    回路。
  5. 【請求項５】 半導体基板のフィールド領域に素子隔離
    膜を形成するステップと、 半導体基板の全面にゲート絶縁膜及び導電層を形成する
    ステップと、 導電層及びゲート絶縁膜を選択的に除去してゲート電極
    を形成すると同時に、ゲート電極と一定の間隙を保って
    ゲート電極の一方の側に複数のダミーゲート電極を形成
    するステップと、 ゲート電極とダミーゲート電極の側面に絶縁膜側壁を形
    成するステップと、 ゲート電極の両側に第１、第２高濃度不純物領域を形成
    するステップと、前記第１高濃度不純物領域、ゲート電
    極、及びダミーゲート電極の表面にシリサイド膜を形成
    するステップと、 第１、第２高濃度不純物領域に電気的に連結される金属
    配線を少なくとも第２高濃度不純物領域ではゲート電極
    から離れた箇所に形成するステップと、を備え、ダミー
    ゲート電極はそれ自身とその絶縁膜側壁とで第２高濃度
    不純物領域の表面を覆うことができる間隔で配置される
    ことを特徴とする静電放電保護回路の形成方法。
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