KR20190083231A - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판 상에 형성된 소자분리막에 의해 정의된 활성 영역과, 상기 활성 영역에 형성된 한 쌍의 소스/드레인 영역과, 상기 활성 영역 상에 형성되고 제1 수평 방향에서의 최대 폭이 상기 활성 영역의 폭과 같거나 작은 게이트 전극과, 상기 소자분리막 상에서 상기 게이트 전극의 측벽을 덮는 제1 스페이서부와 상기 활성 영역 상에서 상기 게이트 전극의 측벽을 덮는 제2 스페이서부를 포함하는 절연 스페이서와, 상기 활성 영역과 상기 게이트 전극과의 사이에 개재된 게이트 절연부를 가지는 절연 박막 패턴을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 아날로그 반도체 소자 구현을 위한 게이트 전극을 포함하는 집적회로 소자에 관한 것이다.
전자 산업이 발전함에 따라 집적회로 소자의 집적도가 점차 증가하고, 이에 따라 축소된 면적 내에서 집적회로 소자의 신뢰성을 향상시키기 위한 최적 설계가 필요하다. 특히, LCD (liquid crystal display device) 또는 PDP (plasma display panel; PDP) 등과 같은 디스플레이 장치를 구동하기 위한 DDI (display driver IC)가 개발되고 있다. DDI는 약 8 ∼ 200 V의 높은 전압에서 동작하는 고전압 트랜지스터를 구비한다. DDI와 같은 구동 장치에 포함되는 고전압 트랜지스터들은 MLDD (modified lightly doped drain), FLDD (field lightly doped drain), 또는 DDD (double diffused drain) 구조를 가질 수 있으며, 이와 같은 구조를 가지는 통상의 고전압 트랜지스터들에서는 소자 분리 영역과 활성 영역과의 경계면 부근에서 형성되는 원하지 않는 엣지 채널(edge channel)로 인한 험프(hump) 현상이 발생될 수 있고 이에 따라 지금까지는 험프 현상을 개선하기 위하여 집적회로 소자의 사이즈를 축소하는 데 불리한 구조를 채용하여 왔다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고전압 트랜지스터에서 소자 분리 영역과 활성 영역과의 경계면 부근에 원하지 않는 엣지 채널이 형성되는 것을 방지하고 험프 현상을 억제하여 문턱 전압 (threshold voltage) 감소를 방지하면서 고전압 트랜지스터의 점유 면적을 줄임으로써, 고도로 축소된 면적 내에서 최소한의 면적으로 원하는 퍼포먼스(performance)를 구현할 수 있고 우수한 신뢰성을 제공할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 형성된 소자분리막에 의해 정의되고 제1 수평 방향에서 제1 폭을 가지는 활성 영역과, 상기 활성 영역에 형성된 한 쌍의 소스/드레인 영역과, 상기 활성 영역 상에서 상기 한 쌍의 소스/드레인 영역 사이에 형성되고, 상기 제1 수평 방향에서의 최대 폭이 상기 제1 폭과 같거나 작은 게이트 전극과, 상기 소자분리막 상에서 상기 게이트 전극의 측벽을 덮는 제1 스페이서부와 상기 활성 영역 상에서 상기 게이트 전극의 측벽을 덮는 제2 스페이서부를 포함하는 절연 스페이서와, 상기 활성 영역과 상기 게이트 전극과의 사이에 개재된 게이트 절연부를 가지는 절연 박막 패턴을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 수평 방향에서 제1 폭을 가지는 활성 영역을 정의하는 트렌치 영역을 가지는 기판과, 상기 트렌치 영역을 채우는 소자분리막과, 상기 활성 영역 위에 형성되고 상기 제1 수평 방향에서의 최대 폭이 상기 제1 폭과 같거나 작은 게이트 전극과, 상기 활성 영역 및 상기 소자분리막 위에서 상기 게이트 전극의 측벽들을 덮는 절연 스페이서와, 상기 활성 영역 내에 형성되고 상기 게이트 전극 및 상기 절연 스페이서를 사이에 두고 서로 이격되어 있는 한 쌍의 소스/드레인 영역과, 상기 활성 영역 및 상기 소자분리막을 덮도록 상기 기판의 주면과 평행하게 연장되고, 상기 활성 영역과 상기 게이트 전극과의 사이에 개재된 게이트 절연부를 가지는 절연 박막 패턴을 포함하고, 상기 한 쌍의 소스/드레인 영역 사이의 활성 영역의 상면에서 상기 활성 영역과 상기 소자분리막과의 경계로부터 상기 게이트 전극의 측벽의 연장선까지의 최단 수평 거리는 0과 같거다 더 크다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판에서 제1 수평 방향으로 서로 이격된 위치에 정의되어 있고 상기 제1 수평 방향에서 서로 이웃하는 제1 활성 영역 및 제2 활성 영역과, 상기 제1 활성 영역과 상기 제2 활성 영역과의 사이의 분리 영역을 채우는 소자분리막과, 상기 제1 활성 영역 및 제2 활성 영역에 각각 형성된 복수의 불순물 확산 영역과, 상기 제1 활성 영역 상에 형성되고 상기 제1 수평 방향에서 상기 제1 활성 영역의 폭과 같거나 더 작은 폭을 가지는 제1 게이트 전극과, 상기 분리 영역에서 상기 소자분리막을 덮으며 상기 제1 게이트 전극의 측벽들을 덮는 제1 절연 스페이서와, 상기 제2 활성 영역 상에 형성되고 상기 제1 수평 방향에서 상기 제2 활성 영역의 폭과 같거나 더 작은 폭을 가지는 제2 게이트 전극과, 상기 분리 영역에서 상기 소자분리막을 덮으며 상기 제2 게이트 전극의 측벽들을 덮는 제2 절연 스페이서를 포함하고, 상기 제1 수평 방향에서 상기 제1 활성 영역과 제2 활성 영역과의 사이의 이격 거리는 상기 제2 수평 방향을 따라 일정하고, 상기 제1 수평 방향에서 상기 제1 게이트 전극과 상기 제2 게이트 전극과의 최단 거리는 상기 이격 거리와 같거나 더 크다.
본 발명의 기술적 사상에 의한 집적회로 소자는 트랜지스터의 점유 면적을 줄일 수 있으며, 트랜지스터에서 소자 분리 영역과 활성 영역과의 경계면 부근에 원하지 않는 엣지 채널이 형성되어 험프 현상이 발생되는 것을 억제함으로써, 축소된 면적 내에서 최소한의 면적으로 원하는 퍼포먼스를 구현할 수 있으며, 우수한 신뢰성을 제공할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 X - X' 선 단면도이고, 도 1c는 도 1a의 Y - Y' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 3b는 도 3a의 Y - Y' 선 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 4b는 도 4a의 Y - Y' 선 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 예시적인 구성을 설명하기 위한 평면 레이아웃 다이어그램이다.
도 6a 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 6a, 도 7a, ..., 도 16a는 각각 도 1a의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 도시한 단면도이고, 도 6b, 도 7b, ..., 도 16b는 각각 도 1a의 Y - Y' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 도시한 단면도이고, 도 7c는 도 7a 및 도 7b에 예시한 일부 구성 요소들의 평면 구조를 보여주는 평면도이고, 도 10c는 도 10a 및 도 10b에 예시한 일부 구성 요소들의 평면 구조를 보여주는 평면도이다.
도 17a는 도 2에 예시한 집적회로 소자의 예시적인 제조 방법을 설명하기 위한 단면도이고, 도 17b는 도 17a에 예시한 일부 구성 요소들의 평면 구조를 예시한 평면도이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치의 개략적인 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 X - X' 선 단면도이고, 도 1c는 도 1a의 Y - Y' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 웰(112)이 형성된 기판(110)상에 형성된 트랜지스터(TR1)를 포함한다. 트랜지스터(TR1)는 약 8 ∼ 200 V의 높은 전압에서 동작하는 고전압 트랜지스터일 수 있다.
기판(110)은 트렌치 영역(T1)을 포함한다. 트렌치 영역(T1) 및 트렌치 영역(T1)을 채우는 소자분리막(114)에 의해 기판(110)에 활성 영역(AC)이 정의될 수 있다. 활성 영역(AC)은 Y 방향(제1 수평 방향)에서 제1 폭(WA1)을 가진다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
활성 영역(AC)에는 웰(112)에 의해 포위되는 한 쌍의 소스/드레인 영역(116)이 형성되어 있다. 웰(112)은 제1 도전형, 예를 들면 p형의 불순물 도핑 영역으로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(116)은 상기 제1 도전형과 반대인 제2 도전형, 예를 들면 n형의 불순물 도핑 영역으로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(116) 각각의 상부에는 고농도 도핑 영역(116H)이 형성되어 있다. 소스/드레인 영역(116) 및 고농도 도핑 영역(116H)은 각각 동일한 도전형으로 도핑되어 있으며, 고농도 도핑 영역(116H)에서의 불순물 농도는 소스/드레인 영역(116)에서의 불순물 농도보다 더 클 수 있다.
활성 영역(AC) 상에서 한 쌍의 소스/드레인 영역(116) 사이에 게이트 전극(130)이 형성되어 있다. 게이트 전극(130)은 소자분리막(114)과 수직으로 오버랩되는 부분을 포함하지 않고 활성 영역(AC)에만 수직으로 오버랩되도록 배치될 수 있다. Y 방향(제1 수평 방향)에서 게이트 전극(130)의 최대 폭(WG1)은 제1 폭(WA1)과 같거나 작을 수 있다. 도 1a 내지 도 1c에서 게이트 전극(130)의 최대 폭(WG1)이 제1 폭(WA1)과 같은 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1a 내지 도 1c에 예시한 바에 한정되지 않는다. 예를 들면, 도 1a에 예시한 평면에서 볼 때, 게이트 전극(130)이 활성 영역(AC)의 범위를 벗어나지 않는 범위 내에서 게이트 전극(130)의 최대 폭은 제1 폭(WA1)보다 더 작을 수도 있다.
도 1c에 예시한 바와 같이, 게이트 전극(130)은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계를 덮지 않을 수 있다. Y 방향(제1 수평 방향)에서 게이트 전극(130)의 양 측벽은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계와 수직으로 일직선상에 얼라인될 수 있다. 이에 따라, Y 방향(제1 수평 방향)에서 게이트 전극(130)의 양 측벽으로부터 기판(110)을 향해 연장되는 가상의 수직 연장선(L1, L2)은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계를 지날 수 있다.
집적회로 소자(100)에서, 한 쌍의 소스/드레인 영역(116) 사이의 활성 영역(AC)의 상면에서 활성 영역(AC)과 소자분리막(114)과의 경계로부터 가상의 수직 연장선(L1, L2)까지의 최단 수평 거리는 실질적으로 0 일 수 있다.
게이트 전극(130)의 상부에는 고농도 도핑 영역(130D)이 형성될 수 있다. 고농도 도핑 영역(130D)에는 제2 도전형의 불순물이 도핑되어 있을 수 있다. 고농도 도핑 영역(130D)과 한 쌍의 소스/드레인 영역(116) 각각의 상부에 형성된 고농도 도핑 영역(116H)은 동일한 불순물 이온을 포함할 수 있다.
집적회로 소자(100)는 게이트 전극(130)의 측벽들을 덮는 절연 스페이서(140)를 포함할 수 있다. 절연 스페이서(140)는 도 1c에서 볼 수 있는 바와 같이 소자분리막(114) 상에 배치되어 게이트 전극(130)의 측벽을 덮는 제1 스페이서부(140A)와, 도 1b에서 볼 수 있는 바와 같이 활성 영역(AC) 상에 배치되어 게이트 전극(130)의 측벽을 덮는 제2 스페이서부(140B)를 포함할 수 있다. 제1 스페이서부(140A) 및 제2 스페이서부(140B)는 일체로 연결될 수 있다. 제1 스페이서부(140A)의 제1 수직 길이(HL1)는 제2 스페이서부(140B)의 제2 수직 길이(HL2)보다 더 작을 수 있다.
활성 영역(AC)과 게이트 전극(130)과의 사이에는 절연 박막 패턴(120P)이 개재될 수 있다. 절연 박막 패턴(120P)은 서로 일체로 연결되어 있는 게이트 절연부(120GD), 제1 연장 절연부(120E1), 및 제2 연장 절연부(120E2)를 포함할 수 있다. 게이트 절연부(120GD)는 활성 영역(AC)의 채널 영역(CH)과 게이트 전극(130)과의 사이에 개재되고, 제1 연장 절연부(120E1)는 제1 스페이서부(140A)와 소자분리막(114)과의 사이에 개재되고, 제2 연장 절연부(120E2)는 제2 스페이서부(140B)와 활성 영역(AC)과의 사이에 개재될 수 있다. 절연 박막 패턴(120P)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연부(120GD)의 두께와 제1 연장 절연부(120E1)의 두께는 실질적으로 동일할 수 있다. 제1 연장 절연부(120E1)의 두께와 제2 연장 절연부(120E2)의 두께는 서로 다를 수 있다. 일부 실시예들에서, 제1 연장 절연부(120E1)의 두께가 제2 연장 절연부(120E2)의 두께보다 더 클 수 있다. 이에 따라, 도 1b에서 점선 원(AX1)으로 표시한 영역에 예시된 바와 같이, 절연 박막 패턴(120P)은 단차부(ST1)를 가질 수 있다. 단차부(ST1)는 제2 스페이서부(140B)와 게이트 전극(130)과의 사이의 계면의 수직 연장선상에서 게이트 절연부(120GD)와 제2 연장 절연부(120E2)와의 사이에 배치될 수 있다.
기판(110) 상에는 소자분리막(114), 게이트 전극(130), 및 한 쌍의 소스/드레인 영역(116)을 각각 덮는 층간절연막(160)이 형성되어 있고, 게이트 콘택 플러그(172) 및 복수의 소스/드레인 콘택 플러그(174)가 층간절연막(160)을 관통하도록 연장될 수 있다. 층간절연막(160)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 게이트 콘택 플러그(172)는 게이트 전극(130)의 상부에 형성된 제1 금속 실리사이드막(152)을 통해 게이트 전극(130)에 연결될 수 있다. 복수의 소스/드레인 콘택 플러그(174)는 각각 고농도 도핑 영역(130D)의 상부에 형성된 제2 금속 실리사이드막(154)을 통해 소스/드레인 영역(116)에 연결될 수 있다.
일부 실시예들에서, 제1 금속 실리사이드막(152) 및 제2 금속 실리사이드막(154)은 각각 티타늄(Ti) 실리사이드, 코발트(Co) 실리사이드, 또는 니켈(Ni) 실리사이드로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 일부 실시예들에서, 게이트 콘택 플러그(172) 및 복수의 소스/드레인 콘택 플러그(174)는 각각 도전성 배리어막과 금속 플러그의 적층 구조로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합으로 이루어지고, 상기 금속 플러그는 텅스텐(W)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일반적으로, 약 8 ∼ 200 V의 높은 전압에서 동작하는 고전압 트랜지스터에서 게이트 전극이 활성 영역의 상면 뿐 만 아니라 상기 활성 영역을 정의하는 소자분리막의 상면 위에까지 길게 연장되고 이에 따라 상기 활성 영역과 상기 소자분리막과의 사이의 계면을 지나 연장되어 있는 구조를 가지는 경우, 상기 활성 영역과 소자분리막과의 사이의 계면 근방에서 도펀트 편석 (dopant segregation)으로 인해 웰 도핑 농도가 다른 부분에 비해 감소될 수 있으므로, 게이트 전극에 문턱 전압보다 낮은 전압이 인가된 경우에도 상기 계면 근방에서 쉽게 반전(inversion)될 수 있다. 그 결과, 문턱 전압보다 낮은 전압에서 상기 계면 근방에 엣지 채널이 형성되어 험프 현상이 유발될 수 있다. 이와 같은 험프 현상이 발생되는 경우, 상기 게이트 전극의 엣지 부분에서 형성되는 기생 트랜지스터로 인해 트랜지스터의 문턱 전압이 저하될 수 있고, 문턱 전압 이하에서 누설 전류가 증가할 수 있으며, 특히 아날로그 반도체 소자에서는 치명적인 전류 산포 불량을 초래하여 트랜지스터의 오동작을 유발할 수 있다.
그러나, 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)에서는 게이트 전극(130)이 활성 영역(AC)과 소자분리막(114)과의 사이의 경계를 지나도록 연장되지 않음으로써, 활성 영역(AC)과 소자분리막(114)과의 사이의 경계 부분에서는 게이트 전극(130)에 인가된 전압의 영향을 받지 않을 수 있다. 따라서, 상기 경계 부분에 엣지 채널이 형성될 수 없으며, 이에 따라 험프 현상이 유발되지 않을 수 있다.
또한, 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)에서는 게이트 전극(130)이 소자분리막(114)과 수직으로 오버랩되지 않도록 활성 영역(AC) 위에 배치되어 있으므로, 기판(110) 상에서 하나의 트랜지스터(TR1)가 차지하는 면적이 감소되어, 소자의 스케일 다운에 유리한 구조를 제공할 수 있으며, 고도로 축소된 면적 내에서 최소한의 면적으로 원하는 퍼포먼스를 구현할 수 있는 트랜지스터(TR1)를 제공할 수 있다. 또한, 집적회로 소자(100)를 제조하는 데 있어서, 레이아웃 설계를 단순화할 수 있고 복잡한 디자인 룰(design rule)을 적용할 필요가 없으므로 집적회로 소자(100) 제조 공정의 생산성이 향상될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 2에는 도 1a의 Y - Y' 선 단면에 대응하는 부분의 변형된 구성이 예시되어 있다. 도 2에서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 소자(200)는 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)의 트랜지스터(TR2)는 활성 영역(AC)과 게이트 전극(130)과의 사이에 개재된 절연 박막 패턴(120Q)을 포함할 수 있다. 절연 박막 패턴(120Q)은 도 1a 내지 도 1c를 참조하여 설명한 절연 박막 패턴(120P)과 대체로 동일한 구성을 가질 수 있다. 단, 절연 박막 패턴(120Q)에서는 도 2에서 점선 원(AX2)으로 표시한 영역에 예시된 바와 같이, 게이트 절연부(120GD)와 제2 연장 절연부(120E2)와의 사이의 단차부(ST2)가 게이트 전극(130)으로부터 이격된 위치에 배치될 수 있다. 단차부(ST2)는 제2 스페이서부(140B)와 게이트 전극(130)과의 사이의 계면보다 소자분리막(114)에 더 가까이 위치될 수 있다.
제2 스페이서부(140B)는 단차부(ST2)를 덮을 수 있으며, 제2 스페이서부(140B)는 단차부(ST2)의 형상에 대응하는 형상으로 단차가 형성된 저면(140BS)을 포함할 수 있다.
도 2를 참조하여 설명한 집적회로 소자(200)에 의하면, 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)에 대하여 설명한 바와 유사하게, 게이트 전극(130)이 활성 영역(AC)과 소자분리막(114)과의 사이의 경계를 지나지 않으므로, 활성 영역(AC)과 소자분리막(114)과의 사이의 경계 부분에 형성되는 엣지 채널로 인한 험프 현상을 억제할 수 있다. 또한, 게이트 전극(130)이 소자분리막(114)과 수직으로 오버랩되지 않으므로, 기판(110) 상에서 하나의 트랜지스터(TR2)가 차지하는 면적이 감소되어, 소자의 스케일 다운에 유리한 구조를 제공할 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 3a는 집적회로 소자(300)의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 3b는 도 3a의 Y - Y' 선 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(300)는 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)의 트랜지스터(TR3)의 게이트 전극(330)의 최대 폭(WG3)은 Y 방향(제1 수평 방향)에서 활성 영역(AC)의 제1 폭(WA1)보다 더 작다. 게이트 전극(330)은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계를 덮지 않으며, 도 3a에 예시한 평면에서 볼 때, Y 방향(제1 수평 방향)에서 게이트 전극(330)의 양 측벽은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계로부터 이격되어 있으며, Y 방향(제1 수평 방향)에서 게이트 전극(330)의 양 측벽은 활성 영역(AC)의 범위 내에 위치될 수 있다.
한 쌍의 소스/드레인 영역(116) 사이의 활성 영역(AC)에서, 활성 영역(AC)의 상면과 소자분리막(114)과의 계면과, 게이트 전극(330)의 측벽으로부터 기판(110)을 향해 연장되는 가상의 수직 연장선(L31, L32)과의 사이의 최단 수평 거리(G3)는 0보다 더 클 수 있다. 일부 실시예들에서, 활성 영역(AC)의 상면과 소자분리막(114)과의 경계로부터 수직 연장선(L31, L32)까지의 최단 수평 거리(G3)는 0 보다 더 크고 약 0.3 μm 이하인 범위 내에서 선택될 수 있다.
한 쌍의 소스/드레인 영역(116) 사이에서 절연 스페이서(140)의 제1 스페이서부(140A)는 활성 영역(AC)과 소자분리막(114)과의 경계를 덮을 수 있다.
게이트 전극(330)의 상부에는 고농도 도핑 영역(330D)이 형성될 수 있다. 게이트 전극(330) 및 고농도 도핑 영역(330D)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 게이트 전극(130) 및 고농도 도핑 영역(130D)에 대하여 설명한 바와 대체로 동일하다.
도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(300)에 의하면, 게이트 전극(330)이 활성 영역(AC)과 소자분리막(114)과의 사이의 경계를 지나지 않으므로, 활성 영역(AC)과 소자분리막(114)과의 사이의 경계 부분에 형성되는 엣지 채널로 인한 험프 현상을 억제할 수 있다. 또한, 게이트 전극(330)이 소자분리막(114)과 수직으로 오버랩되지 않으므로, 기판(110) 상에서 하나의 트랜지스터(TR3)가 차지하는 면적이 감소되어, 소자의 스케일 다운에 유리한 구조를 제공할 수 있다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 집적회로 소자(400)의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 4b는 도 4a의 Y - Y' 선 단면도이다. 도 4a 및 도 4b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(400)는 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)의 트랜지스터(TR4)는 게이트 전극(430)을 포함한다. Y 방향(제1 수평 방향)에서, 게이트 전극(430) 중 적어도 일부는 소자분리막(114)과 수직으로 오버랩되는 부분을 포함하지 않고 활성 영역(AC)에만 수직으로 오버랩되도록 배치될 수 있다. Y 방향(제1 수평 방향)에서 게이트 전극(130)의 최대 폭(WG4)은 제1 폭(WA1)과 같거나 작을 수 있다.
Y 방향(제1 수평 방향)에서, 게이트 전극(430)의 양 단부 중 일단부는 소자분리막(114)과 활성 영역(AC)의 상면과의 경계를 덮지 않으며, Y 방향(제1 수평 방향)에서 게이트 전극(430)의 양 측벽 중 일측벽(S41)은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계로부터 소자분리막(114)으로부터 멀어지는 방향으로 이격된 위치에 있을 수 있다. 따라서, Y 방향(제1 수평 방향)에서 게이트 전극(430)의 일측벽(S41)은 평면에서 볼 때 활성 영역(AC)의 범위 내에 위치될 수 있다. 게이트 전극(430)의 양 단부 중 타단부는 소자분리막(114)과 활성 영역(AC)의 상면과의 경계를 덮으며, Y 방향(제1 수평 방향)에서 게이트 전극(430)의 양 측벽 중 타측벽(S42)은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계로부터 활성 영역(AC)으로부터 멀어지는 방향으로 이격된 위치에 있을 수 있다. 따라서, Y 방향(제1 수평 방향)에서 게이트 전극(430)의 타측벽(S42)은 평면에서 볼 때 활성 영역(AC)의 범위 밖에서 소자분리막(114) 위에 위치될 수 있다.
집적회로 소자(400)에서, 한 쌍의 소스/드레인 영역(116) 사이에서 활성 영역(AC)의 상면과 소자분리막(114)과의 경계와, 게이트 전극(430)의 일측벽(S41)으로부터 기판(110)을 향해 연장되는 가상의 연장선(L42)과의 사이의 최단 수평 거리(G4)는 0보다 더 클 수 있다. 일부 실시예들에서, 활성 영역(AC)의 상면과 소자분리막(114)과의 경계로부터 가상의 연장선(L42)까지의 최단 수평 거리(G4)는 0 보다 더 크고 약 0.3 μm 이하인 범위 내에서 선택될 수 있다.
한 쌍의 소스/드레인 영역(116) 사이에 있는 절연 스페이서(140)의 제1 스페이서부(140A) 중 게이트 전극(430)의 일측벽(S41)을 덮는 제1 스페이서부(140A)는 활성 영역(AC)과 소자분리막(114)과의 경계를 덮고, 게이트 전극(430)의 타측벽(S42)을 덮는 제1 스페이서부(140A)는 활성 영역(AC)과 소자분리막(114)과의 경계를 덮지 않을 수 있다. 게이트 전극(430)의 타측벽(S42)을 덮는 제1 스페이서부(140A)는 소자분리막(114) 위에 배치되어 소자분리막(114)과 수직으로 오버랩되어 있지만 활성 영역(AC)과는 수직으로 오버랩되지 않는 위치에 배치될 수 있다.
게이트 전극(430)의 상부에는 고농도 도핑 영역(430D)이 형성될 수 있다. 게이트 전극(430) 및 고농도 도핑 영역(430D)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 게이트 전극(130) 및 고농도 도핑 영역(130D)에 대하여 설명한 바와 대체로 동일하다.
도 4a 및 도 4b를 참조하여 설명한 집적회로 소자(400)에 의하면, 게이트 전극(430)의 적어도 일부가 활성 영역(AC)과 소자분리막(114)과의 사이의 경계를 지나지 않으므로, 활성 영역(AC)과 소자분리막(114)과의 사이의 경계 부분에 형성되는 엣지 채널로 인한 험프 현상을 억제할 수 있다. 또한, 게이트 전극(430)이 소자분리막(114)과 수직으로 오버랩되는 면적을 최소화할 수 있으므로, 기판(110) 상에서 하나의 트랜지스터(TR4)가 차지하는 면적이 감소되어, 소자의 스케일 다운에 유리한 구조를 제공할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 예시적인 구성을 설명하기 위한 평면 레이아웃 다이어그램이다. 도 5에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(500)는 기판(110)에 정의된 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 포함한다. 제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 상에는 각각 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)가 형성되어 있다. 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)는 각각 약 8 ∼ 200 V의 높은 전압에서 동작하는 고전압 트랜지스터일 수 있다.
제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)는 각각 도 1a 내지 도 1c를 참조하여 설명한 트랜지스터(TR1)와 대체로 동일한 구성을 가질 수 있다.
제1 활성 영역(AC1) 및 제2 활성 영역(AC2)은 기판(110) 상에 형성된 소자분리막(114)에 의해 정의된 것으로서, 소자분리막(114)의 분리 영역(114S)을 사이에 두고 서로 Y 방향(제1 수평 방향)으로 서로 이격되어 있다.
제1 활성 영역(AC1) 및 제2 활성 영역(AC2)은 Y 방향(제1 수평 방향)에 수직인 X 방향(제2 수평 방향)으로 나란히 연장되도록 형성될 수 있다. 소자분리막(114) 중 분리 영역(114S)의 Y 방향(제1 수평 방향) 폭(114W)은 제1 활성 영역(AC1)과 제2 활성 영역(AC2)과의 사이에서 X 방향(제2 수평 방향)을 따라 일정할 수 있다.
제1 활성 영역(AC1) 상에는 제1 게이트 전극(530A)이 형성되어 있고, 제2 활성 영역(AC2) 상에는 제2 게이트 전극(530B)이 형성되어 있다. 제1 게이트 전극(530A) 및 제2 게이트 전극(530B)은 각각 도 1a 내지 도 1c를 참조하여 설명한 게이트 전극(130)과 동일한 구성을 가질 수 있다. 제1 게이트 전극(530A)은 제1 활성 영역(AC1)과 소자분리막(114)과의 경계를 덮지 않도록 제1 활성 영역(AC1)의 상부에 위치될 수 있다. 제2 게이트 전극(530B)은 제2 활성 영역(AC2)과 소자분리막(114)과의 경계를 덮지 않도록 제2 활성 영역(AC2)의 상부에 위치될 수 있다. 제1 게이트 전극(530A) 및 제2 게이트 전극(530B)은 분리 영역(114S)과 수직으로 오버랩되는 부분을 포함하지 않을 수 있다.
Y 방향(제1 수평 방향)에서 제1 게이트 전극(530A) 및 제2 게이트 전극(530B) 각각의 최대 폭(WG51, WG52)은 제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 각각의 폭(WA51, WA52)과 같거나 작을 수 있다.
Y 방향(제1 수평 방향)에서, 제1 게이트 전극(530A)과 제2 게이트 전극(530B)과의 최단 거리는 소자분리막(114)의 분리 영역(114S)의 Y 방향(제1 수평 방향) 폭(114W)과 동일하거나 더 클 수 있다.
제1 트랜지스터(TR5A)는 제1 게이트 전극(530A)의 측벽들을 덮는 제1 절연 스페이서(540A)를 포함할 수 있다. 제2 트랜지스터(TR5B)는 제2 게이트 전극(530B)의 측벽들을 덮는 제2 절연 스페이서(540B)를 포함할 수 있다. 제1 절연 스페이서(540A) 및 제2 절연 스페이서(540B)는 각각 도 1a 내지 도 1c를 참조하여 설명한 절연 스페이서(140)와 동일한 구성을 가질 수 있다.
제1 절연 스페이서(540A)는 제1 활성 영역(AC1)과 소자분리막(114)과의 경계를 덮는 부분, 소자분리막(114)을 덮는 부분, 및 제1 트랜지스터(TR5A)의 소스/드레인 영역(116)을 구성하는 불순물 확산 영역들을 덮는 부분을 포함할 수 있다. 제2 절연 스페이서(540B)는 제2 활성 영역(AC2)과 소자분리막(114)과의 경계를 덮는 부분, 소자분리막(114)을 덮는 부분, 및 제2 트랜지스터(TR5B)의 소스/드레인 영역(116)을 구성하는 불순물 확산 영역들을 덮는 부분을 포함할 수 있다.
도 1a 내지 도 1c를 참조하여 절연 스페이서(140)에 대하여 설명한 바와 유사하게, 제1 절연 스페이서(540A) 및 제2 절연 스페이서(540B)는 각각 소자분리막(114)의 분리 영역(114S) 상에서의 수직 길이(Z 방향 길이)와 소스/드레인 영역(116)을 구성하는 불순물 확산 영역들 상에서의 수직 길이(Z 방향 길이)가 서로 다를 수 있다.
도 1a 내지 도 1c를 참조하여 설명한 트랜지스터(TR1)와 유사하게, 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)는 각각 절연 박막 패턴(120P)(도 1b 및 도 1c 참조)을 포함할 수 있다. 절연 박막 패턴(120P)은 소자분리막(114)의 분리 영역(114S) 상에서의 두께와 소스/드레인 영역(116)을 구성하는 불순물 확산 영역들 상에서의 두께가 서로 다를 수 있다. 예를 들면, 소자분리막(114)의 분리 영역(114S) 상에서의 두께가 소스/드레인 영역(116)을 구성하는 불순물 확산 영역들 상에서의 두께보다 더 클 수 있다.
도 5에 예시한 집적회로 소자(500)에 따르면, 서로 이웃하는 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)에 포함된 제1 게이트 전극(530A) 및 제2 게이트 전극(530B)이 소자분리막(114)의 분리 영역(114S) 상부까지 연장되어 있지 않으므로, 제1 게이트 전극(530A)과 제2 활성 영역(AC2)과의 이격 거리, 및 제2 게이트 전극(530B)과 제1 활성 영역(AC1)과의 이격 거리가 충분히 확보될 수 있다. 따라서, 제1 게이트 전극(530A)으로부터의 누설 전류로 인해 제2 트랜지스터(TR5B)의 전기적 특성에 악영향을 미치거나, 제2 게이트 전극(530B)으로부터의 누설 전류로 인해 제1 트랜지스터(TR5A)의 전기적 특성에 악영향을 미치는 등의 문제들을 효과적으로 방지할 수 있다.
도 5에 예시한 집적회로 소자(500)를 설명하기 위하여 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)가 각각 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)의 트랜지스터(TR1)와 동일한 구조를 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 도 5에 예시한 바에 한정되지 않는다. 예를 들면, 도 5에 예시한 집적회로 소자(500)의 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)는 각각 도 1a 내지 도 4b에 예시한 집적회로 소자(100, 200, 300, 400)의 트랜지스터(TR1, TR2, TR3, TR4)와 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조를 가지는 트랜지스터들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
도 6a 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 특히, 도 6a 내지 도 16b에서, 도 6a, 도 7a, ..., 도 16a는 각각 도 1a의 X - X' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 도시한 단면도이고, 도 6b, 도 7b, ..., 도 16b는 각각 도 1a의 Y - Y' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 도시한 단면도이고, 도 7c는 도 7a 및 도 7b에 예시한 일부 구성 요소들의 평면 구조를 보여주는 평면도이고, 도 10c는 도 10a 및 도 10b에 예시한 일부 구성 요소들의 평면 구조를 보여주는 평면도이다. 도 6a 내지 도 16b를 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 6a 내지 도 16b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 기판(110) 내에 불순물 이온을 도핑하여 제1 도전형을 갖는 웰(112)을 형성한다. 일부 실시예들에서, 상기 제1 도전형이 p형인 경우, 웰(112)을 형성하기 위하여 기판(110)에 보론(B) 이온을 주입할 수 있으나, 이에 한정되는 것은 아니다.
그 후, 기판(110)을 일부 식각하여 기판(110)에 트렌치 영역(T1)을 형성하고, 트렌치 영역(T1)을 채우는 소자분리막(114)을 형성한다. 트렌치 영역(T1) 및 소자분리막(114)에 의해 기판(110)에 활성 영역(AC)이 정의될 수 있다.
일부 실시예들에서, 기판(110)에 트렌치 영역(T1)을 형성하기 위하여 기판(110) 상에 하드마스크 패턴(도시 생략)을 형성하고, 상기 하드마스크 패턴을 식각 마스크로 이용하여 기판(110)을 식각할 수 있다. 상기 하드마스크 패턴은 산화막과 질화막이 차례로 적층된 구조를 가질 수 있다. 소자분리막(114)은 실리콘 산화막으로 이루어질 수 있다. 소자분리막(114)을 형성하기 위하여, CVD (chemical vapor deposition) 공정을 이용할 수 있다.
도 7a 및 도 7b를 참조하면, 기판(110) 상에 활성 영역(AC)의 일부를 노출시키는 한 쌍의 개구(MH)를 가지는 마스크 패턴(M1)을 형성한 후, 마스크 패턴(M1)을 이온주입 마스크로 이용하여 한 쌍의 개구(MH)를 통해 노출되는 활성 영역(AC)에 상기 제1 도전형과 반대인 제2 도전형의 불순물 이온(DP1)을 주입하여, 웰(112) 내에 제2 도전형을 갖는 한 쌍의 소스/드레인 영역(116)을 형성한다.
일부 실시예들에서, 불순물 이온(DP1)은 인(P) 이온을 포함할 수 있다. 활성 영역(AC)에서 한 쌍의 소스/드레인 영역(116) 사이의 영역은 채널 영역(CH)이 될 수 있다.
도 7c는 마스크 패턴(M1)의 평면 구조를 보다 상세히 설명하기 위한 평면도이다. 도 7c에는 도 7a 및 도 7b에 예시한 일부 구성 요소들의 평면 구조가 예시되어 있다. 이해를 돕기 위하여, 활성 영역(AC) 중 마스크 패턴(M1)으로 덮이는 부분은 점선으로 표시하였다.
도 7a 내지 도 7c를 참조하면, 마스크 패턴(M1)에 형성된 한 쌍의 개구(MH)는 활성 영역(AC) 중 채널 영역(CH)을 사이에 두고 X 방향(제2 수평 방향)으로 서로 이격된 위치에 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 한 쌍의 소스/드레인 영역(116)이 형성된 도 7a 및 도 7b의 결과물로부터 마스크 패턴(M1)을 제거한 후, 활성 영역(AC) 및 소자분리막(114)을 덮는 절연 박막(120)을 형성한다.
일부 실시예들에서, 절연 박막(120)은 실리콘 산화막으로 이루어질 수 있다. 절연 박막(120)을 형성하기 위하여, CVD 공정, 또는 열산화 공정과 CVD 공정과의 조합을 이용할 수 있다.
일부 실시예들에서, 절연 박막(120)의 두께(TH1)는 채널 영역(CH) 위에서 약 400 ∼ 500 Å일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 절연 박막(120)은 기판(110) 상에 균일한 두께로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 절연 박막(120) 위에서 채널 영역(CH)을 덮는 게이트 전극(130)을 형성한다.
Y 방향(제1 수평 방향)에서, 게이트 전극(130)의 최대 폭(WG1)은 소자분리막(114)에 의해 한정되는 활성 영역(AC)의 제1 폭(WA1)(도 1a 참조)과 동일하거나 더 작을 수 있다. 게이트 전극(130)은 소자분리막(114)과 수직으로 오버랩되는 부분을 포함하지 않을 수 있다. 게이트 전극(130)은 활성 영역(AC)에만 수직으로 오버랩되도록 형성될 수 있다.
게이트 전극(130)의 측벽들은 한 쌍의 제1 측벽(S1, S2) 및 한 쌍의 제2 측벽(S3, S4)을 포함할 수 있다. 한 쌍의 제1 측벽(S1, S2)은 소자분리막(114) 상에 배치되고 게이트 전극(130) 중 Y 방향(제1 수평 방향) 양 끝부에서 소자분리막(114)의 상부를 향할 수 있다. 한 쌍의 제2 측벽(S3, S4)은 활성 영역(AC) 상에 배치되고 게이트 전극(130) 중 X 방향(제2 수평 방향) 양 끝부에서 한 쌍의 소스/드레인 영역(116)의 상부를 향할 수 있다.
도 9b에 도시한 바와 같이, 한 쌍의 제1 측벽(S1, S2)으로부터 기판(110)을 향해 연장되는 가상의 수직 연장선(L1, L2)은 소자분리막(114)과 활성 영역(AC)의 상면과의 경계를 지날 수 있다. 즉, 한 쌍의 제1 측벽(S1, S2)은 각각 소자분리막(114)과 활성 영역(AC)의 상면과의 경계와 수직으로 일직선상에 얼라인될 수 있다.
게이트 전극(130)을 형성하기 위하여, 절연 박막(120)이 형성된 도 8a 및 도 8b의 결과물 상의 전면에 도전층(도시 생략)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝하여, 절연 박막(120) 상에 게이트 전극(130)이 남도록 할 수 있다. 일부 실시예들에서, 게이트 전극(130)은 도핑된 폴리실리콘으로 이루어질 수 있다.
도 10a 및 도 10b를 참조하면, 게이트 전극(130)과, 게이트 전극(130) 주위에 노출된 절연 박막(120)의 일부를 덮는 마스크 패턴(M2)을 형성한다.
도 10c는 도 9a 및 도 9b를 참조하여 설명한 마스크 패턴(M2)의 형성 공정을 보다 상세히 설명하기 위한 평면도이다. 도 10c에는 도 10a 및 도 10b에 예시한 일부 구성 요소들의 평면 구조가 예시되어 있다. 도 10c에서, 이해를 돕기 위하여, 절연 박막(120)으로 덮인 한 쌍의 소스/드레인 영역(116)과, 마스크 패턴(M2)으로 덮인 게이트 전극(130)은 점선으로 나타내었다.
도 10a 내지 도 10c를 참조하면, X 방향(제2 수평 방향)에서, 마스크 패턴(M2)의 폭(WMX1)은 게이트 전극(130)의 폭과 실질적으로 동일할 수 있다. Y 방향(제1 수평 방향)에서, 마스크 패턴(M2)은 게이트 전극(130)의 상면과, 게이트 전극(130)의 한 쌍의 제1 측벽(S1, S2)와, 한 쌍의 제1 측벽(S1, S2) 주변에서 노출되는 절연 박막(120)을 덮기에 충분한 폭(WMY1)을 가지도록 형성될 수 있다. Y 방향(제1 수평 방향)에서, 마스크 패턴(M2)의 폭(WMY1)은 게이트 전극(130)의 폭보다 더 클 수 있다. X 방향(제2 수평 방향)에서, 마스크 패턴(M2)은 게이트 전극(130)의 상면은 덮지만 게이트 전극(130)의 한 쌍의 제2 측벽(S3, S4)은 덮지 않을 수 있다. 일부 실시예들에서, 마스크 패턴(M2)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 11a 및 도 11b를 참조하면, 마스크 패턴(M2)을 식각 마스크로 이용하여 마스크 패턴(M2)의 주위에서 노출된 절연 박막(120)을 일부 두께만큼 식각하여 절연 박막(120) 중 한 쌍의 소스/드레인 영역(116)을 덮는 부분들의 두께가 낮아진 절연 박막 패턴(120P)을 형성한다.
절연 박막(120) 중 활성 영역(AC)의 채널 영역(CH)과 게이트 전극(130)과의 사이에 있던 부분은 도 8a 및 도 8b에 예시한 절연 박막(120)의 초기 두께(TH1)를 유지하는 게이트 절연부(120GD)로 남게 될 수 있다. 절연 박막(120) 중 게이트 전극(130)의 한 쌍의 제1 측벽(S1, S2)에 인접한 소자분리막(114)을 덮는 부분, 즉 절연 박막(120) 중 Y 방향(제1 수평 방향)에서 게이트 전극(130)의 연장선상에 있는 부분들도 게이트 절연부(120A)와 유사하게 절연 박막(120)의 초기 두께(TH1)를 유지하는 제1 연장 절연부(120E1)로 남게 될 수 있다. 그리고, 절연 박막(120) 중 한 쌍의 소스/드레인 영역(116)을 덮는 부분은 절연 박막(120)의 초기 두께(TH1)보다 더 작은 두께(TH2)를 가지는 제2 연장 절연부(120E2)로 남게 될 수 있다.
절연 박막 패턴(120P)을 구성하는 게이트 절연부(120GD), 제1 연장 절연부(120E1), 및 제2 연장 절연부(120E2)는 서로 일체로 연결되어 있으며, 게이트 절연부(120GD)의 두께와 제1 연장 절연부(120E1)의 두께는 실질적으로 동일할 수 있다. 제1 연장 절연부(120E1)의 두께는 제2 연장 절연부(120E2)의 두께의 약 4 ∼ 10 배 일 수 있다. 일부 실시예들에서, 제2 연장 절연부(120E2)의 두께는 약 50 ∼ 100 Å일 수 있다. 예를 들면, 제2 연장 절연부(120E2)의 두께는 약 80 Å일 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물로부터 마스크 패턴(M2)을 제거한 후, 게이트 전극(130)의 측벽들을 덮는 절연 스페이서(140)를 형성한다.
절연 스페이서(140)는 도 1a에 예시한 바와 같이 게이트 전극(130)을 포위하는 링 형상을 가질 수 있다. 절연 스페이서(140)는 소자분리막(114) 상에 배치되고 게이트 전극(130)의 측벽들 중 한 쌍의 제1 측벽(S1, S2)을 덮는 제1 스페이서부(140A)와, 활성 영역(AC) 상에 배치되고 게이트 전극(130)의 측벽들 둥 한 쌍의 제2 측벽(S3, S4)을 덮는 제2 스페이서부(140B)를 포함할 수 있다.
제1 스페이서부(140A) 및 제2 스페이서부(140B)는 일체로 연결되어 있으며, 제1 스페이서부(140A)의 제1 수직 길이(HL1)는 제2 스페이서부(140B)의 제2 수직 길이(HL2)보다 더 작다.
일부 실시예들에서, 제1 스페이서부(140A)와 게이트 전극(130)과의 사이의 계면으로부터 기판(110)을 향해 연장되는 가상의 수직 연장선(L1)은 소자분리막(114)에 접하는 활성 영역(AC)의 상면 아웃라인(outline)을 지날 수 있다.
도 13a 및 도 13b를 참조하면, 절연 스페이서(140)가 형성된 결과물 전면에 마스크 패턴(M3)을 형성한다. 마스크 패턴(M3)에는 게이트 전극(130)의 상면을 노출시키는 제1 홀(MH31)과, 한 쌍의 소스/드레인 영역(116) 각각의 상부에서 절연 박막 패턴(120P)의 제2 연장 절연부(120E2)를 노출시키는 복수의 제2 홀(MH32)이 형성될 수 있다. 일부 실시예들에서, 마스크 패턴(M3)은 포토레지스트 패턴으로 이루어질 수 있다.
그 후, 제1 홀(MH31) 및 복수의 제2 홀(MH32)을 통해 게이트 전극(130) 및 한 쌍의 소스/드레인 영역(116) 내에 제2 도전형의 불순물 이온(DP2)을 비교적 고농도로 주입한다. 그 결과, 게이트 전극(130)의 상부에 고농도 도핑 영역(130D)이 형성될 수 있고, 한 쌍의 소스/드레인 영역(116) 각각의 상부에 고농도 도핑 영역(116H)이 형성될 수 있다. 고농도 도핑 영역(116H)에서의 불순물 농도는 소스/드레인 영역(116)에서의 불순물 농도보다 더 클 수 있다. 일부 실시예들에서, 게이트 전극(130) 및 한 쌍의 소스/드레인 영역(116) 내에 주입되는 불순물 이온(DP2)은 인(P) 이온을 포함할 수 있다.
제1 홀(MH31)을 통해 게이트 전극(130) 내에 불순물 이온(DP2)을 주입하는 동안, 제2 연장 절연부(120E2)에 비해 비교적 큰 두께를 가지는 제1 연장 절연부(120E1)와, 절연 스페이서(140)의 제1 스페이서부(140A)가 활성 영역(AC)과 소자분리막(114)과의 사이의 계면 및 그 주변을 차례로 덮고 있으므로, 제1 연장 절연부(120E1) 및 제1 스페이서부(140A)가 기판(110) 측으로의 불순물 확산을 방지하는 블로킹막 역할을 하게 되어, 상기 불순물 이온이 활성 영역(AC)으로 원하지 않게 확산되는 문제를 방지할 수 있다. 이에 따라, 활성 영역(AC)에서 한 쌍의 소스/드레인 영역(116)과의 사이의 활성 영역(AC)에서 소자분리막(114)에 인접한 엣지 부분에 원하지 않는 불순물 확산 영역이 형성되는 문제를 방지할 수 있고, 따라서 활성 영역(AC)의 상기 엣지 부분을 통해 한 쌍의 소스/드레인 영역(116)이 단락되는 문제 등을 방지할 수 있다.
또한, 복수의 제2 홀(MH32)을 통해 한 쌍의 소스/드레인 영역(116) 내에 불순물 이온(DP2)을 주입하는 동안, 한 쌍의 소스/드레인 영역(116)을 덮고 있는 제2 연장 절연부(120E2)는 기판(110)을 보호하여 기판(110)의 표면이 손상되는 것을 방지하는 역할을 할 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물로부터 마스크 패턴(M3)을 제거한 후, 기판(110) 상에 마스크 패턴(M4)을 형성한다. 마스크 패턴(M4)에는 게이트 전극(130)의 상면 중 일부를 노출시키는 제1 홀(MH41)과, 한 쌍의 소스/드레인 영역(116) 각각의 상부에서 절연 박막 패턴(120P)의 제2 연장 절연부(120E2)를 노출시키는 복수의 제2 홀(MH42)이 형성될 수 있다. 일부 실시예들에서, 마스크 패턴(M4)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 마스크 패턴(M4)을 식각 마스크로 이용하여 절연 박막 패턴(120P)의 제2 연장 절연부(120E2) 중 복수의 제2 홀(MH42)을 통해 노출되는 부분들을 제거하여 복수의 제2 홀(MH42)을 통해 고농도 도핑 영역(116H)을 노출시킨다. 그 결과, 절연 박막 패턴(120P)의 제2 연장 절연부(120E2)에는 소스/드레인 영역(116) 위에서 고농도 도핑 영역(116H)을 노출시키는 개구(120H)가 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 샐리사이드(salicide) 공정을 이용하여 마스크 패턴(M4)의 제1 홀(MH41)을 통해 노출되는 게이트 전극(130)의 상면에 제1 금속 실리사이드막(152)을 형성하고, 마스크 패턴(M4)의 복수의 제2 홀(MH42)을 통해 노출되는 고농도 도핑 영역(116H)의 상면에 제2 금속 실리사이드막(154)을 형성한다.
일부 실시예들에서, 제1 금속 실리사이드막(152) 및 제2 금속 실리사이드막(154)은 각각 티타늄(Ti) 실리사이드, 코발트(Co) 실리사이드, 또는 니켈(Ni) 실리사이드로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
제1 금속 실리사이드막(152) 및 제2 금속 실리사이드막(154) 형성을 위한 샐리사이드 공정을 수행하는 동안, 제2 연장 절연부(120E2)에 비해 비교적 큰 두께를 가지는 제1 연장 절연부(120E1)와, 절연 스페이서(140)의 제1 스페이서부(140A)가 활성 영역(AC)과 소자분리막(114)과의 사이의 계면 및 그 주변을 차례로 덮고 있으므로, 제1 연장 절연부(120E1) 및 제1 스페이서부(140A)는 상기 샐리사이드 공정 분위기 가스가 활성 영역(AC)까지 침투하는 것을 방지하는 블로킹막 역할을 할 수 있다. 따라서, 활성 영역(AC)의 원하지 않는 부분에 금속 실리사이드막이 형성되는 문제를 방지할 수 있다. 이에 따라, 활성 영역(AC)에서 한 쌍의 소스/드레인 영역(116)과의 사이의 활성 영역(AC)에서 소자분리막(114)에 인접한 엣지 부분에 원하지 않는 금속 실리사이드막이 형성되는 문제를 방지할 수 있고, 따라서 활성 영역(AC)의 상기 엣지 부분을 통해 한 쌍의 소스/드레인 영역(116)이 단락되는 문제 등을 방지할 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물로부터 마스크 패턴(M4)을 제거하여, 절연 박막 패턴(120P)의 제1 연장 절연부(120E1) 및 제2 연장 절연부(120E2), 게이트 전극(130), 제1 금속 실리사이드막(152), 및 제2 금속 실리사이드막(154)을 노출시킨 후, 이들을 덮는 층간절연막(160)을 형성한다. 층간절연막(160)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 층간절연막(160)을 관통하여 제1 금속 실리사이드막(152) 및 제2 금속 실리사이드막(154)을 노출시키는 복수의 콘택홀(160H)을 형성하고, 복수의 콘택홀(160H) 내부를 도전 물질로 채워 게이트 콘택 플러그(172) 및 복수의 소스/드레인 콘택 플러그(174)를 형성한다. 일부 실시예들에서, 게이트 콘택 플러그(172) 및 복수의 소스/드레인 콘택 플러그(174)는 각각 도전성 배리어막과 금속 플러그의 적층 구조로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합으로 이루어지고, 상기 금속 플러그는 텅스텐(W)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
이상, 도 6a 내지 도 16b를 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 도 6a 내지 도 16b를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 다양한 구조의 집적회로 소자들을 제조할 수 있다.
도 17a 및 도 17b는 도 2에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명하기 위한 도면들로서, 도 17a는 집적회로 소자(200)의 제조 과정의 일부를 보여주는 단면도이고, 도 17b는 도 17a에 예시한 일부 구성 요소들의 평면 구조를 예시한 평면도이다. 도 17b에서, 이해를 돕기 위하여 한 쌍의 소스/드레인 영역(116) 및 게이트 전극(130)을 점선으로 나타내었다.
도 17a 및 도 17b를 참조하면, 도 2에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 6a 내지 도 16b를 참조하여 설명한 바와 유사한 방법을 이용할 수 있다. 단, 도 10a 내지 도 10c를 참조하여 설명한 구조를 가지는 마스크 패턴(M2) 대신 마스크 패턴(M21)을 형성할 수 있다.
X 방향(제2 수평 방향)에서, 마스크 패턴(M21)은 게이트 전극(130)의 폭보다 더 큰 폭(WMX2)을 가질 수 있다. X 방향(제2 수평 방향)에서, 마스크 패턴(M21)은 게이트 전극(130)의 양 측벽을 덮도록 형성될 수 있다. 마스크 패턴(M2)은 포토레지스트 패턴으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
마스크 패턴(M21)을 형성한 후, 마스크 패턴(M21)을 식각 마스크로 이용하여 도 11a 및 도 11b를 참조하여 설명한 바와 유사한 방법으로 마스크 패턴(M21)의 주위에서 노출된 절연 박막(120)(도 10a 및 도 10b 참조)을 일부 두께만큼 식각하여 절연 박막(120) 중 한 쌍의 소스/드레인 영역(116)을 덮는 부분들의 두께가 낮아진 절연 박막 패턴(120Q)을 형성할 수 있다.
그 후, 마스크 패턴(M21)을 제거하고 도 12a 내지 도 16b를 참조하여 설명한 바와 같은 공정들을 수행하여 도 2에 예시한 집적회로 소자(200)를 제조할 수 있다.
도 3a 및 도 3b에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 6a 내지 도 16b를 참조하여 설명한 바와 유사한 방법을 이용할 수 있다. 단, 도 9a 및 도 9b를 참조하여 설명한 공정에서, 게이트 전극(130) 대신 도 3a 및 도 3b에 예시한 게이트 전극(330)을 형성할 수 있다. 그 후, 도 10a 내지 도 16b를 참조하여 설명한 바와 같은 공정들을 수행하여 도 3a 및 도 3b에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 6a 내지 도 16b를 참조하여 설명한 바와 유사한 방법을 이용할 수 있다. 단, 도 9a 및 도 9b를 참조하여 설명한 공정에서, 게이트 전극(130) 대신 도 4a 및 도 4b에 예시한 게이트 전극(430)을 형성할 수 있다. 그 후, 도 10a 내지 도 16b를 참조하여 설명한 바와 같은 공정들을 수행하여 도 4a 및 도 4b에 예시한 집적회로 소자(400)를 제조할 수 있다.
도 5에 예시한 집적회로 소자(500)를 제조하기 위하여, 도 6a 내지 도 16b를 참조하여 설명한 방법과 유사한 방법을 이용하여 기판(110) 상에 서로 이웃하는 제1 트랜지스터(TR5A) 및 제2 트랜지스터(TR5B)를 형성할 수 있다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치(1000)의 개략적인 블록 다이어그램이다.
도 10을 참조하면, 디스플레이 장치(1000)는 DDI (display driver IC)(1100)를 포함한다.
DDI(1100)는 제어부(1110), 파워 공급 회로부(1120), 드라이버 블록(1130), 및 메모리 블록(1140)을 포함할 수 있다. 제어부(1110)는 중앙처리장치(main processing unit, MPU)(1200)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1100)의 각 블록들을 제어할 수 있다. 파워 공급 회로부(1120)는 제어부(1110)의 제어에 응답하여 구동 전압을 생성할 수 있다. 드라이버 블록(1130)은 제어부(1110)의 제어에 응답하여 파워 공급 회로부(1120)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1300)를 구동할 수 있다. 디스플레이 패널(1300)은 액정 디스플레이 패널(liquid crystal display pannel) 또는 플라즈마 디스플레이 패널(plasma display pannel)일 수 있다. 메모리 블록(1140)은 제어부(1110)로 입력되는 명령 또는 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장할 수 있다. 메모리 블록(1140)은 RAM(random access memory), ROM(read only memory) 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1120) 및 드라이버 블록(1130)은 도 1a 내지 도 5를 참조하여 설명한 바와 같은 고전압 트랜지스터를 구비하는 집적회로 소자(100, 200, 300, 400, 500) 중 어느 하나를 포함할 수 있다. 제어부(1110) 및 메모리 블록(1140)은 집적회로 소자(100, 200, 300, 400, 500)에 포함된 고전압 트랜지스터에 비해 낮은 전압에서 동작하는 저전압 트랜지스터를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. 예를 들어, 본 발명을 고전압 트랜지스터를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 저전압 트랜지스터에도 적용가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 웰, 114: 소자분리막, 116: 소스/드레인 영역, 120P: 절연 박막 패턴, 120E1: 제1 연장 절연부, 120E2: 제2 연장 절연부, 120GD: 게이트 절연부, 130: 게이트 전극, 140: 절연 스페이서, 140A: 제1 스페이서부, 140B: 제2 스페이서부, AC: 활성 영역.

Claims (10)

  1. 기판 상에 형성된 소자분리막에 의해 정의되고 제1 수평 방향에서 제1 폭을 가지는 활성 영역과,
    상기 활성 영역에 형성된 한 쌍의 소스/드레인 영역과,
    상기 활성 영역 상에서 상기 한 쌍의 소스/드레인 영역 사이에 형성되고, 상기 제1 수평 방향에서의 최대 폭이 상기 제1 폭과 같거나 작은 게이트 전극과,
    상기 소자분리막 상에서 상기 게이트 전극의 측벽을 덮는 제1 스페이서부와 상기 활성 영역 상에서 상기 게이트 전극의 측벽을 덮는 제2 스페이서부를 포함하는 절연 스페이서와,
    상기 활성 영역과 상기 게이트 전극과의 사이에 개재된 게이트 절연부를 가지는 절연 박막 패턴을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 소자분리막과 수직으로 오버랩되는 부분을 포함하지 않는 집적회로 소자.
  3. 제1항에 있어서,
    상기 게이트 전극은 상기 제1 수평 방향 양 끝부에서 상기 소자분리막의 상부를 향하는 한 쌍의 제1 측벽을 포함하고,
    상기 한 쌍의 제1 측벽으로부터 상기 기판을 향해 연장되는 수직 연장선은 상기 소자분리막으로부터 이격되어 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 절연 박막 패턴은
    상기 게이트 절연부에 일체로 연결되고 상기 제1 스페이서부와 상기 소자분리막과의 사이에 개재된 제1 연장 절연부와,
    상기 게이트 절연부에 일체로 연결되고 상기 제2 스페이서부와 상기 활성 영역과의 사이에 개재된 제2 연장 절연부를 더 포함하고,
    상기 제1 연장 절연부의 두께와 상기 제2 연장 절연부의 두께는 서로 다른 집적회로 소자.
  5. 제1 수평 방향에서 제1 폭을 가지는 활성 영역을 정의하는 트렌치 영역을 가지는 기판과,
    상기 트렌치 영역을 채우는 소자분리막과,
    상기 활성 영역 위에 형성되고 상기 제1 수평 방향에서의 최대 폭이 상기 제1 폭과 같거나 작은 게이트 전극과,
    상기 활성 영역 및 상기 소자분리막 위에서 상기 게이트 전극의 측벽들을 덮는 절연 스페이서와,
    상기 활성 영역 내에 형성되고 상기 게이트 전극 및 상기 절연 스페이서를 사이에 두고 서로 이격되어 있는 한 쌍의 소스/드레인 영역과,
    상기 활성 영역 및 상기 소자분리막을 덮도록 상기 기판의 주면과 평행하게 연장되고, 상기 활성 영역과 상기 게이트 전극과의 사이에 개재된 게이트 절연부를 가지는 절연 박막 패턴을 포함하고,
    상기 한 쌍의 소스/드레인 영역 사이의 활성 영역의 상면에서 상기 활성 영역과 상기 소자분리막과의 경계로부터 상기 게이트 전극의 측벽의 연장선까지의 최단 수평 거리는 0과 같거다 더 큰 집적회로 소자.
  6. 제5항에 있어서,
    상기 절연 스페이서는 상기 활성 영역과 상기 소자분리막과의 경계를 덮는 집적회로 소자.
  7. 제5항에 있어서,
    상기 절연 박막 패턴은 상기 게이트 절연부에 일체로 연결되고 상기 소자분리막을 덮는 제1 연장 절연부와,
    상기 게이트 절연부에 일체로 연결되고 상기 한 쌍의 소스/드레인 영역을 덮으며, 상기 한 쌍의 소스/드레인 영역 각각의 국부 영역 위에 배치되는 복수의 개구를 가지는 제2 연장 절연부를 더 포함하고,
    상기 제1 연장 절연부의 두께와 상기 제2 연장 절연부의 두께는 서로 다른 집적회로 소자.
  8. 기판에서 제1 수평 방향으로 서로 이격된 위치에 정의되어 있고 상기 제1 수평 방향에서 서로 이웃하는 제1 활성 영역 및 제2 활성 영역과,
    상기 제1 활성 영역과 상기 제2 활성 영역과의 사이의 분리 영역을 채우는 소자분리막과,
    상기 제1 활성 영역 및 제2 활성 영역에 각각 형성된 복수의 불순물 확산 영역과,
    상기 제1 활성 영역 상에 형성되고 상기 제1 수평 방향에서 상기 제1 활성 영역의 폭과 같거나 더 작은 폭을 가지는 제1 게이트 전극과,
    상기 분리 영역에서 상기 소자분리막을 덮으며 상기 제1 게이트 전극의 측벽들을 덮는 제1 절연 스페이서와,
    상기 제2 활성 영역 상에 형성되고 상기 제1 수평 방향에서 상기 제2 활성 영역의 폭과 같거나 더 작은 폭을 가지는 제2 게이트 전극과,
    상기 분리 영역에서 상기 소자분리막을 덮으며 상기 제2 게이트 전극의 측벽들을 덮는 제2 절연 스페이서를 포함하고,
    상기 제1 수평 방향에서 상기 제1 활성 영역과 제2 활성 영역과의 사이의 이격 거리는 상기 제2 수평 방향을 따라 일정하고,
    상기 제1 수평 방향에서 상기 제1 게이트 전극과 상기 제2 게이트 전극과의 최단 거리는 상기 이격 거리와 같거나 더 큰 집적회로 소자.
  9. 제8항에 있어서,
    상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 각각 상기 분리 영역 상에서의 수직 길이와, 상기 불순물 확산 영역 상에서의 수직 길이가 서로 다른 집적회로 소자.
  10. 제8항에 있어서,
    상기 제1 활성 영역과 상기 제1 게이트 전극과의 사이에 개재된 게이트 절연부를 가지는 절연 박막 패턴을 더 포함하고,
    상기 절연 박막 패턴은 상기 분리 영역 상에서의 제1 두께와 상기 불순물 확산 영역 상에서의 제2 두께가 서로 다른 집적회로 소자.
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