KR20230118437A - 집적회로 소자 - Google Patents

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KR20230118437A
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integrated circuit
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김명수
김민영
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삼성전자주식회사
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Abstract

집적회로 소자는 활성 영역을 가지는 기판과, 상기 활성 영역에 배치된 한 쌍의 소스/드레인 영역과, 상기 활성 영역 상에서 상기 한 쌍의 소스/드레인 영역 사이에 배치된 게이트 전극과, 상기 게이트 전극의 측벽을 덮는 절연 스페이서와, 상기 게이트 전극과 상기 절연 스페이서와의 사이의 계면으로부터 이격된 위치에서 상기 게이트 전극의 상면 중 일부인 제1 국부 상면에 접하는 적어도 하나의 절연성 전하 트랩 패턴을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 중전압(medium voltage) 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
전자 산업이 발전함에 따라 집적회로 소자의 집적도가 점차 증가하고, 이에 따라 축소된 면적 내에서 집적회로 소자의 신뢰성을 향상시키기 위한 최적 설계가 필요하다. 특히, LCD(liquid crystal display device) 또는 PDP(plasma display panel) 등과 같은 디스플레이 장치를 구동하기 위한 DDI(display driver IC)는 다양한 범위의 동작 전압을 가지는 트랜지스터들을 포함한다. 상기 트랜지스터들 중에서 약 10 V 이상의 비교적 높은 동작 전압을 가지는 통상의 고전압 트랜지스터는 고전압을 견디기 위한 저농도 드리프트 영역(drift region) 및 그 주변이 실리사이드 블로킹층(silicide blocking layer)로 덮여 있는 반면, 드리프트 영역이 필요 없는 약 1.2 V 초과 약 10 V 미만의 동작 전압을 가지는 통상의 중전압 트랜지스터는 고전압 트랜지스터들과 다른 구조를 가진다. 이에 따라, 드리프트 영역이 없는 중전압 트랜지스터에서 트랜지스터 퍼포먼스(performance)를 향상시키기 위한 구조적 개선이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서, 중전압 트랜지스터가 차지하는 면적을 증가시키지 않고도 중전압 트랜지스터의 퍼포먼스 및 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 활성 영역을 가지는 기판과, 상기 활성 영역에 배치된 한 쌍의 소스/드레인 영역과, 상기 활성 영역 상에서 상기 한 쌍의 소스/드레인 영역 사이에 배치된 게이트 전극과, 상기 게이트 전극의 측벽을 덮는 절연 스페이서와, 상기 게이트 전극과 상기 절연 스페이서와의 사이의 계면으로부터 이격된 위치에서 상기 게이트 전극의 상면 중 일부인 제1 국부 상면에 접하는 적어도 하나의 절연성 전하 트랩 패턴을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 활성 영역을 가지는 기판과, 상기 활성 영역 상에 배치되고 1.2 V 초과 10 V 미만의 동작 전압을 가지는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 활성 영역 상에 배치된 게이트 전극과, 상기 게이트 전극의 상면 중에서 선택되는 적어도 하나의 제1 국부 상면에 접하고 상기 상면의 에지부로부터 상기 게이트 전극의 중심부를 향해 이격된 적어도 하나의 절연성 전하 트랩 패턴과, 상기 게이트 전극의 상기 상면 중 상기 적어도 하나의 제1 국부 상면을 제외한 나머지 영역에 접해 있는 금속 실리사이드막을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 중전압 트랜지스터의 게이트 전극의 상면을 덮는 절연성 전하 트랩 패턴을 포함함으로써, 상기 중전압 트랜지스터가 차지하는 면적을 증가시키지 않고도 중전압 트랜지스터 퍼포먼스 및 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들의 평면 레이아웃 다이어그램이다.
도 1b는 도 1a의 X1 - X1' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 5a 내지 도 5e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치의 개략적인 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들의 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 X1 - X1' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 활성 영역(AC)을 가지는 기판(110)과, 활성 영역(AC) 상에 배치된 트랜지스터(TR1)를 포함할 수 있다.
트랜지스터(TR1)는 활성 영역(AC) 상에 차례로 배치된 게이트 절연막(120) 및 게이트 전극(130)과, 게이트 전극(130)의 양 측에서 활성 영역(AC)에 배치된 한 쌍의 소스/드레인 영역(116)을 포함할 수 있다. 게이트 절연막(120) 및 게이트 전극(130)은 활성 영역(AC) 상에서 한 쌍의 소스/드레인 영역(116) 사이에 배치되고, 수평 방향(도 1a 및 도 1b에서 Y 방향)으로 길게 연장되는 평면 형상을 가질 수 있다.
게이트 전극(130)의 측벽은 절연 스페이서(140)로 덮이고, 게이트 전극(130)의 상면 중 일부인 국부 상면(LT)은 절연성 전하 트랩 패턴(160)으로 덮일 수 있다. 절연성 전하 트랩 패턴(160)은 게이트 전극(130)의 상면 중 일부인 국부 상면(LT)에 접하고, 게이트 전극(130)의 상기 상면의 에지부(edge portion)로부터 게이트 전극(130)의 중심부를 향해 이격되어 있을 수 있다. 절연성 전하 트랩 패턴(160)은 게이트 전극(130)과 절연 스페이서(140)와의 사이의 계면으로부터 이격된 위치에 배치될 수 있다. 도 1a에 예시한 바와 같이, 절연성 전하 트랩 패턴(160)은 활성 영역(AC)의 대략 중앙부에서 게이트 전극(130) 상에 배치되고, 게이트 전극(130)의 폭 방향(X 방향)에서 게이트 전극(130)의 대략 중앙부에 배치될 수 있다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 기판(110)은 Si 또는 Ge과 같은 원소 반도체로 이루어질 수 있다. 다른 예시적인 실시예들에서, 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
기판(110)은 활성 영역(AC)을 정의하는 트렌치 영역(110T)을 포함할 수 있다. 트렌치 영역(110T)은 소자분리막(114)으로 채워질 수 있다. 소자분리막(114)은 실리콘 산화막으로 이루어질 수 있다.
활성 영역(AC)에는 한 쌍의 소스/드레인 영역(116)을 포위하는 웰(112)이 형성될 수 있다. 웰(112)은 제1 도전형의 불순물 도핑 영역으로 이루어질 수 있다. 한 쌍의 소스/드레인 영역(116)은 상기 제1 도전형과 반대인 제2 도전형의 불순물 도핑 영역으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형일 수 있다. 다른 예시적인 실시예들에서, 상기 제1 도전형은 p 형이고, 상기 제2 도전형은 n 형일 수 있다.
게이트 절연막(120)은 실리콘 산화막으로 이루어지고, 게이트 전극(130)은 도핑된 폴리실리콘막으로 이루어질 수 있다. 게이트 전극(130)을 구성하는 도핑된 폴리실리콘막은 트랜지스터(TR1)의 채널 타입에 따라 p 형 또는 n 형 불순물로 도핑될 수 있다. 예를 들면, 트랜지스터(TR1)가 PMOS 트랜지스터인 경우, 게이트 전극(130)은 p 형 불순물로 도핑된 폴리실리콘막으로 이루어지고, 트랜지스터(TR1)가 NMOS 트랜지스터인 경우, 게이트 전극(130)은 n 형 불순물로 도핑된 폴리실리콘막으로 이루어질 수 있다.
절연 스페이서(140)는 한 쌍의 소스/드레인 영역(116)과 수직으로 오버랩되는 부분을 포함할 수 있다. 절연성 전하 트랩 패턴(160)은 절연 스페이서(140)로부터 이격된 위치에 배치될 수 있다. 예시적인 실시예들에서, 절연 스페이서(140)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
한 쌍의 소스/드레인 영역(116)은 각각 절연 스페이서(140)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함하는 저농도 도핑 영역(116L)과, 절연 스페이서(140)에 의해 자기정렬되어 있는 고농도 도핑 영역(116H)을 포함할 수 있다. 고농도 도핑 영역(116H)은 저농도 도핑 영역(116L)에서의 불순물 농도보다 더 큰 불순물 농도를 가질 수 있다.
예시적인 실시예들에서, 절연성 전하 트랩 패턴(160)은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어지는 단일막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연성 전하 트랩 패턴(160)은 게이트 전극(130)의 상면에 접하는 제1 절연 패턴과, 상기 제1 절연 패턴의 상면에 접하고 상기 제1 절연 패턴을 구성하는 물질과는 다른 물질로 이루어지는 제2 절연 패턴을 포함하는 다중층 구조를 가질 수 있다. 예시적인 실시예들에서, 상기 제1 절연 패턴은 실리콘 산화막으로 이루어지고, 상기 제2 절연 패턴은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
게이트 전극(130)의 상면과 한 쌍의 소스/드레인 영역(116)의 상면은 금속 실리사이드막(172)으로 덮일 수 있다. 도 1a에는 금속 실리사이드막(172)의 도시가 생략되어 있다. 게이트 전극(130)의 상면 중 절연성 전하 트랩 패턴(160)이 접해 있는 국부 상면(LT)을 제외한 나머지 영역은 금속 실리사이드막(172)과 접할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(172)은 티타늄(Ti) 실리사이드, 코발트(Co) 실리사이드, 또는 니켈(Ni) 실리사이드로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
기판(110) 상에서 소자분리막(114) 및 트랜지스터(TR1)는 층간절연막(180)으로 덮일 수 있다. 층간절연막(180)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
집적회로 소자(100)는 층간절연막(180)을 관통하여 게이트 전극(130)에 연결되는 게이트 콘택 플러그(도시 생략)와, 층간절연막(180)을 관통하여 한 쌍의 소스/드레인 영역(116)의 고농도 도핑 영역(116H)에 연결되는 복수의 소스/드레인 콘택 플러그(도시 생략)를 더 포함할 수 있다.
상기 게이트 콘택 플러그는 금속 실리사이드막(172)을 통해 게이트 전극(130)에 연결되고, 상기 복수의 소스/드레인 콘택 플러그는 각각 금속 실리사이드막(172)을 통해 소스/드레인 영역(116)의 고농도 도핑 영역(116H)에 연결될 수 있다. 상기 게이트 콘택 플러그 및 상기 복수의 소스/드레인 콘택 플러그는 각각 도전성 배리어막과 금속 플러그의 적층 구조로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합으로 이루어지고, 상기 금속 플러그는 텅스텐(W)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 트랜지스터(TR1)는 약 1.2 V 초과 약 10 V 미만의 동작 전압을 가지는 중전압 트랜지스터일 수 있다. 다른 예시적인 실시예들에서, 트랜지스터(TR1)의 게이트-소스 전압(VGS)은 약 7 V 내지 약 20 V이고, 트랜지스터(TR1)의 드레인-소스 전압(VDS)은 약 3.5 V 내지 약 10 V 일 수 있으나, 이들에 한정되는 것은 아니다.
절연성 전하 트랩 패턴(160)은 집적회로 소자(100)의 제조 공정 중에 원하지 않게 발생하는 이동성 전하(mobile charge)를 트랩하는 역할을 할 수 있다. 예를 들면, 절연성 전하 트랩 패턴(160)은 층간절연막(180)을 통해 게이트 전극(130)을 향해 유입되는 이동성 전하를 트랩하여, 상기 이동성 전하가 게이트 전극(130)으로 유입되는 것을 차단할 수 있다.
절연성 전하 트랩 패턴(160)은 게이트 전극(130)의 상면 중 일부 영역만 덮고, 게이트 전극(130)의 상면 중 절연성 전하 트랩 패턴(160)으로 덮이는 부분을 제외한 나머지 영역은 금속 실리사이드막(172)에 접할 수 있다. 게이트 전극(130)의 상면 중 절연성 전하 트랩 패턴(160)으로 덮이는 면적을 최소화함으로써 게이트 전극(130)의 상면 중 금속 실리사이드막(172)에 접하는 면적이 절연성 전하 트랩 패턴(160)에 의해 감소되는 것을 최소화할 수 있다.
집적회로 소자(100)에서 게이트 전극(130)의 상면 중 일부 영역을 덮는 절연성 전하 트랩 패턴(160)을 포함함으로써 트랜지스터(TR1)의 BTI(bias temperature instability) 특성 열화를 방지할 수 있으며, 트랜지스터(TR1)의 퍼포먼스 및 신뢰성을 향상시킬 수 있다. 또한, 집적회로 소자(100)에서 트랜지스터(TR1)에 절연성 전하 트랩 패턴(160)을 형성하기 위한 추가 면적을 필요로 하지 않는다. 따라서, 트랜지스터(TR1)가 차지하는 면적을 증가시키지 않고도 트랜지스터(TR1)의 트랜지스터(TR1) 퍼포먼스 및 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2를 참조하면, 집적회로 소자(200)는 도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(200)는 트랜지스터(TR2)를 포함한다. 트랜지스터(TR2)는 도 1a 및 도 1b를 참조하여 설명한 트랜지스터(TR1)와 대체로 동일한 구성을 가질 수 있다. 단, 트랜지스터(TR2)는 절연성 전하 트랩 패턴(160) 대신 한 쌍의 절연성 전하 트랩 패턴(260A, 260B)을 포함한다.
한 쌍의 절연성 전하 트랩 패턴(260A, 260B)은 활성 영역(AC)을 중심으로 상호 대칭을 이루는 위치에서 게이트 전극(130)의 상면을 덮도록 배치되고, 게이트 전극(130)의 길이 방향(Y 방향)으로 서로 이격될 수 있다.
한 쌍의 절연성 전하 트랩 패턴(260A, 260B)은 게이트 전극(130)의 상면 중 일부인 한 쌍의 국부 상면에 접하고, 게이트 전극(130)의 상기 상면의 에지부로부터 게이트 전극(130)의 중심부를 향해 이격된 위치에 배치될 수 있다. 한 쌍의 절연성 전하 트랩 패턴(260A, 260B)은 각각 게이트 전극(130)과 절연 스페이서(140)와의 사이의 계면으로부터 이격된 위치에 배치될 수 있다.
예시적인 실시예들에서, 한 쌍의 절연성 전하 트랩 패턴(260A, 260B)은 각각 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어지는 단일막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 한 쌍의 절연성 전하 트랩 패턴(260A, 260B)은 각각 게이트 전극(130)의 상면에 접하는 제1 절연 패턴과, 상기 제1 절연 패턴의 상면에 접하는 제2 절연 패턴을 포함하는 다중층 구조를 가지고, 상기 제1 절연 패턴 및 상기 제2 절연 패턴은 서로 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 상기 제1 절연 패턴은 실리콘 산화막으로 이루어지고, 상기 제2 절연 패턴은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2에는 한 쌍의 절연성 전하 트랩 패턴(260A, 260B)이 대략 동일한 평면 형상 및 대략 동일한 평면적을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 집적회로 소자(200)는 서로 다른 위치에 배치된 복수의 절연성 전하 트랩 패턴을 포함할 수 있으며, 상기 복수의 절연성 전하 트랩 패턴 중 적어도 일부는 서로 다른 평면 형상 및/또는 서로 다른 평면적을 가질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 3을 참조하면, 집적회로 소자(300)는 도 2를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 집적회로 소자(300)는 트랜지스터(TR3)를 포함한다. 트랜지스터(TR3)는 도 2를 참조하여 설명한 트랜지스터(TR2)와 대체로 동일한 구성을 가질 수 있다. 단, 트랜지스터(TR3)는 한 쌍의 절연성 전하 트랩 패턴(260A, 260B) 중 하나의 절연성 전하 트랩 패턴(260A) 만 포함할 수 있다.
도 3에는 트랜지스터(TR3)가 한 쌍의 절연성 전하 트랩 패턴(260A, 260B) 중 하나인 절연성 전하 트랩 패턴(260A)을 포함하는 경우를 예시하였으나, 트랜지스터(TR3)는 절연성 전하 트랩 패턴(260A) 대신 도 2에 예시한 다른 절연성 전하 트랩 패턴(260B)을 포함할 수도 있다.
도 3에서, 절연성 전하 트랩 패턴(260A)은 활성 영역(AC)의 에지측에 인접한 위치에서 게이트 전극(130)을 덮을 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 4를 참조하면, 집적회로 소자(400)는 도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(400)는 트랜지스터(TR4)를 포함한다. 트랜지스터(TR4)는 도 1a 및 도 1b를 참조하여 설명한 트랜지스터(TR1)와 대체로 동일한 구성을 가질 수 있다. 단, 트랜지스터(TR4)는 절연성 전하 트랩 패턴(460)을 포함한다.
절연성 전하 트랩 패턴(460)은 도 1a 및 도 1b를 참조하여 설명한 절연성 전하 트랩 패턴(160)과 대체로 동일한 구성을 가질 수 있다. 단, 절연성 전하 트랩 패턴(460)은 X-Y 평면에서 볼 때 게이트 전극(130)의 길이 방향(Y 방향)을 따라 길게 연장된 라인 형상을 가질 수 있다. 절연성 전하 트랩 패턴(460)은 활성 영역(AC)의 대략 중앙부에서 게이트 전극(130) 상에 배치되고, 게이트 전극(130)의 폭 방향(X 방향)에서 게이트 전극(130)의 대략 중앙부에 배치될 수 있다. 게이트 전극(130)의 폭 방향(X 방향)에서, 절연성 전하 트랩 패턴(460)의 폭은 게이트 전극(130)의 폭의 1/2보다 더 작을 수 있다.
도 5a 내지 도 5e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5e에는 도 1a의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 5a 내지 도 5e를 참조하여 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 5a 내지 도 5e에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 기판(110)의 일부 영역에 불순물 이온을 도핑하여 제1 도전형을 갖는 웰(112)을 형성할 수 있다. 예시적인 실시예들에서, 상기 제1 도전형이 n 형인 경우, 웰(112)을 형성하기 위하여 기판(110)에 인(P) 이온을 주입할 수 있다.
그 후, 기판(110)을 일부 식각하여 기판(110)에 트렌치 영역(110T)을 형성하고, 트렌치 영역(110T)을 채우는 소자분리막(114)을 형성할 수 있다. 트렌치 영역(110T) 및 소자분리막(114)에 의해 기판(110)에 활성 영역(AC)이 정의될 수 있다.
예시적인 실시예들에서, 기판(110)에 트렌치 영역(110T)을 형성하기 위하여 기판(110) 상에 하드마스크 패턴(도시 생략)을 형성하고, 상기 하드마스크 패턴을 식각 마스크로 이용하여 기판(110)을 식각할 수 있다. 상기 하드마스크 패턴은 산화막과 질화막이 차례로 적층된 구조를 가질 수 있다. 소자분리막(114)을 형성하기 위하여, CVD(chemical vapor deposition) 공정을 이용할 수 있다.
도 5b를 참조하면, 기판(110) 상에 게이트 절연막(120) 및 게이트 전극(130)을 형성하고, 게이트 전극(130)의 양측에서 활성 영역(AC)에 저농도 도핑 영역(116L)을 형성할 수 있다.
저농도 도핑 영역(116L)을 형성하기 위하여, 상기 제1 도전형과 반대인 제2 도전형의 불순물 이온을 주입할 수 있다. 예시적인 실시예들에서, 상기 제2 도전형이 p 형인 경우, 저농도 도핑 영역(116L)을 형성하기 위하여 웰(112)의 일부 영역에 보론(B) 이온을 주입할 수 있다. 예시적인 실시예들에서, 저농도 도핑 영역(116L)은 게이트 전극(130)에 의해 자기정렬되는 방식으로 형성될 수 있다.
도 5c를 참조하면, 게이트 절연막(120) 및 게이트 전극(130) 각각의 측벽들을 덮는 절연 스페이서(140)를 형성하고, 저농도 도핑 영역(116L) 중 일부 영역에 제2 도전형의 불순물 이온을 비교적 고농도로 주입하여 고농도 도핑 영역(116H)을 형성할 수 있다. 그 결과, 게이트 전극(130)의 양 측에서 활성 영역(AC)에 한 쌍의 소스/드레인 영역(116)이 형성될 수 있다.
상기 제2 도전형이 p 형인 경우, 고농도 도핑 영역(116H)을 형성하기 위하여 저농도 도핑 영역(116L) 중 일부 영역에 보론(B) 이온을 주입할 수 있다. 고농도 도핑 영역(116H)은 절연 스페이서(140)에 의해 자기정렬되는 방식으로 형성될 수 있다.
도 5d를 참조하면, 도 5c의 결과물에서 게이트 전극(130)의 상면 중 일부 영역인 국부 상면(LT)에 접하는 절연성 전하 트랩 패턴(160)을 형성할 수 있다.
예시적인 실시예들에서, 절연성 전하 트랩 패턴(160)을 형성하기 위하여, 도 5c의 결과물 전면을 덮는 절연막을 형성한 후, 상기 절연막을 패터닝하여 절연성 전하 트랩 패턴(160)이 남도록 할 수 있다. 예시적인 실시예들에서, 상기 절연막은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어지는 단일막으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 상기 절연막은 게이트 전극(130)의 상면에 접하는 제1 절연막과, 상기 제1 절연막의 상면에 접하는 제2 절연막을 포함하는 다중층 구조를 가지고, 상기 제1 절연막 및 상기 제2 절연막은 서로 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 상기 제1 절연막은 실리콘 산화막으로 이루어지고, 상기 제2 절연막은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 5e를 참조하면, 도 5d의 결과물에서 샐리사이드(salicide) 공정을 수행하여 게이트 전극(130)의 상면과 한 쌍의 소스/드레인 영역(116)의 상면을 덮는 금속 실리사이드막(172)을 형성할 수 있다. 금속 실리사이드막(172)은 절연 스페이서(140) 및 절연성 전하 트랩 패턴(160) 위에는 형성되지 않을 수 있다.
그 후, 도 5e의 결과물 상에 층간절연막(180)을 형성하여 도 1a 및 도 1b에 예시한 집적회로 소자(100)를 제조할 수 있다.
도 2 내지 도 4에 예시한 집적회로 소자(200, 300, 400)를 제조하기 위하여 도 5a 내지 도 5e를 참조하여 설명한 공정들과 유사한 공정을 수행할 수 있다. 단, 도 2에 예시한 집적회로 소자(200)를 형성하기 위하여, 도 5d를 참조하여 설명한 공정에서 절연성 전하 트랩 패턴(160) 대신 한 쌍의 절연성 전하 트랩 패턴(260A, 260B)을 형성할 수 있다. 도 3에 예시한 집적회로 소자(300)를 형성하기 위하여, 도 5d를 참조하여 설명한 공정에서 절연성 전하 트랩 패턴(160) 대신 절연성 전하 트랩 패턴(260A)을 형성할 수 있다. 도 4에 예시한 집적회로 소자(400)를 형성하기 위하여, 도 5d를 참조하여 설명한 공정에서 절연성 전하 트랩 패턴(160) 대신 절연성 전하 트랩 패턴(460)을 형성할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치(1000)의 개략적인 블록 다이어그램이다.
도 6을 참조하면, 디스플레이 장치(1000)는 DDI (display driver IC)(1100)를 포함할 수 있다.
DDI(1100)는 제어부(1110), 파워 공급 회로부(1120), 드라이버 블록(1130), 및 메모리 블록(1140)을 포함할 수 있다. 제어부(1110)는 중앙처리장치(main processing unit, MPU)(1200)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1100)의 각 블록들을 제어할 수 있다. 파워 공급 회로부(1120)는 제어부(1110)의 제어에 응답하여 구동 전압을 생성할 수 있다. 드라이버 블록(1130)은 제어부(1110)의 제어에 응답하여 파워 공급 회로부(1120)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1300)를 구동할 수 있다. 디스플레이 패널(1300)은 액정 디스플레이 패널(liquid crystal display panel) 또는 플라즈마 디스플레이 패널(plasma display panel)일 수 있다. 메모리 블록(1140)은 제어부(1110)로 입력되는 명령 또는 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장할 수 있다. 메모리 블록(1140)은 RAM(random access memory), ROM(read only memory) 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1120) 및 드라이버 블록(1130)은 도 1a 내지 도 4를 참조하여 설명한 집적회로 소자(100, 200, 300, 400) 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 130: 게이트 전극, 160: 절연성 전하 트랩 패턴, 172: 금속 실리사이드막, TR1: 트랜지스터.

Claims (10)

  1. 활성 영역을 가지는 기판과,
    상기 활성 영역에 배치된 한 쌍의 소스/드레인 영역과,
    상기 활성 영역 상에서 상기 한 쌍의 소스/드레인 영역 사이에 배치된 게이트 전극과,
    상기 게이트 전극의 측벽을 덮는 절연 스페이서와,
    상기 게이트 전극과 상기 절연 스페이서와의 사이의 계면으로부터 이격된 위치에서 상기 게이트 전극의 상면 중 일부인 제1 국부 상면에 접하는 적어도 하나의 절연성 전하 트랩 패턴을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 절연성 전하 트랩 패턴은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 절연성 전하 트랩 패턴은 상기 절연 스페이서로부터 이격되어 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 한 쌍의 소스/드레인 영역은 각각 상기 절연 스페이서와 수직으로 오버랩되는 부분을 포함하는 저농도 도핑 영역과, 상기 절연 스페이서에 의해 자기정렬되어 있고 상기 저농도 도핑 영역에서의 불순물 농도보다 더 큰 불순물 농도를 가지는 고농도 도핑 영역을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 게이트 전극 및 상기 한 쌍의 소스/드레인 영역 각각의 상면을 덮는 금속 실리사이드막을 더 포함하고,
    상기 게이트 전극의 상기 상면 중 상기 제1 국부 상면을 제외한 나머지 영역은 상기 금속 실리사이드막과 접해 있는 집적회로 소자.
  6. 제1항에 있어서,
    상기 적어도 하나의 절연성 전하 트랩 패턴은 복수의 절연성 전하 트랩 패턴을 포함하고, 상기 복수의 절연성 전하 트랩 패턴은 서로 이격되어 있는 집적회로 소자.
  7. 활성 영역을 가지는 기판과,
    상기 활성 영역 상에 배치되고 1.2 V 초과 10 V 미만의 동작 전압을 가지는 트랜지스터를 포함하고,
    상기 트랜지스터는
    상기 활성 영역 상에 배치된 게이트 전극과,
    상기 게이트 전극의 상면 중에서 선택되는 적어도 하나의 제1 국부 상면에 접하고 상기 상면의 에지부로부터 상기 게이트 전극의 중심부를 향해 이격된 적어도 하나의 절연성 전하 트랩 패턴과,
    상기 게이트 전극의 상기 상면 중 상기 적어도 하나의 제1 국부 상면을 제외한 나머지 영역에 접해 있는 금속 실리사이드막을 포함하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 게이트 전극의 양 측에서 상기 활성 영역에 배치된 한 쌍의 소스/드레인 영역과,
    상기 게이트 전극의 측벽을 덮고 상기 적어도 하나의 절연성 전하 트랩 패턴으로부터 이격되어 있는 절연 스페이서를 더 포함하고,
    상기 한 쌍의 소스/드레인 영역은 각각 상기 절연 스페이서와 수직으로 오버랩되는 부분을 포함하는 저농도 도핑 영역과, 상기 절연 스페이서에 의해 자기정렬되어 있고 상기 저농도 도핑 영역에서의 불순물 농도보다 더 큰 불순물 농도를 가지는 고농도 도핑 영역을 포함하는 집적회로 소자.
  9. 제7항에 있어서,
    상기 적어도 하나의 절연성 전하 트랩 패턴은 상기 활성 영역을 중심으로 상호 대칭을 이루고 서로 이격되어 있는 한 쌍의 절연성 전하 트랩 패턴을 포함하는 집적회로 소자.
  10. 제7항에 있어서,
    상기 적어도 하나의 절연성 전하 트랩 패턴은 상기 게이트 전극의 상면에 접하는 제1 절연 패턴과, 상기 제1 절연 패턴의 상면에 접하는 제2 절연 패턴을 포함하는 다중층 구조를 가지고,
    상기 제1 절연 패턴은 실리콘 산화막으로 이루어지고,
    상기 제2 절연 패턴은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어지는 집적회로 소자.
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