CN110034189A - 集成电路器件 - Google Patents

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CN110034189A
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CN
China
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gate electrode
integrated circuit
circuit device
device isolation
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CN201811598341.8A
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金明寿
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

提供了集成电路器件。一种集成电路器件包括衬底和在衬底上的器件隔离膜。衬底的有源区域由衬底上的器件隔离膜限定，并在水平方向上具有第一宽度。栅电极在有源区域上，并在水平方向上具有等于或小于有源区域的第一宽度的第二宽度。该集成电路器件包括在器件隔离膜和有源区域之上的绝缘间隔物。

Description

集成电路器件
技术领域
本公开涉及集成电路器件，更具体地，涉及包括用于实现模拟半导体器件的栅电极的集成电路器件。
背景技术
随着集成电路器件的集成度随电子工业的发展而逐渐增加，提供提高集成电路器件在减小的区域内的可靠性的设计会是有益的。具体地，正在开发用于驱动诸如液晶显示装置(LCD)或等离子体显示板(PDP)的显示装置的显示驱动器集成电路(DDI)。DDI包括可以在大约8伏(V)到大约200V的高电压下工作的高压晶体管。诸如DDI的驱动器件中包括的高压晶体管可以具有改善的轻掺杂漏极(MLDD)结构、场轻掺杂漏极(FLDD)结构或双扩散漏极(DDD)结构。然而，具有此类结构的高压晶体管可能遭受驼峰现象。
发明内容
本发明构思提供了可以以高度减小的面积内的小/最小面积具有期望的性能并提供优异的可靠性的集成电路器件，因为该集成电路器件减小了高电压晶体管的占用面积，而且通过抑制/防止不期望的边缘沟道形成在高电压晶体管中的器件隔离区域与有源区域之间的界面附近而抑制/防止阈值电压的降低，因而抑制了驼峰现象。
根据本发明构思的一些实施方式，提供了一种集成电路器件，其包括衬底和在衬底上的器件隔离膜。衬底的有源区域可以由衬底上的器件隔离膜限定，并且可以在水平方向上具有第一宽度。该集成电路器件可以包括在有源区域中的成对的源极/漏极区域。该集成电路器件可以包括位于有源区域的在该成对的源极/漏极区域之间的部分之上的栅电极。栅电极可以在水平方向上具有等于或小于有源区域的第一宽度的第二宽度。该集成电路器件可以包括绝缘间隔物，该绝缘间隔物包括在器件隔离膜之上的第一间隔物部分和在有源区域之上的第二间隔物部分。第一间隔物部分和第二间隔物部分可以分别在栅电极的第一侧壁和第二侧壁上。该集成电路器件可以包括绝缘膜，该绝缘膜包括在有源区域与栅电极之间的栅极绝缘部分。
根据本发明构思的一些实施方式，提供了一种集成电路器件，其包括衬底，该衬底包括限定衬底的有源区域的沟槽区域。有源区域可以在第一水平方向上具有第一宽度。该集成电路器件可以包括在沟槽区域中的器件隔离膜。该集成电路器件可以包括在有源区域之上的栅电极。栅电极可以在第一水平方向上具有等于或小于有源区域的第一宽度的第二宽度。该集成电路器件可以包括在有源区域和器件隔离膜之上的绝缘间隔物。绝缘间隔物可以在栅电极的侧壁上。该集成电路器件可以包括在有源区域中的成对的源极/漏极区域。该成对的源极/漏极区域可以彼此间隔开。栅电极可以重叠有源区域的在该成对的源极/漏极区域之间的部分。该集成电路器件可以包括在有源区域和器件隔离膜上的绝缘膜。绝缘膜可以包括在有源区域与栅电极之间的栅极绝缘部分。在垂直于第一水平方向的垂直方向上延伸穿过有源区域的最上表面与器件隔离膜之间的边界的垂直轴线可以与栅电极的侧壁中的一个对准，或者可以延穿过绝缘间隔物。
根据本发明构思的一些实施方式，提供了一种集成电路器件，其包括衬底，衬底包括在第一水平方向上彼此相邻并且彼此间隔开的第一有源区域和第二有源区域。该集成电路器件可以包括在第一有源区域与第二有源区域之间的器件隔离区域。该集成电路器件可以包括在第一有源区域中的多个第一杂质扩散区域。该集成电路器件可以包括在第二有源区域中的多个第二杂质扩散区域。该集成电路器件可以包括在第一有源区域之上的第一栅电极。第一栅电极可以在第一水平方向上具有等于或小于第一有源区域的宽度的宽度。该集成电路器件可以包括在第一栅电极的侧壁上并且在器件隔离区域上的第一绝缘间隔物。该集成电路器件可以包括在第二有源区域之上的第二栅电极。第二栅电极可以在第一水平方向上具有等于或小于第二有源区域的宽度的宽度。该集成电路器件可以包括在第二栅电极的侧壁上并且在器件隔离区域上的第二绝缘间隔物。第一有源区域与第二有源区域之间在第一水平方向上的分隔距离可以沿着垂直于第一水平方向的第二水平方向是恒定的。此外，第一栅电极与第二栅电极之间在第一水平方向上的距离可以等于或大于该分隔距离。
根据本发明构思的集成电路器件可以减小晶体管的占用面积，可以通过在晶体管中抑制由不期望的边缘沟道形成在器件隔离区域与有源区域之间的界面附近所致的驼峰现象的发生而以减小的面积内的小/最小面积具有期望的性能，并且可以提供优秀的可靠性。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1A是根据本发明构思的一些实施方式的集成电路器件的主要部件的平面布局图，图1B是沿图1A的线X-X'截取的剖视图，图1C是沿图1A的线Y-Y'截取的剖视图；
图2是示出根据本发明构思的一些实施方式的集成电路器件的剖视图；
图3A是根据本发明构思的一些实施方式的集成电路器件的主要部件的平面布局图，图3B是沿图3A的线Y-Y'截取的剖视图；
图4A是根据本发明构思的一些实施方式的集成电路器件的主要部件的平面布局图，图4B是沿图4A的线Y-Y'截取的剖视图；
图5是示出根据本发明构思的一些实施方式的集成电路器件的示例构造的平面布局图；
图6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A和16B是示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作(例如顺序工艺)的剖视图。具体地，图6A、7A、8A、9A、10A、11A、12A、13A、14A、15A和16A是根据工艺次序的分别示出与沿图1A的线X-X'截取的剖面对应的构造的剖视图，图6B、7B、8B、9B、10B、11B、12B、13B、14B、15B和16B是根据工艺次序的分别示出与沿图1A的线Y-Y'截取的剖面对应的构造的剖视图。此外，图7C是示出图7A和7B所示的一些部件的平面结构的俯视图，图10C是示出图10A和10B所示的一些部件的平面结构的俯视图；
图17A是示出制造图2所示的集成电路器件的一示例方法的剖视图，图17B是示出图17A所示的一些部件的平面结构的俯视图；以及
图18是根据本发明构思的一些实施方式的显示装置的示意性框图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施方式。在整个说明书中，同样的部件将由同样的附图标记表示，并且可以省略其重复描述。
图1A是根据本发明构思的一些实施方式的集成电路器件的主要部件的平面布局图，图1B是沿图1A的线X-X'截取的剖视图，图1C是沿图1A的线Y-Y'截取的剖视图。
参照图1A至1C，集成电路器件100包括形成在衬底110上的晶体管TR1，阱112形成在衬底110中。晶体管TR1可以是配置为在约8V至约200V的高电压下操作的高电压晶体管。
衬底110包括沟槽区域T1。有源区域AC可以通过沟槽区域T1以及在沟槽区域T1中(例如填充沟槽区域T1)的器件隔离膜114而被限定在衬底110中。有源区域AC在Y方向(第一水平方向)上具有第一宽度WA1。
衬底110可以包括半导体衬底。在一些实施方式中，衬底110可以包括诸如硅(Si)或锗(Ge)的半导体。在一些实施方式中，衬底110可以包括诸如SiGe、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体。
一对源极/漏极区域116形成在有源区域AC中，该对源极/漏极区域116被阱112围绕。阱112可以包括第一导电类型例如p型的杂质掺杂区域。该对源极/漏极区域116可以包括与第一导电类型相反的第二导电类型例如n型的杂质掺杂区域。高浓度掺杂区域116H形成在该对源极/漏极区域116的每个的上部中。该对源极/漏极区域116和高浓度掺杂区域116H可以每个被掺杂为具有相同的导电类型，并且高浓度掺杂区域116H中的杂质浓度可以大于该对源极/漏极区域116的每个中的杂质浓度。
栅电极130形成在有源区域AC之上并在一对源极/漏极区域116之间。栅电极130可以被布置为仅垂直地重叠有源区域AC而不包括与器件隔离膜114垂直重叠的部分。因此，栅电极130的侧壁在这里可以被称为“不与”器件隔离膜114“垂直地重叠”，因为栅电极130可以被限制在有源区域AC的最上表面的周界/边界内。在Y方向(第一水平方向)上，栅电极130的最宽/最大宽度WG1可以等于或小于有源区域AC的第一宽度WA1。虽然图1A至1C示出了栅电极130的最大宽度WG1等于第一宽度WA1的示例，但本发明构思不限于图1A至1C所示的示例。例如，在图1A所示的俯视图中，在栅电极130不脱离出(例如，不延伸超出)有源区域AC的范围(例如周界)的范围内，栅电极130的最宽/最大宽度WG1可以小于有源区域AC的第一宽度WA1。
如图1C所示，栅电极130在Y方向上可以不延伸超出(例如，可以不覆盖)器件隔离膜114与有源区域AC的顶(例如最顶/最上)表面之间的边界(例如分界线/界面)。更确切地，栅电极130可以被限制在有源区域AC的最上表面的周界/边界内。在图1C中，栅电极130的相反侧壁可以与器件隔离膜114和有源区域AC的顶表面之间的边界的一部分(例如最上部)垂直地笔直对准。因此，在图1C中，从栅电极130的相对侧壁朝向衬底110延伸的假想垂直延长线L1和L2(例如，垂直轴线)的每个可以穿过器件隔离膜114与有源区域AC的顶表面之间的边界。
在集成电路器件100中，在一对源极/漏极区域116之间的有源区域AC的顶表面中，从有源区域AC与器件隔离膜114之间的边界到假想垂直延长线L1和L2的每个的最短/最小水平距离可以基本上为零(0)。
高浓度掺杂区域130D可以形成在栅电极130的上部中。高浓度掺杂区域130D可以掺杂有第二导电类型的杂质。高浓度掺杂区域130D和高浓度掺杂区域116H可以包括相同的杂质离子，高浓度掺杂区域116H形成在一对源极/漏极区域116的每个的上部中。
集成电路器件100可以包括在栅电极130的侧壁上(例如覆盖栅电极130的侧壁)的绝缘间隔物140。绝缘间隔物140可以包括第一间隔物部分140A和第二间隔物部分140B，第一间隔物部分140A如图1C所示布置在器件隔离膜114之上并在栅电极130的侧壁上(例如覆盖栅电极130的侧壁的至少一部分)，第二间隔物部分140B如图1B所示布置在有源区域AC之上并在栅电极130的侧壁上(例如覆盖栅电极130的侧壁的至少一部分)。如图1A所示，第一间隔物部分140A可以一体地连接到第二间隔物部分140B。第一间隔物部分140A的第一垂直长度(例如垂直高度)HL1可以小于第二间隔物部分140B的第二垂直长度(例如垂直高度)HL2。
绝缘膜图案120P可以插置/插入在有源区域AC与栅电极130之间。因此，绝缘膜图案120P可以平行于衬底110的主表面/主要表面(例如最上表面)延伸。绝缘膜图案120P可以包括彼此一体连接的栅极绝缘部分120GD、第一延伸绝缘部分120E1和第二延伸绝缘部分120E2。栅极绝缘部分120GD可以插置/插入在有源区域AC的沟道区域CH与栅电极130之间，第一延伸绝缘部分120E1可以插置/插入在第一间隔物部分140A与有源区域AC之间，第二延伸绝缘部分120E2可以插置/插入在第二间隔物部分140B与有源区域AC之间。绝缘膜图案120P可以包括硅氧化物膜，但不限于此。
栅极绝缘部分120GD的厚度可以基本上等于第一延伸绝缘部分120E1的厚度。第一延伸绝缘部分120E1的厚度可以不同于第二延伸绝缘部分120E2的厚度。在一些实施方式中，第一延伸绝缘部分120E1的厚度可以大于第二延伸绝缘部分120E2的厚度。因此，如图1B中的虚线圆圈AX1所标记的区域所示，绝缘膜图案120P可以具有台阶(例如台阶部分)ST1。台阶ST1可以插置在栅极绝缘部分120GD与第二延伸绝缘部分120E2之间(例如，可以在栅极绝缘部分120GD与第二延伸绝缘部分120E2之间提供过渡)，台阶ST1在第二间隔物部分140B与栅电极130之间的界面的垂直延长线(例如垂直轴线)上。
层间电介质160形成在衬底110之上，层间电介质160重叠(例如覆盖)器件隔离膜114、栅电极130和一对源极/漏极区域116的每个。栅极接触插塞172和多个源/漏接触插塞174可以在层间电介质160中延伸(例如延伸穿过层间电介质160)。层间电介质160可以包括氧化物膜、氮化物膜或其组合。栅极接触插塞172可以经由形成在栅电极130的高浓度掺杂区域130D上的第一金属硅化物膜152连接到栅电极130。多个源/漏接触插塞174可以经由形成在源极/漏极区域116的高浓度掺杂区域116H上的第二金属硅化物膜154分别连接(例如电连接)到一对源极/漏极区域116。
在一些实施方式中，第一金属硅化物膜152和第二金属硅化物膜154的每个可以包括钛(Ti)硅化物、钴(Co)硅化物或镍(Ni)硅化物，但不限于此。在一些实施方式中，栅极接触插塞172和多个源/漏接触插塞174的每个可以包括堆叠结构，该堆叠结构包括导电壁垒膜和金属插塞。导电壁垒膜可以包括Ti、钛氮化物(TiN)或其组合，金属插塞可以包括钨(W)，但不限于此。
通常，在约8V至约200V的高电压下操作的高电压晶体管中，当栅电极在有源区域的顶表面之上甚至在限定有源区域的器件隔离膜的顶表面之上水平地延伸，并因而延伸越过穿过有源区域与器件隔离膜之间的界面的垂直轴线时，因为阱掺杂浓度会由于掺杂剂偏析而在有源区域与器件隔离膜之间的界面附近比在其它区域中更低，所以即使当比阈值电压低的电压施加到栅电极时，在所述界面附近也容易发生反转。结果，边缘沟道可以以比阈值电压低的电压形成在所述界面附近，因而会引起驼峰现象。当发生驼峰现象时，晶体管的阈值电压会由于形成在栅电极的边缘处的寄生晶体管而降低，并且泄漏电流会在比阈值电压低的电压下增大。特别是，可能在模拟半导体器件中引起致命的电流分散故障，因而可能导致晶体管的不正确操作。
然而，在参照图1A至1C描述的集成电路器件100中，因为栅电极130没有水平地延伸超过在垂直于水平方向X和Y的垂直方向Z上穿过有源区域AC与器件隔离膜114之间的边界的垂直轴线，所以有源区域AC与器件隔离膜114之间的边界区域可以不受施加到栅电极130的电压影响。因此，边缘区域中不形成边缘沟道，因而可以不引起驼峰现象。
此外，在参照图1A至1C描述的集成电路器件100中，因为栅电极130在有源区域AC之上布置为不与器件隔离膜114垂直地重叠，所以减小了一个晶体管TR1在衬底110上所占据的面积，从而可以提供对器件的按比例缩小有利的结构，并且可以提供允许以高度减小的面积之内的小/最小面积实现期望性能的晶体管TR1。而且，在集成电路器件100的制造中，因为可以简化布局设计，并且不需要应用复杂的设计规则，所以可以提高制造集成电路器件100的工艺的生产率。
图2是示出根据本发明构思的一些实施方式的集成电路器件的剖视图。图2示出了与沿图1A的线X-X'截取的剖面对应的部分的修改构造。在图2中，可以省略与图1A至1C中相同以分别表示相同的元件/构件的附图标记及其重复描述。
参照图2，集成电路器件200具有与图1A至1C所示的集成电路器件100相似(或甚至基本相同)的构造。然而，集成电路器件200的晶体管TR2可以包括在有源区域AC与栅电极130之间的绝缘膜图案120Q。绝缘膜图案120Q可以具有与参照图1A至1C描述的绝缘膜图案120P相似(或甚至基本相同)的构造。然而，在绝缘膜图案120Q中，如图2中的虚线圆圈AX2所标记的区域所示，栅极绝缘部分120GD与第二延伸绝缘部分120E2之间的台阶ST2可以布置在与栅电极130间隔开的位置处。台阶ST2可以比第二间隔物部分140B与栅电极130之间的界面离器件隔离膜114更近地安置。
第二间隔物部分140B可以重叠(例如可以覆盖)台阶ST2，并且可以包括底表面140BS，具有与台阶ST2对应的形状的台阶形成在底表面140BS上。
根据参照图2描述的集成电路器件200，类似于参照图1A至1C描述的集成电路器件100，因为栅电极130没有穿过在垂直方向Z(其垂直于水平方向X和Y的)上与有源区域AC和器件隔离膜114之间的边界对准的垂直轴线，所以可以抑制驼峰现象，该驼峰现象归因于形成在有源区域AC与器件隔离膜114之间的边界区域中的边缘沟道。此外，因为栅电极130不与器件隔离膜114垂直地重叠，所以减小了一个晶体管TR2在衬底110上所占据的面积，因而提供了可对器件的按比例缩小有利的结构。
图3A和3B是示出根据本发明构思的一些实施方式的集成电路器件的图，具体地，图3A是集成电路器件300的主要部件的平面布局图，图3B是沿图3A的线Y-Y'截取的剖视图。在图3A和3B中，可以省略与图1A至1C中相同以分别表示相同的元件/构件的附图标记及其重复描述。
参照图3A和3B，集成电路器件300具有与图1A至1C所示的集成电路器件100相似(或甚至基本相同)的构造。然而，在Y方向(第一水平方向)上，集成电路器件300的晶体管TR3的栅电极330的最宽/最大宽度WG3小于有源区域AC的第一宽度WA1。栅电极330不重叠/覆盖器件隔离膜114与有源区域AC的顶表面之间的边界。在图3A所示的俯视图中，在Y方向(第一水平方向)上，栅电极330的相反侧壁可以与器件隔离膜114和有源区域AC的顶表面之间的边界间隔开，并且可以位于有源区域AC的周界/范围内。
在一对源极/漏极区域116之间的有源区域AC中，从有源区域AC的顶表面与器件隔离膜114之间的边界到从栅电极330的侧壁朝向衬底110延伸的假想垂直延长线(例如垂直轴线)L31和L32的每个的最短/最小水平距离G3可以大于0。在一些实施方式中，从有源区域AC的顶表面与器件隔离膜114之间的边界到假想垂直延长线L31和L32的每个的最短/最小水平距离G3可以选自大于约0且等于或小于约0.3微米(μm)的范围。
在一对源极/漏极区域116之间的绝缘间隔物140的第一间隔物部分140A可以重叠(例如可以覆盖)有源区域AC与器件隔离膜114之间的边界。
高浓度掺杂区域330D可以形成在栅电极330的上部中。栅电极330和高浓度掺杂区域330D的更详细的配置(例如方面)与参照图1A至1C关于栅电极130和高浓度掺杂区域130D描述的配置相似(或甚至基本相同)。
根据参照图3A和3B描述的集成电路器件300，因为栅电极330不穿过与有源区域AC和器件隔离膜114之间的边界对准的垂直轴线，所以可以抑制驼峰现象，该驼峰现象归因于形成在有源区域AC与器件隔离膜114之间的边界区域中的边缘沟道。此外，因为栅电极330不与器件隔离膜114垂直地重叠，所以减小了一个晶体管TR3在衬底110上所占据的面积，因而提供了可对器件的按比例缩小有利的结构。
图4A和4B是示出根据本发明构思的一些实施方式的集成电路器件的图。具体地，图4A是集成电路器件400的主要部件的平面布局图，图4B是沿图4A的线Y-Y'截取的剖视图。在图4A和4B中，可以省略与图1A至1C中相同以分别表示相同的元件/构件的附图标记及其重复描述。
参照图4A和4B，集成电路器件400具有与图1A至1C所示的集成电路器件100相似(或甚至基本相同)的构造。然而，集成电路器件400的晶体管TR4包括栅电极430。在Y方向(第一水平方向)上，栅电极430的至少一部分可以被布置为仅与有源区域AC垂直地重叠而不与器件隔离膜114垂直地重叠。在Y方向(第一水平方向)上，栅电极430的最宽/最大宽度WG4可以等于或小于有源区域AC的第一宽度WA1。
在Y方向(第一水平方向)上，栅电极430的相反端之中的一端可以不与器件隔离膜114和有源区域AC的顶表面之间的边界垂直地重叠(例如，可以不覆盖所述边界)。此外，在Y方向(第一水平方向)上，栅电极430的相反侧壁之中的一个侧壁S41可以位于在远离器件隔离膜114的方向上与器件隔离膜114和有源区域AC的顶表面之间的边界水平间隔开的位置处。因此，在Y方向(第一水平方向)上，栅电极430的一个侧壁S41在俯视图中可以位于有源区域AC的周界/范围内。栅电极430的相反端之中的另一端可以垂直地重叠(例如可以覆盖)器件隔离膜114与有源区域AC的顶表面之间的边界。此外，在Y方向(第一水平方向)上，栅电极430的相反侧壁中的另一个侧壁S42可以位于在远离有源区域AC的方向上与器件隔离膜114和有源区域AC的顶表面之间的边界水平间隔开的位置处。因此，在Y方向(第一水平方向)上，栅电极430的另一个侧壁S42在俯视图中可以位于有源区域AC的周界/范围之外的器件隔离膜114之上。
在集成电路器件400中，从有源区域AC的顶表面与器件隔离膜114之间的边界到自栅电极430的一个侧壁S41朝向衬底110延伸的假想垂直延长线(例如垂直轴线)L42的最短/最小水平距离G4可以大于0，有源区域AC在一对源极/漏极区域116之间。在一些实施方式中，从有源区域AC的顶表面与器件隔离膜114之间的边界到假想垂直延长线L42的最短/最小水平距离G4可以选自大于约0且等于或小于约0.3μm的范围。此外，与假想垂直延长线L42平行并延伸穿过有源区域AC的顶表面与器件隔离膜114之间的边界的垂直轴线也可以延伸穿过绝缘间隔物140的第一间隔物部分140A。
在一对源极/漏极区域116之间的绝缘间隔物140的第一间隔物部分140A中，在栅电极430的一个侧壁S41上(例如覆盖栅电极430的一个侧壁S41)的部分/区域可以垂直地重叠(例如可以覆盖)有源区域AC与器件隔离膜114之间的边界，在栅电极430的另一个侧壁S42上(例如覆盖栅电极430的另一个侧壁S42)的部分/区域可以至少不与有源区域AC和器件隔离膜114之间的边界的最上部分垂直地重叠(例如，可以至少不覆盖所述边界的最上部分)。第一间隔物部分140A的在栅电极430的另一个侧壁S42上(例如覆盖栅电极430的另一个侧壁S42)的部分/区域可以在器件隔离膜114之上布置为垂直地重叠器件隔离膜114，同时不与有源区域AC的顶表面垂直地重叠。
高浓度掺杂区域430D可以形成在栅电极430的上部中。栅电极430和高浓度掺杂区域430D的更详细的构造(例如方面)与参照图1A至1C关于栅电极130和高浓度掺杂区域130D描述的构造相似(或甚至基本相同)。
根据参照图4A和4B描述的集成电路器件400，因为栅电极430的至少一部分不穿过与有源区域AC和器件隔离膜114之间的边界对准的垂直轴线，所以可以抑制驼峰现象，该驼峰现象归因于形成在有源区域AC与器件隔离膜114之间的边界区域中的边缘沟道。此外，因为可以减小/最小化栅电极430与器件隔离膜114垂直重叠的面积，所以可以减小一个晶体管TR4在衬底110上所占据的面积，因而提供了可对器件的按比例缩小有利的结构。
图5是示出根据本发明构思的一些实施方式的集成电路器件的示例构造的平面布局图。在图5中，可以省略与图1A至1C中相同以分别表示相同的元件/构件的附图标记及其重复描述。
参照图5，集成电路器件500包括限定在衬底110中的第一有源区域AC1和第二有源区域AC2。第一晶体管TR5A和第二晶体管TR5B分别形成在第一有源区域AC1和第二有源区域AC2上。第一晶体管TR5A和第二晶体管TR5B的每个可以是在约8V至约200V的高电压下操作的高电压晶体管。
第一晶体管TR5A和第二晶体管TR5B的每个可以具有与参照图1A至1C描述的晶体管TR1相似(或甚至基本相同)的构造。
第一有源区域AC1和第二有源区域AC2由形成在衬底110上的器件隔离膜114限定，并在Y方向(第一水平方向)上彼此间隔开，器件隔离膜114的隔离区域114S在它们之间。
第一有源区域AC1和第二有源区域AC2可以形成为在交叉(例如垂直于)Y方向(第一水平方向)的X方向(第二水平方向)上并排延伸。器件隔离膜114的隔离区域114S在Y方向(第一水平方向)上的宽度114W可以沿X方向(第二水平方向)在第一有源区域AC1与第二有源区域AC2之间恒定(即均匀)。
第一栅电极530A形成在第一有源区域AC1之上，第二栅电极530B形成在第二有源区域AC2之上。第一栅电极530A和第二栅电极530B的每个可以具有与参照图1A至1C描述的栅电极130相似(或甚至基本相同)的构造。第一栅电极530A可以在第一有源区域AC1之上安置为不与第一有源区域AC1和器件隔离膜114之间的边界垂直地重叠(例如，不覆盖所述边界)。第二栅电极530B可以在第二有源区域AC2之上安置为不与第二有源区域AC2和器件隔离膜114之间的边界垂直地重叠(例如，不覆盖所述边界)。第一栅电极530A和第二栅电极530B的每个可以不包括与隔离区域114S垂直重叠的部分。
在Y方向(第一水平方向)上，第一栅电极530A的最宽/最大宽度WG51和第二栅电极530B的最宽/最大宽度WG52可以分别等于或小于第一有源区域AC1的宽度WA51和第二有源区域AC2的宽度WA52。
在Y方向(第一水平方向)上，第一栅电极530A与第二栅电极530B之间的最短/最小距离可以等于或大于器件隔离膜114的隔离区域114S在Y方向(第一水平方向)上的宽度114W。
第一晶体管TR5A可以包括在第一栅电极530A的侧壁上(例如覆盖第一栅电极530A的侧壁)的第一绝缘间隔物540A。第二晶体管TR5B可以包括在第二栅电极530B的侧壁上(例如覆盖第二栅电极530B的侧壁)的第二绝缘间隔物540B。第一绝缘间隔物540A和第二绝缘间隔物540B的每个可以具有与参照图1A至1C描述的绝缘间隔物140相似(或甚至相同)的构造。
第一绝缘间隔物540A可以包括垂直地重叠(例如覆盖)第一有源区域AC1和器件隔离膜114之间的边界的部分、垂直地重叠(例如覆盖)器件隔离膜114的部分、以及垂直地重叠(例如覆盖)构成第一晶体管TR5A的一对源极/漏极区域116的杂质扩散区域的部分。第二绝缘间隔物540B可以包括垂直地重叠(例如覆盖)第二有源区域AC2和器件隔离膜114之间的边界的部分、垂直地重叠(例如覆盖)器件隔离膜114的部分、以及垂直地重叠(例如覆盖)构成第二晶体管TR5B的一对源极/漏极区域116的杂质扩散区域的部分。
类似于参照图1A至1C描述的绝缘间隔物140，第一绝缘间隔物540A和第二绝缘间隔物540B的每个在器件隔离膜114的隔离区域114S之上的垂直长度(Z方向长度)可以不同于其在构成一对源极/漏极区域116的杂质扩散区域之上的垂直长度(Z向长度)。
类似于参照图1A至1C描述的晶体管TR1，第一晶体管TR5A和第二晶体管TR5B的每个可以包括绝缘膜图案120P(见图1B和1C)。绝缘膜图案120P在器件隔离膜114的隔离区域114S之上的厚度可以不同于其在构成一对源极/漏极区域116的杂质扩散区域之上的厚度。例如，绝缘膜图案120P在器件隔离膜114的隔离区域114S之上的厚度可以大于其在构成一对源极/漏极区域116的杂质扩散区域之上的厚度。
根据图5所示的集成电路器件500，因为彼此相邻的第一晶体管TR5A和第二晶体管TR5B中分别包括的第一栅电极530A和第二栅电极530B不在器件隔离膜114的隔离区域114S之上延伸，所以可以充分地确保第一栅电极530A与第二有源区域AC2之间的分隔距离、以及第二栅电极530B与第一有源区域AC1之间的分隔距离。因此，可以有效地抑制/防止如下问题：诸如归因于来自第一栅电极530A的泄漏电流的对第二晶体管TR5B的电特性的不利影响，或者归因于来自第二栅电极530B的泄漏电流的对第一晶体管TR5A的电特性的不利影响。
虽然已经描述了第一晶体管TR5A和第二晶体管TR5B的每个具有与参照图1A至1C描述的集成电路器件100的晶体管TR1相似(或甚至相同)的结构的示例，以给出对图5所示的集成电路器件500的说明，但本发明构思不限于图5所示的示例。例如，图5所示的集成电路器件500的第一晶体管TR5A和第二晶体管TR5B的每个可以具有从图1A至4B所示的集成电路器件100、200、300和400的晶体管TR1、TR2、TR3和TR4的结构中选择的一种结构，和/或由此各种各样地修改和改变的结构，而不背离本发明构思的精神和范围。
图6A至图16B是示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作(例如顺序工艺)的剖视图。具体地，在图6A至16B之中，图6A、7A、8A、9A、10A、11A、12A、13A、14A、15A和16A是按照工艺顺序分别示出与沿图1A的线X-X'截取的剖面对应的构造的剖视图。图6B、7B、8B、9B、10B、11B、12B、13B、14B、15B和16B是按照工艺顺序分别示出与沿图1A的线Y-Y'截取的剖面对应的构造的剖视图。此外，图7C是示出图7A和7B所示的一些部件的平面结构的俯视图，图10C是示出图10A和10B所示的一些部件的平面结构的俯视图。将参照图6A至16B描述制造图1A至1C所示的集成电路器件100的示例方法。在图6A至16B中，可以省略与图1A至1C相同以分别表示相同的元件/构件的附图标记及其重复描述。
参照图6A和6B，衬底110被掺杂以杂质离子，从而形成具有第一导电类型的阱112。在一些实施方式中，当第一导电类型为p型时，硼(B)离子可以被注入到衬底110中以形成阱112，但本发明构思不限于此。
接着，沟槽区域T1通过部分地蚀刻衬底110而在衬底110中形成，器件隔离膜114在沟槽区域T1中形成(例如填充沟槽区域T1)。有源区域AC可以通过沟槽区域T1和器件隔离膜114被限定在衬底110中。
在一些实施方式中，为了在衬底110中形成沟槽区域T1，硬掩模图案可以在衬底110上形成，并且衬底110可以通过使用该硬掩模图案作为蚀刻掩模而被蚀刻。该硬掩模图案可以具有氧化物膜和氮化物膜按所述顺序堆叠的结构。器件隔离膜114可以包括硅氧化物膜。为了形成器件隔离膜114，可以使用化学气相沉积(CVD)工艺。
参照图7A和7B，掩模图案M1在衬底110上形成，掩模图案M1具有暴露出部分有源区域AC的一对开口MH。接着，通过使用掩模图案M1作为离子注入掩模，与第一导电类型相反的第二导电类型的杂质离子DP1被注入到有源区域AC的由一对开口MH暴露的部分中，从而在阱112中形成一对源极/漏极区域116，该对源极/漏极区域116具有第二导电类型。
在一些实施方式中，杂质离子DP1可以包括磷(P)离子。在有源区域AC中，一对源极/漏极区域116之间的区域可以是沟道区域CH。
图7C是更详细地示出掩模图案M1的平面结构的俯视图。在图7C中，示出了图7A和7B所示的一些部件的平面结构。为了更好的理解，有源区域AC的与掩模图案M1垂直地重叠(例如用掩模图案M1覆盖)的部分由虚线标记。
参照图7A至7C，形成在掩模图案M1中的一对开口MH可以在X方向(第二水平方向)上彼此间隔开，有源区域AC的沟道区域CH在它们之间。
参照图8A和8B，掩模图案M1从图7A和7B的一对源极/漏极区域116形成在其中的所得产物/结构中被去除，随后形成重叠(例如覆盖)有源区域AC和器件隔离膜114的绝缘膜120。
在一些实施方式中，绝缘膜120可以包括硅氧化物膜。为了形成绝缘膜120，可以使用CVD工艺、或者热氧化工艺和CVD工艺的组合。
在一些实施方式中，绝缘膜120在沟道区域CH上的厚度TH1可以为约400埃至约但不限于此。在一些实施方式中，绝缘膜120可以在衬底110上形成至均匀的厚度。
参照图9A和9B，栅电极130在绝缘膜120上形成，栅电极130垂直地重叠(例如覆盖)沟道区域CH。
在Y方向(第一水平方向)上，栅电极130的最宽/最大宽度WG1可以等于或小于由器件隔离膜114限定的有源区域AC的第一宽度WA1(见图1A)。栅电极130可以不包括与器件隔离膜114垂直重叠的部分。栅电极130可以形成为仅垂直地重叠有源区域AC。
栅电极130的侧壁可以包括一对第一侧壁S1和S2以及一对第二侧壁S3和S4。该对第一侧壁S1和S2可以沿Y方向(第一水平方向)在栅电极130的相反端处布置于器件隔离膜114和有源区域AC的界面之上。该对第二侧壁S3和S4可以沿X方向(第二水平方向)在栅电极130的相反端处布置于有源区域AC之上。
如图9B所示，从栅电极130的一对第一侧壁S1和S2朝向衬底110延伸的假想垂直延长线(例如垂直轴线)L1和L2的每个可以穿过器件隔离膜114与有源区域AC的顶表面之间的边界。也就是，一对第一侧壁S1和S2的每个可以与器件隔离膜114和有源区域AC的顶表面之间的边界垂直地笔直对准。
为了形成栅电极130，导电层在图8A和8B的绝缘膜120形成在其中的所得产物/结构的整个表面上形成，随后通过光刻工艺图案化导电层，从而在绝缘膜120上留下栅电极130。在一些实施方式中，栅电极130可以包括掺杂多晶硅。
参照图10A和10B，掩模图案M2被形成，掩模图案M2重叠(例如覆盖)栅电极130、以及绝缘膜120的暴露在栅电极130周围的部分。
图10C是更详细地示出形成参照图10A和10B描述的掩模图案M2的工艺的俯视图。在图10C中，示出了图10A和10B所示的一些部件的平面结构。在图10C中，为了更好的理解，与绝缘膜120重叠(例如用绝缘膜120覆盖)的一对源极/漏极区域116、以及与掩模图案M2重叠(例如用掩模图案M2覆盖)的栅电极130由虚线标记。
参照图10A至10C，在X方向(第二水平方向)上，掩模图案M2的宽度WMX1可以基本上等于栅电极130的宽度。在Y方向(第一水平方向)上，掩模图案M2可以具有宽度WMY1，该宽度WMY1足以重叠(例如覆盖)栅电极130的顶表面、栅电极130的一对第一侧壁S1和S2、以及暴露在该对第一侧壁S1和S2周围的绝缘膜120/在栅电极130的顶表面、栅电极130的一对第一侧壁S1和S2、以及暴露在该对第一侧壁S1和S2周围的绝缘膜120上。在Y方向(第一水平方向)上，掩模图案M2的宽度WMY1可以大于栅电极130的宽度。在X方向(第二水平方向)上，掩模图案M2尽管在栅电极130的顶表面上(例如，覆盖栅电极130的顶表面)，但是可以不在栅电极130的一对第二侧壁S3和S4上(例如，可以不覆盖栅电极130的一对第二侧壁S3和S4)。在一些实施方式中，掩模图案M2可以包括光致抗蚀剂图案，但不限于此。
参照图11A和11B，通过使用掩模图案M2作为蚀刻掩模，暴露在掩模图案M2周围的绝缘膜120被蚀刻多达预定/一定厚度，从而形成在其中部分的绝缘膜120被减小高度的绝缘膜图案120P，所述部分的绝缘膜120重叠(例如覆盖)一对源极/漏极区域116。
绝缘膜120的位于有源区域AC的沟道区域CH与栅电极130之间的部分可以作为栅极绝缘部分120GD而保留，栅极绝缘部分120GD保持图8A和8B所示的绝缘膜120的初始厚度TH1。绝缘膜120的垂直地重叠(例如覆盖)与栅电极130的一对第一侧壁S1和S2相邻的器件隔离膜114的部分，即绝缘膜120的位于栅电极130沿Y方向(第一水平方向)的延长线上的(例如沿Y方向(第一水平方向)突出超过栅电极130的)部分可以作为第一延伸绝缘部分120E1而保留，第一延伸绝缘部分120E1类似于栅极绝缘部分120GD也保持绝缘膜120的初始厚度TH1。此外，绝缘膜120的垂直地重叠(例如覆盖)一对源极/漏极区域116的部分可以作为第二延伸绝缘部分120E2而保留，第二延伸绝缘部分120E2具有比绝缘膜120的初始厚度TH1小的厚度TH2。
构成绝缘膜图案120P的栅极绝缘部分120GD、第一延伸绝缘部分120E1和第二延伸绝缘部分120E2可以彼此一体地连接，并且栅极绝缘部分120GD可以具有与第一延伸绝缘部分120E1基本上相等的厚度。第一延伸绝缘部分120E1的厚度可以是第二延伸绝缘部分120E2的厚度的约4倍至约10倍。在一些实施方式中，第二延伸绝缘部分120E2可以具有约至约的厚度。例如，第二延伸绝缘部分120E2可以具有约的厚度。
参照图12A和12B，掩模图案M2从图11A和11B的所得产物/结构中被去除，随后形成位于栅电极130的侧壁上(例如覆盖栅电极130的侧壁)的绝缘间隔物140。
如图1A所示，绝缘间隔物140可以具有围绕栅电极130的矩形/环形形状。绝缘间隔物140可以包括第一间隔物部分140A和第二间隔物部分140B，第一间隔物部分140A布置在器件隔离膜114之上并在栅电极130的侧壁之中的一对第一侧壁S1和S2上(例如覆盖该对第一侧壁S1和S2)，第二间隔物部分140B布置在有源区域AC之上并在栅电极130的侧壁之中的一对第二侧壁S3和S4上(例如覆盖该对第二侧壁S3和S4)。
第一间隔物部分140A一体地连接到第二间隔物部分140B，并且第一间隔物部分140A的第一垂直长度HL1小于第二间隔物部分140B的第二垂直长度HL2。
在一些实施方式中，从第一间隔物部分140A与栅电极130之间的界面朝向衬底110延伸的假想垂直延长线(例如垂直轴线)L1可以穿过有源区域AC的顶部表面的接触器件隔离膜114的部分。
参照图13A和13B，掩模图案M3形成在其中形成有绝缘间隔物140的所得产物/结构的整个表面上。掩模图案M3可以包括暴露栅电极130的顶表面的第一孔MH31、以及分别在一对源极/漏极区域116之上的多个第二孔MH32，多个第二孔MH32暴露绝缘膜图案120P的第二延伸绝缘部分120E2。在一些实施方式中，掩模图案M3可以包括光致抗蚀剂图案。
接着，第二导电类型的杂质离子DP2通过第一孔MH31和多个第二孔MH32以相对高的浓度被注入到栅电极130和一对源极/漏极区域116中。结果，高浓度掺杂区域130D可以在栅电极130的上部中形成，并且高浓度掺杂区域116H可以在一对源极/漏极区域116的每个的上部中形成。高浓度掺杂区域116H中的杂质浓度可以大于一对源极/漏极区域116的每个的其它区域中的杂质浓度。在一些实施方式中，注入到栅电极130和一对源极/漏极区域116中的杂质离子DP2可以包括磷(P)离子。
虽然杂质离子DP2通过第一孔MH31被注入到栅电极130中，但是因为具有比第二延伸绝缘部分120E2相对更大的厚度的第一延伸绝缘部分120E1、以及绝缘间隔物140的第一间隔物部分140A按所述顺序在有源区域AC与器件隔离膜114之间的界面及其周围上(例如覆盖所述界面及其周围)，所以第一延伸绝缘部分120E1和第一间隔物部分140A用作阻止/防止杂质扩散到衬底110中的阻挡膜，由此可以阻止/防止杂质离子不期望地扩散到有源区域AC中。因此，因为可以阻止/防止不期望的杂质扩散区域形成在一对源极/漏极区域116之间的有源区域AC的一部分的边缘处，该边缘与器件隔离膜114相邻，所以可以抑制/防止如下问题：诸如经由有源区域AC的所述边缘的一对源极/漏极区域116的短路。
此外，虽然杂质离子DP2通过多个第二孔MH32被注入到一对源极/漏极区域116中，但是在该对源极/漏极区域116上(例如覆盖该对源极/漏极区域116)的第二延伸绝缘部分120E2可以保护衬底110，因而抑制/防止对衬底110的表面的损坏。
参照图14A和14B，掩模图案M3从图13A和13B的所得产物/结构中被去除，随后在衬底110之上形成掩模图案M4。掩模图案M4可以包括暴露栅电极130的顶表面的一部分的第一孔MH41、在一对源极/漏极区域116之上的多个第二孔MH42，多个第二孔MH42暴露绝缘膜图案120P的第二延伸绝缘部分120E2。在一些实施方式中，掩模图案M4可以包括氧化物膜、氮化物膜或其组合。
接着，通过使用掩模图案M4作为蚀刻掩模，绝缘膜图案120P的第二延伸绝缘部分120E2的由多个第二孔MH42暴露的部分被去除，从而通过多个第二孔MH42暴露高浓度掺杂区域116H。结果，开口120H可以在绝缘膜图案120P的第二延伸绝缘部分120E2中形成，开口120H暴露在一对源极/漏极区域116的每个上的高浓度掺杂区域116H。
参照图15A和15B，通过硅化物/自对准硅化物工艺，第一金属硅化物膜152在由掩模图案M4的第一孔MH41暴露的栅电极130的顶表面上形成，第二金属硅化物膜154在由掩模图案M4的多个第二孔MH42暴露的高浓度掺杂区域116H的顶表面上形成。
在一些实施方式中，第一金属硅化物膜152和第二金属硅化物膜154的每个可以包括钛(Ti)硅化物、钴(Co)硅化物或镍(Ni)硅化物，但不限于此。
在用于形成第一金属硅化物膜152和第二金属硅化物膜154的硅化物/自对准硅化物工艺期间，因为具有比第二延伸绝缘部分120E2相对更大的厚度的第一延伸绝缘部分120E1、以及绝缘间隔物140的第一间隔物部分140A按所述顺序重叠(例如覆盖)有源区域AC与器件隔离膜114之间的界面及其周围，所以第一延伸绝缘部分120E1和第一间隔物部分140A可以用作阻止/防止硅化物/自对准硅化物工艺的气氛气体渗透到有源区域AC中的阻挡膜。因此，可以抑制/防止金属硅化物膜形成在有源区域AC的不期望的部分上。例如，有源区域AC的最上表面与器件隔离膜114之间的边界可以不含金属硅化物，因为边界可以受第一延伸绝缘部分120E1和第一间隔物部分140A保护。因此，因为可以抑制/防止不期望的金属硅化物膜形成在有源区域AC的一部分的边缘处，该边缘与器件隔离膜114相邻，所以可以抑制/防止如下问题：诸如一对源极/漏极区域116经由有源区域AC的边缘的短路。
参照图16A和16B，通过从图15A和15B的所得产物/结构中去除掩模图案M4，绝缘膜图案120P的第一延伸绝缘部分120E1和第二延伸绝缘部分120E2、栅电极130、第一金属硅化物膜152以及第二金属硅化物膜154被暴露，随后形成位于上述部件上(例如覆盖上述部件)的层间电介质160。层间电介质160可以包括氧化物膜、氮化物膜或其组合。
接着，多个接触孔160H穿过层间电介质160形成，以暴露第一金属硅化物膜152和第二金属硅化物膜154，随后用导电材料部分或完全填充多个接触孔160H，从而形成栅极接触插塞172和多个源极/漏极接触插塞174。在一些实施方式中，栅极接触插塞172和多个源极/漏极接触插塞174的每个可以包括堆叠结构，该堆叠结构包括导电壁垒膜和金属插塞。导电壁垒膜可以包括Ti、TiN或其组合，金属插塞可以包括钨(W)，但不限于此。
至此，虽然已经参照图6A至16B描述了制造图1A至1C所示的集成电路器件100的方法，但是可以制造在不背离本发明构思的精神和范围的情况下基于参照图6A至16B进行的描述而被修改和改变的具有各种结构的集成电路器件。
图17A和17B是示出制造图2所示的集成电路器件200的示例方法的图。具体地，图17A是示出制造集成电路器件200的一些工艺的剖视图，图17B是示出图17A所示的一些部件的平面结构的俯视图。在图17B中，为了更好的理解，一对源极/漏极区域116和栅电极130由虚线标记。
参照图17A和17B，为了制造图2所示的集成电路器件200，可以使用与参照图6A至16B描述的方法相似的方法。然而，代替具有参照图10A至10C描述的结构的掩模图案M2，可以形成掩模图案M21。
在X方向(第二水平方向)上，掩模图案M21可以具有比栅电极130的宽度大的宽度WMX2。在X方向(第二水平方向)上，掩模图案M21可以在栅电极130的相反侧壁上形成(例如形成为覆盖栅电极130的相反侧壁)。掩模图案M21可以包括光致抗蚀剂图案，但不限于此。
在形成掩模图案M21之后，通过使用掩模图案M21作为蚀刻掩模，以与参照图11A和11B所述的方式相似的方式，暴露在掩模图案M21周围的绝缘膜120(见图10A和10B)可以被蚀刻多达一定/预定厚度，从而形成在其中部分的绝缘膜120被减小的高度绝缘膜图案120Q，所述部分重叠(例如覆盖)一对源极/漏极区域116。
接着，掩模图案M21可以被去除，随后执行参照图12A至16B描述的工艺，从而制造图2所示的集成电路器件200。
为了制造图3A和3B所示的集成电路器件300，可以使用与参照图6A至16B描述的方法相似的方法。然而，在参照图9A和9B描述的工艺中，代替栅电极130，可以形成图3A和3B所示的栅电极330。接着，可以执行参照图10A至16B描述的工艺，从而制造图3A和3B所示的集成电路器件300。
为了制造图4A和4B所示的集成电路器件400，可以使用与参照图6A至16B描述的方法相似的方法。然而，在参照图9A和9B描述的工艺中，代替栅电极130，可以形成图4A和4B所示的栅电极430。接着，可以执行参照图10A至16B描述的工艺，从而制造图4A和4B所示的集成电路器件400。
为了制造图5所示的集成电路器件500，彼此相邻的第一晶体管TR5A和第二晶体管TR5B可以通过与参照图6A至16B描述的方法相似的方法而在衬底110上形成。
图18是根据本发明构思的一些实施方式的显示装置1000的示意性框图。
参照图18，显示装置1000包括显示驱动器集成电路(DDI)1100。
DDI 1100可以包括控制器1110、电源电路1120、驱动器块(例如驱动器装置(们))1130和存储块(例如存储器件(们))1140。控制器1110可以接收并解码从主处理单元(MPU)1200施加的命令，并且可以控制DDI 1100的每个块以根据该命令实施操作。电源电路1120可以响应于控制器1110的控制而产生驱动电压。响应于控制器1110的控制，通过使用由电源电路1120产生的驱动电压，驱动器块1130可以驱动显示面板1300。显示面板1300可以是液晶显示面板或等离子体显示面板。存储块1140可以临时存储输入到控制器1110的命令、或从控制器1110输出的控制信号，或者可以存储所需的数据。存储块1140可以包括诸如随机存取存储器(RAM)或只读存储器(ROM)的存储器。电源电路1120和驱动器块1130可以每个包括参照图1A至5描述的集成电路器件100、200、300、400和500中的一个，集成电路器件100、200、300、400和500每个包括高电压晶体管。控制器1110和存储块1140可以每个包括低电压晶体管，该低电压晶体管在比包括集成电路器件100、200、300、400和500的每个的高电压晶体管低的电压下操作。
虽然已经详细描述了本发明构思的示例实施方式，但是本发明构思不限于这里示例实施方式，并且可以由本领域普通技术人员各种各样地修改和改变而不背离本发明构思的精神和范围。例如，虽然已经通过以高电压晶体管为例描述了本发明构思的示例实施方式，但是本发明构思可以应用于低电压晶体管。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2018年1月3日向韩国知识产权局提交的韩国专利申请第10-2018-0000899号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种集成电路器件，包括：
衬底；
在所述衬底上的器件隔离膜，其中所述衬底的有源区域由所述衬底上的所述器件隔离膜限定，并且在水平方向上包含第一宽度；
在所述有源区域中的成对的源极/漏极区域；
在所述有源区域的位于所述成对的源极/漏极区域之间的部分之上的栅电极，所述栅电极在所述水平方向上包含第二宽度，所述第二宽度等于或小于所述有源区域的所述第一宽度；
绝缘间隔物，包括在所述器件隔离膜之上的第一间隔物部分和在所述有源区域之上的第二间隔物部分，其中所述第一间隔物部分和所述第二间隔物部分分别在所述栅极电极的第一侧壁和第二侧壁上；以及
绝缘膜，包括在所述有源区域与所述栅电极之间的栅极绝缘部分。
2.根据权利要求1所述的集成电路器件，其中所述栅电极被限制在所述有源区域的最上表面的边界内，使得所述栅电极的所述第一侧壁和所述第二侧壁不与所述器件隔离膜垂直地重叠。
3.根据权利要求1所述的集成电路器件，
其中所述栅电极的所述第一侧壁包括在所述栅电极的沿所述水平方向的相反端处的成对的侧壁中的至少一个，以及
其中与所述第一侧壁对准的垂直轴线与所述器件隔离膜间隔开。
4.根据权利要求1所述的集成电路器件，
其中所述栅电极的所述第一侧壁包括在所述栅电极的沿所述水平方向的相反端处的成对的侧壁中的至少一个，以及
其中分别与所述第一侧壁对准的垂直轴线与所述器件隔离膜和所述有源区域的顶表面之间的边界相交。
5.根据权利要求1所述的集成电路器件，
其中所述第一间隔物部分的第一垂直长度小于所述第二间隔物部分的第二垂直长度，以及
其中所述第一间隔物部分一体地连接到所述第二间隔物部分。
6.根据权利要求1所述的集成电路器件，
其中所述绝缘膜还包括：
第一延伸绝缘部分，一体地连接到所述栅极绝缘部分，并且介于所述第一间隔物部分与所述器件隔离膜之间；以及
第二延伸绝缘部分，一体地连接到所述栅极绝缘部分，并且介于所述第二间隔物部分与所述有源区域之间，以及
其中所述第一延伸绝缘部分的厚度不同于所述第二延伸绝缘部分的厚度。
7.根据权利要求6所述的集成电路器件，其中所述第一延伸绝缘部分的厚度大于所述第二延伸绝缘部分的厚度。
8.根据权利要求6所述的集成电路器件，其中所述第一延伸绝缘部分的厚度基本上等于所述栅极绝缘部分的厚度。
9.根据权利要求6所述的集成电路器件，其中所述绝缘膜还包括台阶部分，所述台阶部分由所述栅极绝缘部分与所述第二延伸绝缘部分之间的过渡部限定。
10.根据权利要求6所述的集成电路器件，还包括：
层间电介质，在所述成对的源极/漏极区域和所述第二延伸绝缘部分上；以及
多个导电接触插塞，穿透所述层间电介质，并且电连接到所述成对的源极/漏极区域。
11.一种集成电路器件，包括：
衬底，包括限定所述衬底的有源区域的沟槽区域，所述有源区域在第一水平方向上包含第一宽度；
在所述沟槽区域中的器件隔离膜；
在所述有源区域之上的栅电极，所述栅电极在所述第一水平方向上包含第二宽度，所述第二宽度等于或小于所述有源区域的所述第一宽度；
绝缘间隔物，在所述有源区域和所述器件隔离膜之上，其中所述绝缘间隔物在所述栅电极的侧壁上；
在所述有源区域中的成对的源极/漏极区域，所述成对的源极/漏极区域彼此间隔开，其中所述栅电极重叠所述有源区域的在所述成对的源极/漏极区域之间的部分；以及
绝缘膜，在所述有源区域和所述器件隔离膜上，所述绝缘膜包括在所述有源区域与所述栅电极之间的栅极绝缘部分，
其中在垂直于所述第一水平方向的垂直方向上延伸穿过所述有源区域的最上表面与所述器件隔离膜之间的边界的垂直轴线与所述栅电极的所述侧壁中的一个对准，或者延伸穿过所述绝缘间隔物。
12.根据权利要求11所述的集成电路器件，其中所述绝缘间隔物重叠所述有源区域的所述最上表面与所述器件隔离膜之间的所述边界，使得所述垂直轴线延伸穿过所述绝缘间隔物。
13.根据权利要求11的集成电路器件，
其中所述栅电极的所述侧壁包括：
成对的第一侧壁，在所述栅电极的沿所述第一水平方向的相反端处；以及
成对的第二侧壁，在所述栅电极的沿交叉所述第一水平方向的第二水平方向的相反端处，以及
其中所述成对的第一侧壁的每个和所述成对的第二侧壁的每个重叠所述有源区域的所述最上表面。
14.根据权利要求11所述的集成电路器件，其中所述绝缘间隔物的在所述器件隔离膜之上的第一部分的垂直长度小于所述绝缘间隔物的在所述成对的源极/漏极区域之上的第二部分的垂直长度。
15.根据权利要求11的集成电路器件，
其中所述绝缘膜还包括：
第一延伸绝缘部分，一体地连接到所述栅极绝缘部分并且在所述器件隔离膜上；以及
第二延伸绝缘部分，一体地连接到所述栅极绝缘部分并且在所述成对的源极/漏极区域上，所述第二延伸绝缘部分包括在所述成对的源极/漏极区域的相应区域之上的多个开口，
其中所述集成电路器件还包括在所述成对的源极/漏极区域的所述相应区域上的金属硅化物，
其中所述有源区域的所述最上表面与所述器件隔离膜之间的所述边界不含金属硅化物，以及
其中所述第一延伸绝缘部分的厚度不同于所述第二延伸绝缘部分的厚度。
16.一种集成电路器件，包括：
衬底，包括在第一水平方向上彼此相邻并且彼此间隔开的第一有源区域和第二有源区域；
器件隔离区域，在所述第一有源区域与所述第二有源区域之间；
在所述第一有源区域中的多个第一杂质扩散区域；
在所述第二有源区域中的多个第二杂质扩散区域；
在所述第一有源区域之上的第一栅电极，所述第一栅电极在所述第一水平方向上包含等于或小于所述第一有源区域的宽度的宽度；
第一绝缘间隔物，在所述第一栅电极的侧壁上并且在所述器件隔离区域上；
在所述第二有源区域之上的第二栅电极，所述第二栅电极在所述第一水平方向上包含等于或小于所述第二有源区域的宽度的宽度；以及
第二绝缘间隔物，在所述第二栅电极的侧壁上并且在所述器件隔离区域上，
其中所述第一有源区域与所述第二有源区域之间在所述第一水平方向上的分隔距离沿着垂直于所述第一水平方向的第二水平方向是恒定的，以及
其中所述第一栅电极与所述第二栅电极之间在所述第一水平方向上的距离等于或大于所述分隔距离。
17.根据权利要求16所述的集成电路器件，其中所述第一绝缘间隔物和所述第二绝缘间隔物在所述器件隔离区域之上的第一部分的垂直长度不同于所述第一绝缘间隔物和所述第二绝缘间隔物在所述多个第一杂质扩散区域和所述多个第二杂质扩散区域之上的第二部分的垂直长度。
18.根据权利要求16所述的集成电路器件，还包括：
绝缘膜，包括在所述第一有源区域与所述第一栅电极之间的栅极绝缘部分，
其中所述绝缘膜在所述器件隔离区域上的第一厚度不同于所述绝缘膜在所述多个第一杂质扩散区域和所述多个第二杂质扩散区域上的第二厚度。
19.根据权利要求18所述的集成电路器件，其中所述绝缘膜的所述第一厚度大于所述绝缘膜的所述第二厚度。
20.根据权利要求16的集成电路器件，
其中在垂直于所述第一水平方向的垂直方向上延伸穿过所述第一有源区域与所述器件隔离区域之间的边界的第一垂直轴线与所述第一栅电极的所述侧壁中的一个对准，或者延伸穿过所述第一绝缘间隔物，以及
其中在所述垂直方向上延伸穿过所述第二有源区域与所述器件隔离区域之间的边界的第二垂直轴线与所述第二栅电极的所述侧壁中的一个对准，或者延伸穿过所述第二绝缘间隔物。
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