JP2004525500A - トレンチ二重拡散金属酸化膜半導体セル - Google Patents
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Abstract
トレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板と、基板に形成された、第２の伝導性タイプを有するボディ領域とを備える。ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。トレンチの内壁には、絶縁層が形成されており、絶縁層上には、導電性電極が形成されている。トレンチに隣接するボディ領域の一部には、第１の伝導性タイプを有するソース領域が形成されている。ソース領域は、第１の層と、第１の層上に形成された第２の層とを備える。第１の層は、第２の層より、不純物濃度が低くなるように、不純物がドープされている。
Description
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、通常、電源集積回路の用途（ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ａｐｐｌｉｃａｔｉｏｎｓ）における高電圧及び高電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求されるときに、単位面積当たりの電流値がより大きい。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に製造された２つ以上の個別のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により接続され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより接続されている。これにより、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、トランジスタの単位面積当たりの導電率を最大にすることが望ましい。
【０００４】
代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成される。トレンチは、内壁が薄膜の酸化層で覆われ、ポリシリコンで埋められており、これにより電流が抑制されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号明細書、第５，５４１，４２５号明細書、第５，８６６，９３１号明細書にも開示されている。
【０００５】
【発明が解決しようとする課題】
従来のＤＭＯＳ回路におけるセル密度は、約１００Ｍ／ｉｎ２に制限されていた。このセル密度では、隣接するトレンチ間の距離は、約２．０ミクロンとなる。このような制約は、ＤＭＯＳトランジスタのソース領域がｎ型キャリアを適切に拡散させるのに十分な水平方向の寸法を有さなくてはならないために生じる。
【０００６】
ここで、ソース領域の水平方向の寸法を縮少することにより、トランジスタセルのセル密度を高めたトレンチＤＭＯＳ回路の実現が望まれている。
【０００７】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板と、基板に形成された、第２の伝導性タイプを有するボディ領域とを備える。ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。トレンチの内壁には、絶縁層が形成されており、絶縁層上には、導電性電極が形成されている。トレンチに隣接するボディ領域の一部には、第１の伝導性タイプを有するソース領域が形成されている。ソース領域は、第１の層と、第１の層上に形成された第２の層とを備える。第１の層は、第２の層より、不純物濃度が低くなるように、不純物がドープされている。
【０００８】
本発明の一具体例においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルより下の深さに延びている。このうち、いくつかの具体例においては、ソース領域の第１の層の実質的に全体が導電性電極の表面レベルより下の深さに延びていてもよい。更に、このうちのいくつかの具体例においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルより下の深さに延びており、ソース領域の第２の層の実質的に全体は、導電性電極の表面レベルより下の深さに延びていない。
【０００９】
本発明の一具体例においては、ボディ領域は、下位にあるボディ領域の一部より不純物濃度が高いコンタクト領域を有する。コンタクト領域は、下位にあるボディ領域の一部との電気的接触を実現する。
【００１０】
本発明の一具体例においては、第１の層には、燐がドープされ、第２の層には、ヒ素がドープされる。
【００１１】
本発明の特定の具体例においては、第１の層は、５×１０１７〜５×１０１８ｃｍ−３の不純物濃度を有し、第２の層は、４×１０１９〜８×１０１９ｃｍ−３の不純物濃度を有する。
【００１２】
【発明の実施の形態】
図１は、従来の単一のトレンチＤＭＯＳトランジスタセル５０の平面図である。図２の断面図に示すように、トランジスタセル５０は、互いに隣接して設けられた、２個の独立した二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタ２０、２２から形成されている。この具体例においては、トランジスタセル５０は、水平方向に長方形の形状を有している。トランジスタ２０、２２は、ｎ型不純物が低濃度にドープされたｎエピタキシャル層１０４が成長されているｎ＋基板１００に形成されている。更に、ｎエピタキシャル層１０４内に形成されている各トランジスタ２０、２２には、逆の伝導性を有するボディ領域１１６が設けられている。ボディ領域１１６は、ｐ型不純物が高濃度にドープされたコンタクト領域１１６ａを備え、このコンタクト領域１１６ａは、下層に存在するボディ領域１１６を上層の金属層に電気的に接続する。ボディ領域１１６の殆どの部分（コンタクト領域１１６ａを除く）の上に形成されているｎエピタキシャル層１４０は、ソースとして機能する。更に、各トランジスタ２０、２２は、ｎエピタキシャル層１０４に形成された長方形状のトレンチ１２４を備え、トレンチ１２４は、この構造の上面において開口しており、トランジスタセルの外周を画定している。トレンチ１２４の内壁には、ゲート酸化層１３０が形成されている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。半導体基板１００の背面には、ドレイン電極が接続されており、２つのソース領域１４０とボディ領域１１６には、ソース電極が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。
【００１３】
図１及び図２に示す金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ− Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）においては、ゲートは、垂直方向に延びるトレンチに形成されている。このような構造は、トレンチ垂直ＤＭＯＳＦＥＴ（ｔｒｅｎｃｈ ｖｅｒｔｉｃａｌ ＤＭＯＳＦＥＴ）と呼ばれることも多い。このように、このトランジスタが「垂直」と呼ばれる理由は、ドレインコンタクトが基板の背面又は下面に形成され、ソースからドレインへの電流が略垂直に流れるからである。これにより、屈折又は屈曲した電流パス又は寄生電界の発生に起因する抵抗の上昇が最小限に抑制される。更に、このデバイスの名称に「二重拡散（接頭辞「Ｄ」により表されている）」が含まれている理由は、ソース領域とは逆の伝導性タイプを有する、先に拡散形成されたボディ領域の一部の表面のエピタキシャル材料にソース領域が拡散形成されているためである。この構造は、トレンチの内壁をゲート電流の制御のために使用し、これにより実質的に垂直に電流を流す。上述のように、このデバイスは、特に、所定の水平方向のシリコン領域（ｔｒａｎｓｖｅｒｓｅ ｓｉｌｉｃｏｎ ａｒｅａ）を流れる電流を最大にする電力スイッチングトランジスタとして適している。
【００１４】
ここで、トランジスタセル５０が基本的なトランジスタ動作を行うためには、トランジスタセル５０が必ずしも長方形の形状を有している必要はなく、トランジスタセル５０は、いかなる多角形の形状を有していてもよい。なお、レイアウトの観点からは、長方形の形状及び正多角形の形状が最も好ましい。若しくは、トランジスタセル５０は、図に示すような閉じたセル形状に代えて、開いたセル形状又は縞模様の形状を有していてもよい。トランジスタセルの様々な形状については、上述した参考文献に開示されている。
【００１５】
上述のように、従来のＤＭＯＳ回路のセル密度は、約１００Ｍ／ｉｎ２に制限されている。このような制約は、以下の理由から生じる。製造過程において、トレンチに埋め込まれるポリシリコン層１２４の厚みが最適化され、ボディ領域１１６の表面に亘って、ゲート酸化層１３０の一部が露出する。ここで、ポリシリコン拡散プロセス及びエッチングプロセスは、精密に制御することが困難であるため、表面全体に亘って均一な厚みを有するポリシリコン層１２４を実現することは困難である。この結果、図２に示すように、トレンチに埋め込まれたポリシリコン層１２４の表面の高さは、多くの場合、隣接するソース領域１４０の表面の高さより低くなる。更にここで、ソース領域１４０がトレンチに埋め込まれたポリシリコン層１２４に垂直方向に重なり、ソースからドレインへの連続的な導電パスを確実に形成することも重要である。すなわち、ソース領域１４０は、ポリシリコン層１２４の表面より下の深さに伸びている必要がある。このような重なりを確実に実現するために、ソース領域１４０は、ポリシリコン層１２４の表面がソース領域１４０の表面と同じ高さになってしまうような深さより深く形成する必要がある。このように、ソース領域１４０の深さを増すと、これに対応して、水平方向の寸法も大きくする必要がある。これは、ｎ型不純物が全方向に拡散し、したがって、不純物をより深く拡散させると、結果的に不純物が水平方向にも広く拡散してしまうためである。このため、単一の基板上に製造できるトランジスタセルのセル密度は、ソース領域１４０の水平方向の寸法によって制約される。
【００１６】
本発明では、それぞれ不純物濃度が異なる２つの部分から構成されるソース領域を形成することにより、ソース領域の水平方向の寸法を縮少する。図３に本発明の具体例として示すデバイスは、ｎ型不純物が高濃度にドープされた基板２００上に成長された、ｎ型不純物が低濃度にドープされたエピタキシャル層２０４を備える。トレンチＤＭＯＳトランジスタは、コンタクト領域２１６ａを有するｐボディ領域２１６と、ｎ型不純物がドープされたソース領域２４０と、内壁にゲート酸化層２３０が形成され、ポリシリコンが埋め込まれたトレンチ２２４とを備える。ドレイン電極、ソース電極、ゲート電極は、従来と同様の手法によって形成されている。
【００１７】
図３に示すように、ソース領域２４０は、ｎ型不純物が低濃度にドープされた低濃度層２４１と、ｎ型不純物が高濃度にドープされた高濃度層２４３とを備える。例えば、本発明の一具体例においては、低濃度層２４１は、１×１０１８ｃｍ−３の不純物濃度を有しており、高濃度層２４３は、５×１０１９ｃｍ−３の不純物濃度を有している。低濃度層２４１は、トレンチ２２４に埋め込まれたポリシリコンと重なり、これにより、チャネルは連続的な導電パスを形成し、一方、高濃度層２４３は、拡散が行われる一次層（ｐｒｉｍａｒｙ ｌａｙｅｒ）として機能する。これにより、拡散が行われるソース領域の有効な厚みは、図２に示すような従来のトレンチＤＭＯＳトランジスタにおけるソース領域の厚みより小さくなり、これに対応して、ソース領域の水平方向の寸法を小さくすることができる。例えば、本発明により、隣接するトレンチ間の間隔を１．３ミクロンに縮めることができ、これにより、セル密度を約２００Ｍセル／ｉｎ２にまで高めることができる。
【００１８】
ここで、本発明に基づくトレンチＤＭＯＳトランジスタのオン抵抗は、従来のトレンチＤＭＯＳトランジスタのオン抵抗より大きくなると思われたが、デバイスがオン状態のとき、低濃度層２４１全体が電荷蓄積モードで動作するため、オン抵抗は従来のトレンチＤＭＯＳトランジスタより大きくなることはないということが分かった。
【００１９】
図３に示すＤＭＯＳトランジスタは、従来のいかなる手法を用いても製造することができる。以下では、一連の製造工程の一具体例を説明するが、これは例示的なものであり、本発明に基づくデバイスの製造は、以下に説明する工程に限定されるものではない。
【００２０】
図４（ａ）〜図４（ｆ）は、図３に示すＤＭＯＳを製造するための一連の工程を説明する図である。まず、図４（ａ）に示すように、従来と同様のｎ＋基板４００にｎエピタキシャル層４０４を成長させる。ｎエピタキシャル層４０４は、３０Ｖデバイスの場合、通常、５．５ミクロンの厚みに形成する。次に、注入及び拡散プロセスによって、ｐボディ領域４１６を形成する。ｐ型不純物の注入は、基板全体に亘って均一に行われるため、マスクは不要である。ｐボディ領域４１６は、４０〜６０ＫｅＶで、ドーズ量を約５．５×１０１３／ｃｍ３として、ホウ素を注入する。
【００２１】
次に、図４（ｂ）に示すように、ｐボディ領域４１６の表面を酸化層で覆い、マスク層を形成し、このマスク層を従来と同様の手法で露光及びパターン化し、マスク部分４２０を残す。マスク部分４２０は、トレンチ４２４の位置を画定するために使用される。次に、マスク開口部を介して反応性イオンエッチングによって、トレンチ４２４をドライエッチングする。トレンチ４２４の深さは、例えば１．５〜２．５ミクロンに形成する。
【００２２】
次に、図４（ｃ）に示すように、エッチングされたトレンチの側壁を平坦化する。まず、例えば、ドライ化学エッチング（ｄｒｙ ｃｈｅｍｉｃａｌ ｅｔｃｈ）により、トレンチの側壁から酸化物の薄膜（通常、５００〜１０００Å）を取り除き、これにより、反応イオンエッチングによるダメージを除去する。次に、トレンチ４２４及びマスク部分４２０上に犠牲酸化シリコン層４５０を形成する。次に、緩衝酸化膜エッチング（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ）又はＨＦエッチングにより犠牲酸化シリコン層４５０及びマスク部分４２０を除去し、トレンチの側壁を可能な限り平坦にする。
【００２３】
次に、図４（ｄ）に示すように、構造体全体にゲート酸化層４３０を堆積させ、このゲート酸化層４３０により、トレンチの内壁及びｐボディ領域４１６を覆う。ゲート酸化層４３０の厚みは、例えば５００〜８００Åに形成する。次に、トレンチ４２４にポリシリコン４５２、すなわち多結晶シリコンを埋め込む。ここで、ポリシリコンを埋め込む前に、ポリシリコンには、通常、塩化燐をドープし、又はポリシリコンにヒ素又は燐を注入し、これによりポリシリコンの抵抗率を２０Ω／ｍ以下の範囲に低減する。いくつかの具体例においては、ポリシリコンを２回の工程に分けて堆積させてもよい。すなわち、第１の工程において、不純物がドープされていないポリシリコンをトレンチの内壁に堆積させる。次に、この不純物がドープされていないポリシリコン層上に、不純物がドープされたポリシリコンを堆積させる。ここで、多くの場合、不純物がドープされたポリシリコンの厚みは、不純物がドープされていないポリシリコンの厚みより大きくするとよい。例えば、ポリシリコン層全体の厚みを８０００Åとし、不純物がドープされたポリシリコンの厚みと、不純物がドープされていないポリシリコンの厚みの比を７：１としてもよい。不純物がドープされていないポリシリコン層は、ゲート酸化層４３０を介してｐボディ領域４１６に不純物が拡散するのを防ぐ緩衝層として用いられる。
【００２４】
次に、図４（ｅ）に示すように、ポリシリコン４５２をエッチングしてこの厚みを最適化し、ｐボディ領域４１６の表面に亘って形成されているゲート酸化層４３０の一部を露出させる。続いて、フォトレジストマスキングプロセスにより、パターンを有するマスク層４６０を形成する。パターンを有するマスク層４６０は、ソース領域４４０を画定する。次に、２回の注入工程及び１回の拡散工程により、ソース領域４４０を形成する。このソース領域４４０には、例えば２００ＫｅＶで、ドーズ量を約５×１０１７〜１×１０１８ｃｍ−３として、燐を注入する。次に、８０ＫｅＶで、ドーズ量を約４×１０１９〜８×１０１９ｃｍ−３として、ヒ素を注入する。この注入の後、燐が約０．４５ミクロンの深さに拡散する。一方、ヒ素は、拡散係数が小さく、注入エネルギも小さいため、約０．１５ミクロンの深さまでしか拡散しない。このように、ソース領域４４０は、燐が低濃度にドープされた層と、この層上に形成された、ヒ素が高濃度にドープされた層から構成されている。続いて、マスク層４６０を従来と同様の手法を用いて取り除き、図４（ｆ）に示す構造が完成する。
【００２５】
トレンチＤＭＯＳトランジスタは、従来と同様に、この構造上にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）層を形成及びパターン化し、ソース及びゲート電極を画定することにより完成する。更に、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを形成する。
【００２６】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づいて、上述の具体例とは各半導体基板の伝導性が逆のトレンチＤＭＯＳを製造することもできる。
【図面の簡単な説明】
【図１】
従来のトレンチＤＭＯＳトランジスタの個別のセルの平面図である。
【図２】
図１に示すトレンチＤＭＯＳトランジスタセルのＡ−Ａ’線における断面図である。
【図３】
本発明に基づくトレンチＤＭＯＳトランジスタの断面図である。
【図４ａ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｂ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｃ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｄ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｅ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｆ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、通常、電源集積回路の用途（ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ａｐｐｌｉｃａｔｉｏｎｓ）における高電圧及び高電流素子を実現するパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求されるときに、単位面積当たりの電流値がより大きい。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に製造された２つ以上の個別のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により接続され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより接続されている。これにより、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、トランジスタの単位面積当たりの導電率を最大にすることが望ましい。
【０００４】
代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成される。トレンチは、内壁が薄膜の酸化層で覆われ、ポリシリコンで埋められており、これにより電流が抑制されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号明細書、第５，５４１，４２５号明細書、第５，８６６，９３１号明細書にも開示されている。
【０００５】
【発明が解決しようとする課題】
従来のＤＭＯＳ回路におけるセル密度は、約１００Ｍ／ｉｎ２に制限されていた。このセル密度では、隣接するトレンチ間の距離は、約２．０ミクロンとなる。このような制約は、ＤＭＯＳトランジスタのソース領域がｎ型キャリアを適切に拡散させるのに十分な水平方向の寸法を有さなくてはならないために生じる。
【０００６】
ここで、ソース領域の水平方向の寸法を縮少することにより、トランジスタセルのセル密度を高めたトレンチＤＭＯＳ回路の実現が望まれている。
【０００７】
【課題を解決するための手段】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導性タイプを有する基板と、基板に形成された、第２の伝導性タイプを有するボディ領域とを備える。ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。トレンチの内壁には、絶縁層が形成されており、絶縁層上には、導電性電極が形成されている。トレンチに隣接するボディ領域の一部には、第１の伝導性タイプを有するソース領域が形成されている。ソース領域は、第１の層と、第１の層上に形成された第２の層とを備える。第１の層は、第２の層より、不純物濃度が低くなるように、不純物がドープされている。
【０００８】
本発明の一具体例においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルより下の深さに延びている。このうち、いくつかの具体例においては、ソース領域の第１の層の実質的に全体が導電性電極の表面レベルより下の深さに延びていてもよい。更に、このうちのいくつかの具体例においては、ソース領域の第１の層の少なくとも一部は、導電性電極の表面レベルより下の深さに延びており、ソース領域の第２の層の実質的に全体は、導電性電極の表面レベルより下の深さに延びていない。
【０００９】
本発明の一具体例においては、ボディ領域は、下位にあるボディ領域の一部より不純物濃度が高いコンタクト領域を有する。コンタクト領域は、下位にあるボディ領域の一部との電気的接触を実現する。
【００１０】
本発明の一具体例においては、第１の層には、燐がドープされ、第２の層には、ヒ素がドープされる。
【００１１】
本発明の特定の具体例においては、第１の層は、５×１０１７〜５×１０１８ｃｍ−３の不純物濃度を有し、第２の層は、４×１０１９〜８×１０１９ｃｍ−３の不純物濃度を有する。
【００１２】
【発明の実施の形態】
図１は、従来の単一のトレンチＤＭＯＳトランジスタセル５０の平面図である。図２の断面図に示すように、トランジスタセル５０は、互いに隣接して設けられた、２個の独立した二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタ２０、２２から形成されている。この具体例においては、トランジスタセル５０は、水平方向に長方形の形状を有している。トランジスタ２０、２２は、ｎ型不純物が低濃度にドープされたｎエピタキシャル層１０４が成長されているｎ＋基板１００に形成されている。更に、ｎエピタキシャル層１０４内に形成されている各トランジスタ２０、２２には、逆の伝導性を有するボディ領域１１６が設けられている。ボディ領域１１６は、ｐ型不純物が高濃度にドープされたコンタクト領域１１６ａを備え、このコンタクト領域１１６ａは、下層に存在するボディ領域１１６を上層の金属層に電気的に接続する。ボディ領域１１６の殆どの部分（コンタクト領域１１６ａを除く）の上に形成されているｎエピタキシャル層１４０は、ソースとして機能する。更に、各トランジスタ２０、２２は、ｎエピタキシャル層１０４に形成された長方形状のトレンチ１２４を備え、トレンチ１２４は、この構造の上面において開口しており、トランジスタセルの外周を画定している。トレンチ１２４の内壁には、ゲート酸化層１３０が形成されている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。半導体基板１００の背面には、ドレイン電極が接続されており、２つのソース領域１４０とボディ領域１１６には、ソース電極が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。
【００１３】
図１及び図２に示す金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ− Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）においては、ゲートは、垂直方向に延びるトレンチに形成されている。このような構造は、トレンチ垂直ＤＭＯＳＦＥＴ（ｔｒｅｎｃｈ ｖｅｒｔｉｃａｌ ＤＭＯＳＦＥＴ）と呼ばれることも多い。このように、このトランジスタが「垂直」と呼ばれる理由は、ドレインコンタクトが基板の背面又は下面に形成され、ソースからドレインへの電流が略垂直に流れるからである。これにより、屈折又は屈曲した電流パス又は寄生電界の発生に起因する抵抗の上昇が最小限に抑制される。更に、このデバイスの名称に「二重拡散（接頭辞「Ｄ」により表されている）」が含まれている理由は、ソース領域とは逆の伝導性タイプを有する、先に拡散形成されたボディ領域の一部の表面のエピタキシャル材料にソース領域が拡散形成されているためである。この構造は、トレンチの内壁をゲート電流の制御のために使用し、これにより実質的に垂直に電流を流す。上述のように、このデバイスは、特に、所定の水平方向のシリコン領域（ｔｒａｎｓｖｅｒｓｅ ｓｉｌｉｃｏｎ ａｒｅａ）を流れる電流を最大にする電力スイッチングトランジスタとして適している。
【００１４】
ここで、トランジスタセル５０が基本的なトランジスタ動作を行うためには、トランジスタセル５０が必ずしも長方形の形状を有している必要はなく、トランジスタセル５０は、いかなる多角形の形状を有していてもよい。なお、レイアウトの観点からは、長方形の形状及び正多角形の形状が最も好ましい。若しくは、トランジスタセル５０は、図に示すような閉じたセル形状に代えて、開いたセル形状又は縞模様の形状を有していてもよい。トランジスタセルの様々な形状については、上述した参考文献に開示されている。
【００１５】
上述のように、従来のＤＭＯＳ回路のセル密度は、約１００Ｍ／ｉｎ２に制限されている。このような制約は、以下の理由から生じる。製造過程において、トレンチに埋め込まれるポリシリコン層１２４の厚みが最適化され、ボディ領域１１６の表面に亘って、ゲート酸化層１３０の一部が露出する。ここで、ポリシリコン拡散プロセス及びエッチングプロセスは、精密に制御することが困難であるため、表面全体に亘って均一な厚みを有するポリシリコン層１２４を実現することは困難である。この結果、図２に示すように、トレンチに埋め込まれたポリシリコン層１２４の表面の高さは、多くの場合、隣接するソース領域１４０の表面の高さより低くなる。更にここで、ソース領域１４０がトレンチに埋め込まれたポリシリコン層１２４に垂直方向に重なり、ソースからドレインへの連続的な導電パスを確実に形成することも重要である。すなわち、ソース領域１４０は、ポリシリコン層１２４の表面より下の深さに伸びている必要がある。このような重なりを確実に実現するために、ソース領域１４０は、ポリシリコン層１２４の表面がソース領域１４０の表面と同じ高さになってしまうような深さより深く形成する必要がある。このように、ソース領域１４０の深さを増すと、これに対応して、水平方向の寸法も大きくする必要がある。これは、ｎ型不純物が全方向に拡散し、したがって、不純物をより深く拡散させると、結果的に不純物が水平方向にも広く拡散してしまうためである。このため、単一の基板上に製造できるトランジスタセルのセル密度は、ソース領域１４０の水平方向の寸法によって制約される。
【００１６】
本発明では、それぞれ不純物濃度が異なる２つの部分から構成されるソース領域を形成することにより、ソース領域の水平方向の寸法を縮少する。図３に本発明の具体例として示すデバイスは、ｎ型不純物が高濃度にドープされた基板２００上に成長された、ｎ型不純物が低濃度にドープされたエピタキシャル層２０４を備える。トレンチＤＭＯＳトランジスタは、コンタクト領域２１６ａを有するｐボディ領域２１６と、ｎ型不純物がドープされたソース領域２４０と、内壁にゲート酸化層２３０が形成され、ポリシリコンが埋め込まれたトレンチ２２４とを備える。ドレイン電極、ソース電極、ゲート電極は、従来と同様の手法によって形成されている。
【００１７】
図３に示すように、ソース領域２４０は、ｎ型不純物が低濃度にドープされた低濃度層２４１と、ｎ型不純物が高濃度にドープされた高濃度層２４３とを備える。例えば、本発明の一具体例においては、低濃度層２４１は、１×１０１８ｃｍ−３の不純物濃度を有しており、高濃度層２４３は、５×１０１９ｃｍ−３の不純物濃度を有している。低濃度層２４１は、トレンチ２２４に埋め込まれたポリシリコンと重なり、これにより、チャネルは連続的な導電パスを形成し、一方、高濃度層２４３は、拡散が行われる一次層（ｐｒｉｍａｒｙ ｌａｙｅｒ）として機能する。これにより、拡散が行われるソース領域の有効な厚みは、図２に示すような従来のトレンチＤＭＯＳトランジスタにおけるソース領域の厚みより小さくなり、これに対応して、ソース領域の水平方向の寸法を小さくすることができる。例えば、本発明により、隣接するトレンチ間の間隔を１．３ミクロンに縮めることができ、これにより、セル密度を約２００Ｍセル／ｉｎ２にまで高めることができる。
【００１８】
ここで、本発明に基づくトレンチＤＭＯＳトランジスタのオン抵抗は、従来のトレンチＤＭＯＳトランジスタのオン抵抗より大きくなると思われたが、デバイスがオン状態のとき、低濃度層２４１全体が電荷蓄積モードで動作するため、オン抵抗は従来のトレンチＤＭＯＳトランジスタより大きくなることはないということが分かった。
【００１９】
図３に示すＤＭＯＳトランジスタは、従来のいかなる手法を用いても製造することができる。以下では、一連の製造工程の一具体例を説明するが、これは例示的なものであり、本発明に基づくデバイスの製造は、以下に説明する工程に限定されるものではない。
【００２０】
図４（ａ）〜図４（ｆ）は、図３に示すＤＭＯＳを製造するための一連の工程を説明する図である。まず、図４（ａ）に示すように、従来と同様のｎ＋基板４００にｎエピタキシャル層４０４を成長させる。ｎエピタキシャル層４０４は、３０Ｖデバイスの場合、通常、５．５ミクロンの厚みに形成する。次に、注入及び拡散プロセスによって、ｐボディ領域４１６を形成する。ｐ型不純物の注入は、基板全体に亘って均一に行われるため、マスクは不要である。ｐボディ領域４１６は、４０〜６０ＫｅＶで、ドーズ量を約５．５×１０１３／ｃｍ３として、ホウ素を注入する。
【００２１】
次に、図４（ｂ）に示すように、ｐボディ領域４１６の表面を酸化層で覆い、マスク層を形成し、このマスク層を従来と同様の手法で露光及びパターン化し、マスク部分４２０を残す。マスク部分４２０は、トレンチ４２４の位置を画定するために使用される。次に、マスク開口部を介して反応性イオンエッチングによって、トレンチ４２４をドライエッチングする。トレンチ４２４の深さは、例えば１．５〜２．５ミクロンに形成する。
【００２２】
次に、図４（ｃ）に示すように、エッチングされたトレンチの側壁を平坦化する。まず、例えば、ドライ化学エッチング（ｄｒｙ ｃｈｅｍｉｃａｌ ｅｔｃｈ）により、トレンチの側壁から酸化物の薄膜（通常、５００〜１０００Å）を取り除き、これにより、反応イオンエッチングによるダメージを除去する。次に、トレンチ４２４及びマスク部分４２０上に犠牲酸化シリコン層４５０を形成する。次に、緩衝酸化膜エッチング（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ）又はＨＦエッチングにより犠牲酸化シリコン層４５０及びマスク部分４２０を除去し、トレンチの側壁を可能な限り平坦にする。
【００２３】
次に、図４（ｄ）に示すように、構造体全体にゲート酸化層４３０を堆積させ、このゲート酸化層４３０により、トレンチの内壁及びｐボディ領域４１６を覆う。ゲート酸化層４３０の厚みは、例えば５００〜８００Åに形成する。次に、トレンチ４２４にポリシリコン４５２、すなわち多結晶シリコンを埋め込む。ここで、ポリシリコンを埋め込む前に、ポリシリコンには、通常、塩化燐をドープし、又はポリシリコンにヒ素又は燐を注入し、これによりポリシリコンの抵抗率を２０Ω／ｍ以下の範囲に低減する。いくつかの具体例においては、ポリシリコンを２回の工程に分けて堆積させてもよい。すなわち、第１の工程において、不純物がドープされていないポリシリコンをトレンチの内壁に堆積させる。次に、この不純物がドープされていないポリシリコン層上に、不純物がドープされたポリシリコンを堆積させる。ここで、多くの場合、不純物がドープされたポリシリコンの厚みは、不純物がドープされていないポリシリコンの厚みより大きくするとよい。例えば、ポリシリコン層全体の厚みを８０００Åとし、不純物がドープされたポリシリコンの厚みと、不純物がドープされていないポリシリコンの厚みの比を７：１としてもよい。不純物がドープされていないポリシリコン層は、ゲート酸化層４３０を介してｐボディ領域４１６に不純物が拡散するのを防ぐ緩衝層として用いられる。
【００２４】
次に、図４（ｅ）に示すように、ポリシリコン４５２をエッチングしてこの厚みを最適化し、ｐボディ領域４１６の表面に亘って形成されているゲート酸化層４３０の一部を露出させる。続いて、フォトレジストマスキングプロセスにより、パターンを有するマスク層４６０を形成する。パターンを有するマスク層４６０は、ソース領域４４０を画定する。次に、２回の注入工程及び１回の拡散工程により、ソース領域４４０を形成する。このソース領域４４０には、例えば２００ＫｅＶで、ドーズ量を約５×１０１７〜１×１０１８ｃｍ−３として、燐を注入する。次に、８０ＫｅＶで、ドーズ量を約４×１０１９〜８×１０１９ｃｍ−３として、ヒ素を注入する。この注入の後、燐が約０．４５ミクロンの深さに拡散する。一方、ヒ素は、拡散係数が小さく、注入エネルギも小さいため、約０．１５ミクロンの深さまでしか拡散しない。このように、ソース領域４４０は、燐が低濃度にドープされた層と、この層上に形成された、ヒ素が高濃度にドープされた層から構成されている。続いて、マスク層４６０を従来と同様の手法を用いて取り除き、図４（ｆ）に示す構造が完成する。
【００２５】
トレンチＤＭＯＳトランジスタは、従来と同様に、この構造上にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）層を形成及びパターン化し、ソース及びゲート電極を画定することにより完成する。更に、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを形成する。
【００２６】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づいて、上述の具体例とは各半導体基板の伝導性が逆のトレンチＤＭＯＳを製造することもできる。
【図面の簡単な説明】
【図１】
従来のトレンチＤＭＯＳトランジスタの個別のセルの平面図である。
【図２】
図１に示すトレンチＤＭＯＳトランジスタセルのＡ−Ａ’線における断面図である。
【図３】
本発明に基づくトレンチＤＭＯＳトランジスタの断面図である。
【図４ａ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｂ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｃ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｄ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｅ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
【図４ｆ】
図３に示すトレンチＤＭＯＳトランジスタの製造工程を説明する図である。
Claims (28)
- 第１の伝導性タイプを有する基板と、
上記基板に形成された、第２の伝導性タイプを有するボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁に形成された絶縁層と、
上記トレンチ内において、絶縁層上に設けられた導電性電極と、
上記トレンチに隣接する上記ボディ領域の一部に形成された第１の伝導性タイプを有するソース領域であって、第１の層と、該第１の層上に形成され、該第１の層より不純物濃度が高い第２の層とを有するソース領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタセル。 - 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルより下の深さに延びていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ソース領域の第１の層の実質的に全体は、上記導電性電極の表面レベルより下の深さに延びていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルより下の深さに延びており、上記ソース領域の第２の層の実質的に全体は、上記導電性電極の表面レベルより下の深さに延びていないことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ボディ領域は、下位にあるボディ領域の一部より不純物濃度が高く、該下位にあるボディ領域の一部との電気的接触を実現するコンタクト領域を有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記第１の層は、５×１０１７〜５×１０１８ｃｍ−３の不純物濃度を有し、上記第２の層は、４×１０１９〜８×１０１９ｃｍ−３の不純物濃度を有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記第１の層には、燐がドープされ、上記第２の層には、ヒ素がドープされることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記第１の層には、燐がドープされ、上記第２の層には、ヒ素がドープされることを特徴とする請求項６記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記基板の上記ボディ領域とは反対側の面に形成されたドレイン電極を備える請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ポリシリコンは、不純物を含むことを特徴とする請求項１１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 上記ポリシリコンは、不純物がドープされていない層と、不純物がドープされた層とを含むことを特徴とする請求項１１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセル。
- 第１の伝導性タイプを有する基板上に形成された、複数のトレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルを備えるトレンチ二重拡散金属酸化膜半導体トランジスタ構造において、各トレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルは、
第１の伝導性タイプを有する基板と、
上記基板に形成された、第２の伝導性タイプを有するボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁に形成された絶縁層と、
上記トレンチ内において、絶縁層上に設けられた導電性電極と、
上記トレンチに隣接する上記ボディ領域の一部に形成された第１の伝導性タイプを有するソース領域であって、第１の層と、該第１の層上に形成され、該第１の層より不純物濃度が高い第２の層とを有するソース領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタ構造。 - 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルより下の深さに延びていることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ソース領域の第１の層の実質的に全体は、上記導電性電極の表面レベルより下の深さに延びていることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ソース領域の第１の層の少なくとも一部は、上記導電性電極の表面レベルより下の深さに延びており、上記ソース領域の第２の層の実質的に全体は、上記導電性電極の表面レベルより下の深さに延びていないことを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ボディ領域は、下位にあるボディ領域の一部より不純物濃度が高く、該下位にあるボディ領域の一部との電気的接触を実現するコンタクト領域を有することを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記第１の層は、５×１０１７〜５×１０１８ｃｍ−３の不純物濃度を有し、上記第２の層は、４×１０１９〜８×１０１９ｃｍ−３の不純物濃度を有することを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記第１の層には、燐がドープされ、上記第２の層には、ヒ素がドープされることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記第１の層には、燐がドープされ、上記第２の層には、ヒ素がドープされることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記基板の上記ボディ領域とは反対側の面に形成されたドレイン電極を備える請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記絶縁層は、酸化層であることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ポリシリコンは、不純物を含むことを特徴とする請求項２４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記ポリシリコンは、不純物がドープされていないポリシリコン層と、不純物がドープされているポリシリコン層とを有することを特徴とする請求項２４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタセルは、閉じたセル形状を有していることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
- 上記少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタセルは、開いたセル形状を有していることを特徴とする請求項１４記載のトレンチ二重拡散金属酸化膜半導体トランジスタ構造。
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