TW506021B - Trench DMOS transistor having lightly doped source structure - Google Patents

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506021 A7 B7 五、發明説明（1 ) 發明領域 本發明相關於MOSFET電晶體，尤其相關於具有溝渠 結構的DMOS電晶體。 發明背景 · DMOS (雙擴散MOS)電晶體爲MOSFET (半導體上金 屬場效電晶體）的一種類型，其利用擴散來形成電晶體區 域。DMOS電晶體典型上被採用成爲功率電晶體，以提供用 於功率積體電路應用的高電壓電路。當必須有低的前向電 壓降時，DMOS電晶體每單位面積提供較高的電流。 典型的單個DMOS電路包含並聯製造的兩個或兩個以 上的個別DMOS電晶體單元。個別DMOS電晶體單元共用 一共同的汲極觸點（基板），而其源極全部以金屬短接在 一起 '，並且其閘極藉著多晶矽而短接在一起。如此，即使 單個DMOS電路是從由較小的電晶體構成的矩陣建構，其 行爲會如同其爲單一的大電晶體。對於單個DMOS電路而 言，想要使每單位面積的導電係數在電晶體矩陣被閘極打 開時成爲最大。 一種特別的DMOS電晶體類型爲所謂的溝渠DMOS電 晶體，其中通道直立地形成，並且閘極形成於在源極與汲 極之間延伸的溝渠中。由薄氧化物層襯墊且由多晶矽充塡 的溝蕖容許有較不受壓縮的電流，並且因而提供較低的打 開比電阻 （specific on-resistance ) 値。美國專利第 5,072,266號，第5,541，425號，及第5,866,93 1號揭示溝渠 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注#事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -4- 506021 A7 B7 五、發明説明（2 ) DMOS電晶體的例子。 (請先閲讀背面之注意事項再填寫本頁) 傳統DMOS電路中的單元密度受限於大約l〇〇M/in2。 此密度相應於相鄰溝渠之間大約2·0微米的距離。此限制的 產生是因爲DMOS電晶體的源極區域的橫向尺寸必須大至 足以容許η型載子的適當擴散。 · 因此，提供藉著減小源極區域的橫向尺寸而使電晶體 單元的密度增大的溝渠DMOS電路是所想要的。 發明槪說 本發明提供一種溝渠DMOS電晶體單元，包含具有第 一導電性型式的一基板，及位在基板上的具有第二導電性 型式的一本體區域。至少一溝渠延伸通過本體區域及基板 。一絕緣層襯墊溝渠，並且一導電電極被放置在溝渠中而 敷設在絕緣層上。第一導電性型式的源極區域相鄰於溝渠 位在本體區域中。源極區域包含第一層及設置在第一層上 的第二層。第一層具有相對於第二層的摻雜劑濃度而言較 低的第一導電性型式的摻雜劑濃度。 經濟部智慧財產局員工消費合作社印製 根據本發明的一方面，源極區域的第一層的至少一部 份延伸至在導電電極的表面位準下方的一深度。在某些情 況中，源極區域的第一層全部延伸至在導電電極的表面位 準下方的一深度。另外，在這些情況的某一些中，源極區 域的第一層的至少一部份延伸至在導電電極的表面位準下 方的一深度，並且第二層沒有任何部份延伸至在導電電極 的表面位準下方的一深度。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 506021 A7 __B7__ 五、發明説明（3 ) 根據本發明的另一方面，本體區域包含與本體區域的 一下層部份相比較濃地摻雜的一接觸區域。此接觸區域提 供對下層本體區域的電接觸。 在本發明的另一方面中，第一層被摻雜磷，並且第二 層被摻雜砷。 · 根據本發明的一特別實施例，第一層被摻雜至在大約5 X 10”與5x 1018cnT3之間的濃度，並且第二層被摻雜至在大 約4x 1019與8.0x 1019cm·3之間的濃度。 圖式簡要敘述 圖1爲顯示傳統溝渠DMOS電晶體的個別單元的平面 圖。 圖2顯示沿線A-A·所取的圖1所示的DMOS電晶體單 元的剖面圖。 圖3顯示根據本發明建構的溝渠DMOS電晶體的剖面 圖。 圖4a至4f顯示形成圖3所示的溝渠DMOS電晶體的製 程步驟的順序。 元件對照表 20 DMOS電晶體 22 DM〇S電晶體 50 溝渠DMOS電晶體單元 100 基板 $紙張尺度適用中國國家標準(CNS ) A4規格（210X 297公釐1 (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 506021 A7 B7 五、發明説明（4 ) 104 輕η慘雜嘉晶層 116 本體區域 116a 濃摻雜接觸區域 124 溝渠 124 多晶矽層 13 0 閘極氧化物層 140 η摻雜嘉晶層 140 源極區域 204 輕η摻雜磊晶層 216 ρ摻雜本體區域 216a 接觸區域 224 充塡有多晶矽的溝渠 224 多晶矽 230 ' 閘極氧化物層 240 η摻雜源極區域 241 輕η摻雜層 243 濃η摻雜層 經濟部智慧財產局員工消費合作社印製 400 基板 404 η慘雑嘉晶層 416 ρ本體區域 420 掩罩部份 424 ” 溝渠 430 閘極氧化物層 440 源極區域 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 506021 A7 B7___ 五、發明説明（5 ) 450 犧牲二氧化矽層 452 多晶矽 4 5 2 多晶矽層 460 定圖型掩罩層 詳細敘述 圖1顯示單一傳統溝渠DMOS電晶體單元50的平面圖 。如圖2中的截面所見，電晶體單元50由互相相鄰的二個 別DMOS電晶體20及22形成。在本發明的此特別實施例 中’電晶體單元50於水平截面的形狀爲矩形。電晶體20 及22形成在n +基板100上，而n +基板100上生長有輕η摻 雜磊晶層1 04。對於形成在摻雜磊晶層1 04內的每一電晶體 ，設置有具有相反的導電性的本體區域11 6。本體區域11 6 包含濃摻雜接觸區域116a，其爲上方的金屬化層提供至下 層本體區域的電接觸。敷設在本體區域11 6的大部份（除 了接觸區域116a之外）上的η摻雜磊晶層140作用成爲源 極。每一電晶體也包含形成於磊晶層的一矩形溝渠1 24，其 開口在結構的上表面處，並且界定電晶體單元的周邊。閘 極氧化物層130襯墊溝渠124.的側壁。溝渠124被充塡以多 晶矽（亦即多結晶矽）。汲極電極連接於半導體基板100 的背部表面，源極電極連接於二源極區域1 40及本體區域 116，逾且閘極電極連接於充塡溝渠124的多晶矽。 如所標示的，圖1及2所示的MOSFET使其閘極被定 位在直立定向的溝渠中。此結構通常被稱爲溝渠直立 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 二8 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 02 06 5 A7 B7 五、發明説明（6 ) DMOSFET。其所以被稱爲「直立」是因爲汲極觸點出現在 基板的背側或底側’以及因爲從源極至汲極的通道電流大 致上於直立方向。此將與彎曲或曲線狀電流路徑或與寄生 場效構造相關聯的較高電阻減至最小。裝置也爲雙擴散式 (由字首「D」標示），因爲源極區域擴散至在具有柑反導 電性型式的早先擴散的本體區域的一部份的頂部上的磊晶 材料內。此結構使用溝渠側壁區域於藉由閘極的電流控制 ，並且具有與其相關聯的直立電流。如前所述，此裝置特 別適合被使用成爲功率切換電晶體，其中被載運通過給定 的橫向矽區域的電流要被增至最大。 應注意電晶體單元50對於基本電晶體操作不須具有矩 形形狀，而可較爲一般地具有任何的多邊形形狀。但是， 常規的矩形形狀及常規的六邊形形狀對於佈局的目的而言 最方便。或者，不用如圖所示的封閉單元幾何形狀，電晶 體單元可具有開口或條紋幾何形狀。各種不同的電晶體單 元幾何形狀的例子顯示在先前所述的參考文獻中。 如前所述，傳統DMOS電路中的單元密度受限於大約 100M/iη2。此限制是由於以下的原因產生。在製造過程期間 ’充塡溝渠的多晶矽1 24被蝕刻，以使其厚度最佳化以及 暴露延伸在本體區域1 1 6的表面上的閘極氧化物層1 3 0的 部份。但是，難以達成橫越其表面都均勻地厚的多晶矽層 1 24 ’囟爲多晶矽沈積製程及蝕刻製程均難以被精確控制。 結果’如圖2所示，充塡溝渠的多晶矽層丨24的表面典型 上在相鄰的源極區域1 40的表面位準下方。但是，源極區 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐）'— -9- (請先閱讀背面之注意事項再填寫本頁) -^-
,tT 經濟部智慧財產局員工消費合作社印製 506021 Α7 Β7 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本I) 域140直立地重疊充塡溝渠的多晶矽124以確保從源極至 汲極有連續的導電路徑很重要。亦即，源極區域1 40應延 伸至在多晶矽1 24的表面位準下方的一深度。爲確保有此 種重疊’如果多晶砂層的表面位在與源極區域1 40的表面 相同的位準，則源極區域1 40的深度必須比否則會有·的情 況的深度大。因源極區域140的厚度必須增加，所以其橫 向尺寸也以相應的量增加。此橫向尺寸的增加之所以發生 是因爲η型摻雜劑於所有的方向擴散，並且因此當摻雜劑 擴散至較大的深度時，其也擴散至於橫向較大的距離。因 此’可在單一基板上製造的電晶體單元的密度受源極區域 140的橫向尺寸的限制。 經濟部智慧財產局員工消費合作社印製 根據本發明，源極區域的橫向尺寸可藉著提供由具有 不同的摻雜劑濃度的兩部份構成的源極區域而減小。圖3 顯示本發明的一實施例，其包含沈積在濃摻雜基板上的輕η 摻雜磊晶層204。溝渠DMOS電晶體包含具有接觸區域216a 的P摻雜本體區域21 6，摻雜源極區域240，以及以閘極氧 化物層230襯墊的充塡有多晶矽的溝渠224。‘汲極，源極， 及閘極電極以傳統方式設置。 如圖3所示，源極區域240包含一輕η摻雜層241，而 一濃η摻雜層243形成在輕η摻雜層241上。例如，在本發 明的一實施例中，輕摻雜層241被摻雜至大約lx 1018cm·3 的濃度'而濃摻雜層243被摻雜至大約5x 1019cm·3的濃度 。輕摻雜層241作用來直立重疊充塡溝渠的多晶矽224，使 得在濃η摻雜層243作用成爲擴散發生的主要層之下，通 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ29Τ公釐） -10- 506021 A7 B7 五、發明説明（8 ) 道形成連續的導電路徑。因爲擴散發生的源極區域的有效 厚度此時相對於如圖2所示的傳統溝渠DMOS電晶體中的 源極區域的厚度減小，所以源極區域的橫向尺寸可以相應 的量減小。例如’已經證明本發明可減小相鄰溝渠之間的 距離至大約1.3微米’此相應於大約200M單元/in2的單元 密度。 起初，可能會下結論認爲本發明的溝渠DMOS電晶體 的打開電阻比傳統溝渠DMOS電晶體大。但是，結果卻發 現並非如此，因爲整個輕η摻雜源極層241在裝置被打開 時以蓄積模式操作。 圖3所示的本發明的DMOS裝置可根據任何傳統處理 技術來製造。雖然以下會敘述一種處理技術，但是應瞭解 本發明的製造不受限於此技術，此技術只是用來舉例說明 〇 ' 圖4a至4f顯示被實施來形成圖2所示的DMOS裝置的 —系列步驟例子。在圖4a中，N-摻雜磊晶層404生長在傳 統的N +摻雜基板400上。磊晶層404對於30V裝置典型上 厚度爲5.5微米。其次，P本體區域416以一植入及擴散步 驟形成。因爲P本體植入橫越基板爲均勻的，所以不須任 何掩罩。P本體區域爲於40至60KeV以大約5.5x 10u/cm3 的劑量植入硼。 在'圖4b中，藉著以氧化物層覆蓋磊晶層404的表面而 形成一掩罩層’然後其以傳統方式被曝光及定圖型而留下 掩罩部份420。掩罩部份420被用來界定溝渠的位置。溝渠 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ -11 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 506021 A7 B7 五、發明説明（9 ) 424藉著反映離子飩刻經由掩罩開口而被乾蝕刻至典型上在 1.5至2.5微米的範圍內的深度。 在圖4c中，每一溝渠的側壁被平滑化。首先，乾化學 蝕刻可被用來從溝渠側壁移除氧化物的薄層（典型上大約 500至1000埃），以消除由反應離子蝕刻製程所造成·的損 害。其次，一犧牲二氧化矽層450生長在溝渠424及掩罩 部份420上。犧牲層450以及掩罩部份420藉著緩衝氧化物 蝕刻或HF蝕刻而被移除.，使得所得的溝渠側壁盡可能地平 滑。 然後，如圖4d所示，閘極氧化物層430沈積在整個結 構上，使得其覆蓋溝渠壁及P本體416的表面。閘極氧化 物層430典型上具有在500至800埃的範圍內的厚度。其次 ，溝渠424被充塡以多晶矽452。在沈積之前，多晶矽典型 上被摻雜以氯化磷或被植入以砷或磷來降低其電阻係數， 典型上在20 Ω /m的範圍內。在本發明的某些實施例中，多 晶矽可以用兩步驟製程來沈積。在第一步驟中’，未摻雜多 晶矽層被沈積來襯墊溝渠的側壁。未摻雜多晶矽層之後接 著沈積一摻雜多晶矽層。典型上，摻雜多晶矽層的厚度大 於未摻雜多晶矽層的厚度。例如，在大約8000埃的總厚度 之下，摻雜多晶矽層對未摻雜多晶矽層的厚度比可爲7 : 1 。未摻雜多晶矽層被有利地採用成爲緩衝層來禁止摻雜劑 材料穿‘透通過閘極氧化物層而至P本體內。 在圖4e中，多晶矽層45 2被蝕刻，以使其厚度最佳化 以及暴露在本體416的表面上延伸的閘極氧化物層430的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 :12- 506021 A7 B7____ 五、發明説明（10) (請先閱讀背面之注意事項再填寫本頁) 部份。其次，光抗蝕劑掩罩製程被用來形成定圖型掩罩層 460。定圖型掩罩層460界定源極區域440。然後，源極區 域440藉著二植入步驟及一擴散步驟而形成。例如’源極 區域可於200KeV以大約5x 10i7cm_3與lx 10i8cm·3之間的劑 量被植入以磷。然後，砷可於80KeV以大約4x 10i9crtT3與 8x 1019crrT3之間的劑量被植入。在植入之後，磷擴散至大約 0.45微米的深度。砷由於其小的擴散係數及小的植入能量 而可能只擴散至大約0.1 5微米的深度。如此，所得的源極 區域包含輕摻雜磷的層，而其上沈積有較濃地摻雜砷的層 。最後，掩罩層460以傳統方式被移去，以形成圖4f所示 的結構。 溝渠DMOS電晶體以傳統方式藉著在此結構上形成及 定圖型一 BPSG層以界定與源極電極及閘極電極相關聯的 BPSG’區域而形成。並且汲極接觸層形成在基板的底部表面 上。最後，墊片掩罩被用來界定墊片觸點。 經濟部智慧財產局員工消費合作社印製 雖然此處明確地顯示及敘述各種不同的實施例，但是 應瞭解在不離開本發明的精神及範圍下，本發明的修正及 變化被上述的教示涵蓋且在附隨的申請專利範圍內。例如 ，本發明的方法可被用來形成各種不同的半導體區域的導 電性與此處所述者相反的溝渠DMOS。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 二13-

Claims (1)

  1. 506021 A8 B8 C8 D8 六、申請專利範圍 1·—種溝渠DMOS電晶體單元，包含： 一基板，具有第一導電性型式； (請先閲讀背面之注意事項再填寫本頁) 一本體區域，在該基板上，該本體區域具有第二導電 性型式； 至少一溝渠，延伸通過該本體區域及該基板； * 一絕緣層，其襯墊該溝渠； 一導電電極，在該溝渠中而敷設在該絕緣層上；及 一源極區域，具有第一導電性型式’其相鄰於該溝渠 在該本體區域中，該源極區域包含一第一層及設置在該第 一層上的一第二層，該第一層具有相對於該第二層的摻雜 劑濃度而言較低的第一導電性型式的摻雜劑濃度。 2. 如申請專利範圍第1項所述的溝渠DMOS電晶體單元 ，其中該源極區域的該第一層的至少一部份延伸至在該導 電電極的表面位準下方的一深度。 ‘ 3. 如申請專利範圍第1項所述的溝渠DMOS電晶體單元 ，其中該源極區域的該第一層全部延伸至在該導電電極的 表面位準下方的一深度。 經濟部智慧財產局員工消費合作社印製 4. 如申請專利範圍第1項所述的溝渠DMOS電晶體單元 ，其中該源極區域的該第一層的至少一部份延伸至在該導 電電極的表面位準下方的一深度，並且該第二層沒有任何 部份延伸至在該導電電極的表面位準下方的一深度.。 5/如申請專利範圍第1項所述的溝渠DMOS電晶體單元 ，其中該本體區域包含與該本體區域的一下層部份相比較 濃地摻雜的一接觸區域，該接觸區域提供對該下層本體區 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -14- 506021 A8 BB C8 D8 々、申請專利範圍 域的電接觸。 (請先聞讀背面之注意事項再填寫本頁) 6. 如申請專利範圍第丨項所述的溝渠DMOS電晶體單元 ，其中該第一層被摻雜至在大約5x 1017與5x 10uCnT3之間 的濃度，並且該第二層被摻雜至在大約4x 1019與8.Ox 10i9crrT3之間的濃度。 Λ 7. 如申請專利範圍第1項所述的溝渠DMOS電晶體單元 ，其中該第一層被摻雜磷，並且該第二層被摻雜砷。 8·如申請專利範圍第6項所述的溝渠DMOS電晶體單元 ，其中該第一層被摻雜磷，並且該第二層被摻雜砷。· 9·如申請專利範圍第1項所述的溝渠DMOS電晶體單元 ，另外包含被設置在'相反於該本體區域的該基板的表面上 的一汲極電極。 10·如申請專利範圍第1項所述的溝渠DMOS電晶體單 元，其中該絕緣層爲氧化物層。 · 11. 如申請專利範圍第1項所述的溝渠DMOS電晶體單 元’其中該導電電極包含多晶矽。 經濟部智慧財產局員工消費合作社印製 12. 如申請專利範圍第11項所述的溝渠DMOS電晶體單 元，其中該多晶矽包含一摻雜劑材料。 13·如申請專利範圍第u項所述的溝渠DMOS電晶體單 兀’其中該多晶矽包含一未摻雜多晶矽層及一摻雜多晶矽 層。 14·—種溝渠DMOS電晶體結構，包含形成在具有第一 導電性型式的一基板上的多個個別溝渠DMOS電晶體單元 ’該個別溝渠DMOS電晶體單元的每一個包含： 本紙張適财ϋ國家襟準（CNS) A4㈣^ (21Q χ 297公酱）- —- -15- 506021 A8 B8 C8 D8 六、申請專利範圍 ~ ’ ~~ 一基板，具有第一導電性型式； (請先閱讀背面之注意事項再填寫本頁) 一本體區域，在該基板上，該本體區域具有第二導電 性型式； 至少一溝渠，延伸通過該本體區域及該基板；、 一絕緣層，其襯墊該溝渠； · 一導電電極，在該溝渠中而敷設在該絕緣層上；及 一源極區域，具有第一導電性型式，其相鄰於該溝渠 在該本體區域中’該源極區域包含一第一層及設置在該第 一層上的一第二層，該第一層具有相對於該第二層的摻雜 劑濃度而言較低的第一導電性型式的摻雜劑濃度。 15·如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，其中該源極區域的該第一層的至少一部份延伸至在該 導電電極的表面位準下方的一深度。 Ί 6 ·如申請專利範圍第14項所述的溝渠DM0S電晶體結· 構，其中該源極區域的該第一層全部延伸至在該導電電極 的表面位準下方的一深度。 經濟部智慧財產局員工消費合作社印製 17. 如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，其中該源極區域的該第一層的至少一部份延伸至在該 導電電極的表面位準下方的一深度，並且該第二層沒有任 何部份延伸至在該導電電極的表面位準下方的一深度。. 18. 如申請專利範圍第14項所述的溝渠DMOS.電晶體結 構，其中該本體區域包含與該本體區域的一下層部份相比 較濃地摻雜的一接觸區域，該接觸區域提供對該下層本體 區域的電接觸。 本紙張尺度適用中國國家標準（CNS ) A4規格（2i0X 297公釐） -16- 506021 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 19. 如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，其中該第一層被摻雜至在大約5x 1017與5x· 1018cm·3之 間的濃度，並且該第二層被摻雜至在大約4x 1019與8.0x 1019cnT3之間的濃度。 20. 如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，其中該第一層被摻雜磷，並且該第二層被摻雜砷。 21. 如申請專利範圍第19項所述的溝渠DMOS電晶體結 構，其中該第一層被摻雜磷，並且該第二層被摻雜砷。 22. 如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，另外包含被設置在相反於該本體區域的該基板的表面 上的一汲極電極。 23. 如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，其中該絕緣層爲氧化物層。 24. 如申請專利範圍第14項所述的溝渠DMOS電晶體結 構，其中該導電電極包含多晶矽。 25. 如申請專利範圍第24項所述的溝渠DMOS電晶體結 構，其中該多晶矽包含一摻雜劑材料。 經濟部智慧財產局員工消費合作社印製 26. 如申請專利範圍第24項所述的溝渠DMOS電晶體結 構，其中該多晶矽包含一未摻雜多晶矽層及一摻雜多晶矽 層。 27. 如申請專利範圍第14項所述的溝渠DMOS.電晶體結 構，其中該溝渠DMOS電晶體單元的至少之一具有一封閉 單元幾何形狀。 2 8.如申請專利範圍第14項所述的溝渠DMOS電晶體結 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 506021 A8 B8 C8 D8 六、申請專利範圍 構，其中該溝渠DMOS電晶體單元的至少之一具有一開口 單元幾何形狀。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18-
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