DE60127696T2 - Graben-dmos-transistor mit schwach-dotierter source-struktur - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 17
- 210000000746 body region Anatomy 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 10
- 230000000873 masking effect Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
- Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich allgemein auf MOSFET-Transistoren und noch allgemeiner auf DMOS-Transistoren mit einer Grabenstruktur.
- Hintergrund der Erfindung
- DMOS (doppeldiffundierte MOS)-Transistoren sind eine Art von MOSFET (Metal On Semiconductor Field Effect Transistor), die die Diffusion zur Bildung der Transistorbereiche nutzen. DMOS-Transistoren werden typischerweise als Leistungs-Transistoren zur Lieferung von Hochspannungs-Schaltkreisen für integrierte Leistungsschaltkreisanwendungen eingesetzt. DMOS-Transistoren liefern einen höheren Strom pro Flächeneinheit, wenn niedrige Durchlassspannungen benötigt werden.
- Ein typischer diskreter DMOS-Schaltkreis weist zwei oder mehr einzelne DMOS-Transistorzellen auf, die parallel gefertigt werden. Die einzelnen DMOS-Transistorzellen teilen sich einen gemeinsamen Drain-Kontakt (das Substrat), während ihre Source-Kontakte alle mit Metall kurzgeschlossen sind, und ihre Gate-Kontakte durch Polysilizium kurzgeschlossen sind. Somit verhält sich der diskrete DMOS-Schaltkreis, obwohl er aus einer Matrix kleinerer Transistoren aufgebaut ist, so, als wäre er ein einzelner großer Transistor. Für einen diskreten DMOS-Schaltkreis ist es wünschenswert, die Leitfähigkeit pro Flächeneinheit zu maximieren, wenn die Transistormatrix durch das Gate eingeschaltet wird.
- Ein spezieller Typ von DMOS-Transistor ist ein sogenannter Graben-DMOS-Transistor, bei dem der Kanal vertikal gebildet ist, und das Gate in einem sich zwischen Source und Drain erstreckenden Graben gebildet ist. Der Graben, der mit einer dünnen Oxidschicht ausgekleidet und mit Polysilizium gefüllt ist, erlaubt einen weniger eingeengten Stromfluss und liefert dadurch geringere Werte für den spezifischen Durchlasswiderstand. Beispiele für Graben-DMOS-Transistoren sind in den U.S. Patenten Nr. 5,072,266, 5,541,425 und 5,866,931 offenbart.
- Die Zelldichte in einem konventionellen DMOS-Schaltkreis ist auf etwa 100 M/in2 begrenzt. Diese Dichte entspricht einem Abstand von etwa 2,0 Mikrometern zwischen benachbarten Gräben. Diese Begrenzung wird dadurch bewirkt, dass die seitlichen Abmessungen der Source-Bereiche der DMOS-Transistoren groß genug sein müssen, um eine geeignete Diffusion von n-Typ-Ladungsträgern zu erlauben.
- Entsprechend wäre es wünschenswert, einen Graben-DMOS-Schaltkreis zu schaffen, bei dem die Dichte der Transistorzellen durch Reduzierung der seitlichen Abmessungen der Source-Bereiche erhöht wird.
- Die US-A-5,877,527 offenbart einen DMOS-Transistor gemäß dem Oberbegriff von Anspruch 1.
- Zusammenfassung der Erfindung
- Die vorliegende Erfindung gemäß den Ansprüchen liefert eine Graben-DMOS-Transistorzelle, mit einem Substrat von einem ersten Leitungstyp und einem Körperbereich auf dem Substrat, der einen zweiten Leitungstyp aufweist. Wenigstens ein Graben erstreckt sich durch den Körperbereich und das Substrat. Eine Isolierschicht kleidet den Graben aus, und eine leitfähige Elektrode ist in den Graben eingebracht und liegt über der Isolierschicht. Ein Source-Bereich von dem ersten Leitungstyp befindet sich in dem Körperbereich benachbart zu dem Graben. Der Source-Bereich weist eine erste Schicht und eine über der ersten Schicht angeordnete zweite Schicht auf. Die erste Schicht hat eine niedrigere Dotierkonzentration von dem ersten Leitungstyp relativ zur Dotierkonzentration der zweiten Schicht.
- Gemäß einem Aspekt der Erfindung erstreckt sich wenigstens ein Teil der ersten Schicht des Source-Bereichs und im wesentlichen nichts von der zweiten Schicht in eine Tiefe unterhalb einem oberen Flächenniveau der leitfähigen Elektrode.
- Gemäß einem weiteren Aspekt der Erfindung weist der Körperbereich einen Kontaktbereich auf, der stärker dotiert ist als ein darunter liegender Teil des Körperbereichs. Der Kontaktbereich liefert einen elektrischen Kontakt mit dem darunter liegenden Körperbereich.
- Gemäß noch einem weiteren Aspekt der Erfindung ist die erste Schicht mit Phosphor dotiert, und die zweite Schicht ist mit Arsen dotiert.
- Gemäß einer besonderen Ausführungsform der Erfindung ist die erste Schicht in einer Konzentration zwischen etwa 5 × 1017 und 5 × 1018 cm-3 dotiert, und die zweite Schicht ist in einer Konzentration zwischen etwa 4 × 1019 und 8,0 × 1019 cm-3 dotiert.
- Kurze Beschreibung der Zeichnungen
-
1 zeigt eine Draufsicht, die eine einzelne Zelle eines konventionellen Graben-DMOS-Transistors darstellt. -
2 zeigt eine schematische Querschnittsansicht der in1 gezeigten DMOS-Transistorzelle entlang Linie A-A'. -
3 zeigt eine schematische Querschnittsansicht eines gemäß der vorliegenden Erfindung aufgebauten Graben-DMOS-Transistors. -
4(a) -4(f) stellen eine Folge von Prozessschritten zur Bildung eines Graben-DMOS-Transistors dar. - Eingehende Beschreibung
-
1 zeigt eine Draufsicht einer einzelnen konventionellen Graben-DMOS-Transistorzelle50 . Wie man im Querschnitt von2 sehen kann, wird die Transistorzelle50 aus zwei einzelnen DMOS-Transistoren20 und22 gebildet, die sich benachbart zueinander befinden. In dieser speziellen Ausführungsform der Erfindung ist die Transistorzelle50 im Querschnitt von rechtwinkliger Form. Die Transistoren20 und22 sind auf einem n+-Substrat100 gebildet, auf dem eine leicht n-dotierte epitaxiale Schicht104 aufgewachsen ist. Für jeden in der dotierten epitaxialen Schicht104 gebildeten Transistor ist ein Körperbereich116 von entgegensetzter Leitfähigkeit vorgesehen. Der Körperbereich116 weist ein stark dotierten Kontaktbereich116a auf, der einen elektrischen Kontakt mit dem darunter liegenden Körperbereich für die darüber liegende Metallisierungsschicht liefert. Eine n-dotierte epitaxiale Schicht140 , die über dem meisten des Körperbereichs116 liegt (außer dem Kontaktbereich116a ), dient als Source. Jeder Transistor weist auch einen rechtwinklig geformten Graben124 in den epitaxialen Schichten auf, welcher an der oberen Fläche der Struktur offen ist und den Umfang der Transistorzelle definiert. Eine Gate-Oxidschicht130 kleidet die Seitenwände des Grabens124 aus. Der Graben124 ist mit Polysilizium aufgefüllt, d.h. polykristallinem Silizium. Eine Drain-Elektrode ist mit der hinteren Fläche des Halbleiter-Substrats100 verbunden, eine Source-Elektrode ist mit den beiden Source-Bereichen140 und dem Körperbereich116 verbunden, und eine Gate-Elektrode ist mit dem Polysilizium verbunden, das den Graben124 auffüllt. - Wie angegeben hat der in
1 und2 gezeigte MOSFET sein Gate in einem vertikal ausgerichteten Graben positioniert. Diese Struktur wird oft als vertikaler Graben-DMOSFET bezeichnet. Sie ist "vertikal", da der Drain-Kontakt auf der hinteren oder unteren Seite des Substrats erscheint, und da der Kanalstromfluss von Source zu Drain in etwa vertikal ist. Dies minimiert den höheren Widerstand, der mit gebogenen oder gekrümmten Wegen oder mit der störenden Feldeffekt-Struktur verbunden ist. Die Vorrichtung ist auch doppeldiffundiert (angegeben durch den ersten Buchstaben "D"), da der Source-Bereich in das epitaxiale Material auf einem Teil des vorher diffundierten Körperbereichs vom umgekehrten Leitfähigkeitstyp diffundiert ist. Diese Struktur verwendet den Seitenwandbereich des Grabens für die Stromsteuerung durch das Gate und hat damit zugeordnet einen im wesentlichen vertikalen Stromfluss. Wie oben erwähnt ist diese Anordnung insbesondere für die Verwendung als Leistungs-Schalttransistor geeignet, wobei der durch einen gegebenen Silizium-Querbereich geführte Strom zu maximieren ist. - Es sollte angemerkt werden, dass für die Grundfunktion des Transistors die Transistorzelle
50 keine rechtwinklige Form haben muss, sondern allgemeiner eine Polygonform haben kann. Jedoch sind eine regelmäßige rechtwinklige Form und eine regelmäßige Hexagonalform am vorteilhaftesten für Layoutzwecke. Alternativ kann die Transistorzelle anstatt einer geschlossenen Zellengeometrie wie in den Figuren dargestellt eine offene oder Streifengeometrie aufweisen. Beispiele von diversen Transistorzellengeometrien sind in den oben erwähnten Druckschriften gezeigt. - Wie oben erwähnt ist die Zelldichte in einem konventionellen DMOS-Schaltkreis auf etwa 100 M/in2 begrenzt. Diese Begrenzung entsteht aus folgendem Grund. Während des Herstellungsprozesses wird das den Graben ausfüllende Polysilizium
124 geätzt, um seine Dicke zu optimieren und den Teil der Gate-Oxidschicht130 freizulegen, der sich über die Oberfläche des Körpers116 erstreckt. Es ist jedoch schwierig, eine Polysilizium-Schicht124 zu erhalten, die über ihre Oberfläche gleichförmig dick ist, da sowohl der Polysilizium-Abscheideprozess als auch der Ätzprozess schwer genau zu steu ern sind. Als Ergebnis, wie in2 gezeigt, ist Oberfläche der den Graben ausfüllenden Polysilizium-Schicht124 typischereise unter dem Oberflächenniveau der benachbarten Source-Bereiche140 . Es ist jedoch wichtig, dass die Source-Bereiche140 das den Graben ausfüllende Polysilizium124 vertikal überlappen, um sicherzustellen, dass ein ständiger leitfähiger Weg von Source nach Drain besteht. Das heißt, der Source-Bereich140 sollte sich bis zu einer Tiefe unterhalb des Oberflächenniveaus des Polysiliziums124 erstrecken. Um sicherzustellen, dass eine derartige Überlappung vorliegt, muss die Tiefe der Source-Bereiche140 größer sein, als es sonst der Fall wäre, falls die Oberfläche der Polysilizium-Schicht auf dem gleichen Niveau wie die Oberfläche der Source-Bereiche140 wäre. Da die Dicke der Source-Bereiche140 erhöht werden muss, vergrößern sich ihre seitlichen Abmessungen ebenso um einen entsprechenden Betrag. Diese Zunahme der seitlichen Abmessungen entsteht, weil die n-Nyp-Dotiermittel in alle Richtungen diffundieren, und wenn die Dotiermittel in eine größere Tiefe diffundieren, diffundieren sie auch einen größeren Weg in seitlicher Richtung. Entsprechend ist die Dichte der Transistorzellen, die auf einem einzelnen Substrat hergestellt werden können, durch die seitlichen Abmessungen der Source-Bereiche140 begrenzt. - Gemäß der vorliegenden Erfindung können die seitlichen Abmessungen der Source-Bereiche durch Vorsehen eines Source-Bereichs reduziert werden, der aus zwei Teilen mit unterschiedlichen Dotiermittelkonzentrationen besteht.
3 zeigt eine Ausführungsform der Erfindung, die eine schwach n-dotierte epitaxiale Schicht204 auf einem stark n-dotierten Substrat aufweist. Der Graben-DMOS-Tran sistor weist einen p-dotierten Körperbereich216 mit dem Kontaktbereich216a , n-dotierte Source-Bereiche240 und einen mit Polysilizium aufgefüllten Graben224 auf, der mit einer Gate-Oxidschicht230 ausgekleidet ist. Die Drain-, Source- und Gate-Elektroden sind in konventioneller Weise vorgesehen. - Wie man in
3 sieht, bestehen die Source-Bereiche240 aus einer schwach n-dotierten Schicht241 , über der eine stark n-dotierte Schicht243 gebildet ist. Beispielsweise ist in einer Ausführungsform der Erfindung die schwach dotierte Schicht241 in einer Konzentration von etwa 1 × 1018 cm-3 dotiert, und die stärker dotierte Schicht243 ist in einer Konzentration von etwa 5 × 1019 cm-3 dotiert. Die schwach n-dotierte Schicht241 dient dazu, das den Graben ausfüllende Polysilizium224 vertikal zu überlappen, so dass der Kanal einen durchgehenden leitfähigen Weg bildet, während die stark n-dotierte Schicht243 als primäre Schicht dient, in der die Diffusion stattfindet. Da die effektive Dicke des Source-Bereichs, in dem die Diffusion stattfindet, jetzt relativ zur Dicke des Source-Bereichs in einem konventionellen Graben-DMOS-Transistor wie dem in2 gezeigten reduziert ist, können die seitlichen Abmessungen der Source-Bereiche um einen entsprechenden Betrag reduziert werden. Beispielsweise ist gezeigt worden, dass die vorliegende Erfindung den Abstand zwischen benachbarten Gräben auf etwa 1,3 Mikrometer reduzieren kann, was einer Zelldichte of etwa 200 M Zellen/in2 entspricht. - Zunächst könnte geschlossen werden, dass der Durchlasswiderstand des erfindungsgemäßen Graben-DMOS-Transistors größer ist als der eines konven tionellen Graben-DMOS-Transistors. Jedoch stellt sich heraus, dass dies nicht der Fall ist, da die gesamte schwach n-dotierte Source-Schicht
241 in einem Akkumulationsmodus arbeitet, wenn das Bauelement eingeschaltet ist. - Der in
3 gezeigte erfindungsgemäße DMOS-Bauelement kann in einer konventionellen Prozesstechnik hergestellt werden. Während im folgenden eine Prozesstechnik beschrieben wird, sollte angemerkt werden „ dass die Herstellung der vorliegenden Erfindung nicht auf diese Technik beschränkt ist, welche lediglich als Beispiel vorgestellt wird. -
4(a) -4(f) zeigen eine Reihe beispielhafter Schritte, die durchgeführt werden, um das in2 gezeigte DMOS-Bauelement zu bilden. In4(a) ist eine N-dotierte epitaxiale Schicht404 auf einem konventionellen N+-dotierten Substrat400 aufgewachsen. Die epitaxiale Schicht404 ist typischerweise 5,5 Mikrometer dick bei einem 30 V-Bauelement. Danach wird der P-Körperbereich416 in einem Implantations- und Diffusionsschritt gebildet. Da das P-Körper-Implantat gleichförmig über dem Substrat ist, wird keine Maske benötigt. Die P-Körperbereiche sind aus Bor, implantiert bei 40 bis 60 KeV mit einer Dosierung von etwa 5,5 × 1013/cm3. - In
4(b) ist eine Maskenschicht durch Bedecken der Oberfläche der epitaxialen Schicht404 mit einer Oxidschicht gebildet, welche dann konventionell freigelegt und strukturiert wird, wodurch Maskierungsteile420 überbleiben. Die Maskierungsteile420 werden zur Definition der Position der Gräben benutzt. Die Gräben424 werden durch die Maskenöffnungen mit reaktivem Ionenätzen bis zu einer Tiefe, die typischerweise im Bereich von 1,5 bis 2,5 Mikrometer liegt, trockengeätzt. - In
4(c) sind die Seitenwände jedes Grabens geglättet. Zunächst kann eine chemische Trockenätzung verwendet werden, um eine dünne Schicht von Oxid (typischerweise etwa 500-1000 Angström) von den Grabenseitenwänden zu entfernen, um Schäden durch den reaktiven Ionenätzungsprozess zu beseitigen. Danach wird eine Siliziumdioxid-Opferschicht450 über den Gräben424 und den Maskierungsteilen420 aufgewachsen. Die Opferschicht450 ebenso wie die Maskierungsteile420 werden entweder durch eine Pufferoxidätzung oder eine HF-Ätzung entfernt, so dass die resultierenden Grabenseitenwände so eben wie möglich sind. - Wie in
4(d) gezeigt, wird dann die Gate-Oxidschicht430 auf der gesamten Struktur abgeschieden, so dass sie die Grabenwände und die Oberfläche des p-Körpers416 bedeckt. Die Gate-Oxidschicht430 hat typischerweise eine Dicke im Bereich von 500-800 Angström. Danach werden die Gräben424 mit Polysilizium452 aufgefüllt, d.h. mit polykristallinem Silizium. Vor der Abscheidung wird das Polysilizium typischerweise mit Phosphorchlorid dotiert oder mit Arsen oder Phosphor implantiert, um seinen spezifischen elektrischen Widerstand zu reduzieren, typischerweise innerhalb des Bereichs von 20 Ohm/m. In einigen Ausführungsformen der Erfindung kann das Polysilizium in einem zweistufigen Prozess abgeschieden werden. In der ersten Stufe wird eine Schicht von undotiertem Polysilizium abgeschieden, um die Seitenwände der Gräben auszukleiden. Auf die undotierte Polysilizium-Schicht folgt die Abscheidung einer Schicht von dotiertem Polysilizium. Typischerweise ist die Dicke der dotierten Polysilizium-Schicht größer als die Dicke der undotierten Polysilizium-Schicht. Beispielsweise kann das Verhältnis der Dicke der dotierten Polysilizium-Schicht zu der der undotierten Polysilizium-Schicht 7:1 sein, bei einer Gesamtdicke von etwa 8.000 Angström. Die undotierte Polysilizium-Schicht wird vorzugsweise als Pufferschicht verwendet, die das Eindringen von Dotiermittelmaterial durch die Gate-Oxidschicht und in den p-Körper hemmt. - In
4(e) wird die Polysilizium-Schicht452 geätzt, um ihre Dicke zu optimieren und den Teil der Gate-Oxidschicht430 freizulegen, der sich über die Oberfläche des p-Körpers416 erstreckt. Danach wird ein Fotolack-Maskierungsprozess angewendet, um eine strukturierte Maskierungsschicht460 zu bilden. Die strukturierte Maskierungsschicht460 definiert die Source-Bereiche440 . Die Source-Bereiche440 werden dann durch zwei Implantationsschritte und einen Diffusionsschritt gebildet. Beispielsweise können die Source-Bereiche mit Phosphor bei 200 KeV mit einer Dosierung zwischen etwa 5 × 1017 und 1 × 1018 cm-3 implantiert werden. Arsen kann dann bei 80 KeV mit einer Dosierung zwischen etwa 4 × 1019 und 8,0 × 1019 implantiert werden. Nach dem Implantieren wird der Phosphor in eine Tiefe von etwa 0,45 Mikrometer diffundiert. Das Arsen kann wegen seines kleinen Diffusionskoeffizienten und der kleinen Implantationsenergie in eine Tiefe von nur etwa 0,15 Mikrometer diffundiert werden. Somit weist der resultierende Source-Bereich eine schwach dotierte Schicht mit Phosphor auf, über der eine stärker dotierte Schicht mit Arsen abgeschieden wird. Schließlich wird die Maskierungsschicht460 in konventioneller Weise entfernt, um die in4(f) gezeigte Struktur zu bilden. - Der Graben-DMOS-Transistor wird in konventioneller Weise durch Bilden und Strukturieren einer BPSG-Schicht über der Struktur vervollständigt, um den Source- und Gate-Elektroden zugeordnete BPSG-Bereiche zu definieren. Ebenso wird eine Drain-Kontaktschicht auf der Bodenfläche des Substrats gebildet. Schließlich wird eine Padmaske verwendet, um Padkontakte zu definieren.
- Obwohl diverse Ausführungsformen hier besonders dargestellt und beschrieben werden, wird man verstehen, dass Modifikationen und Variationen der vorliegenden Erfindung durch obige Lehre abgedeckt sind und innerhalb des Geltungsbereichs der beigefügten Ansprüche liegen, ohne vom Bereich der Erfindung abzuweichen. Beispielsweise kann das Verfahren nach der vorliegenden Erfindung dazu verwendet werden, einen Graben-DMOS zu bilden, bei dem die Leitfähigkeiten der diversen Halbleiterbereiche gegenüber den hier beschriebenen umgekehrt sind.
Claims (13)
- Graben-DMOS-Transistorzelle mit: einem Substrat (
200 ,204 ) von einem ersten Leitungstyp; einem Körperbereich (216 ,216a ) auf dem Substrat (200 ,204 ), wobei der Körperbereich (216 ,216a ) einen zweiten Leitungstyp aufweist; wenigstens einem sich durch den Körperbereich (216 ,216a ) und in das Substrat (200 ,204 ) erstreckenden Graben (224 ); einer Isolierschicht (230 ), die den Graben (224 ) auskleidet; einer in dem Graben (224 ) über der Isolierschicht (230 ) liegenden, leitfähigen Gate-Elektrode; und einem Source-Bereich (240 ) von dem ersten Leitungstyp in dem Körperbereich (216 ,216a ) benachbart zu dem Graben (224 ), wobei der Source-Bereich (216 ,216a ) eine erste Schicht (241 ) und eine über der ersten Schicht (241 ) angeordnete zweite Schicht (243 ) aufweist, wobei die erste Schicht (241 ) eine niedrigere Dotierkonzentration von dem ersten Leitungstyp relativ zur Dotierkonzentration der zweiten Schicht (243 ) aufweist; dadurch gekennzeichnet, dass wenigstens ein Teil der ersten Schicht (241 ) des Source-Bereichs (240 ) und im wesentlichen nichts von der zweiten Schicht (243 ) sich in eine Tiefe unterhalb einem oberen Flächenniveau der leitfähigen Gate-Elektrode erstreckt. - Graben-DMOS-Transistorzelle nach Anspruch 1, dadurch gekennzeichnet, dass der Körperbereich (
216 ,216a ) einen Kontaktbereich (216a ) aufweist, der stärker dotiert ist als ein darunter liegender Teil (216 ) des Körperbereichs (216 ,216a ), wobei der Kontaktbereich (216a ) einen elektrischen Kontakt mit dem darunter liegenden Teil (216 ) des Körperbereichs liefert. - Graben-DMOS-Transistorzelle nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schicht (
241 ) in einer Konzentration zwischen etwa 5 × 1017 und 5 × 1018 cm-3 dotiert ist, und die zweite Schicht (243 ) in einer Konzentration zwischen etwa 4 × 1019 und 8,0 × 1019 cm-3 dotiert ist. - Graben-DMOS-Transistorzelle nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schicht (
241 ) mit Phosphor dotiert ist, und die zweite Schicht (243 ) mit Arsen dotiert ist. - Graben-DMOS-Transistorzelle nach Anspruch 3, dadurch gekennzeichnet, dass die erste Schicht (
241 ) mit Phosphor dotiert ist, und die zweite Schicht (243 ) mit Arsen dotiert ist. - Graben-DMOS-Transistorzelle nach Anspruch 1, weiterhin gekennzeichnet durch eine auf einer Fläche des Substrats (
200 ,204 ) entgegengesetzt zum Körperbereich (216 ,216a ) angeordnete Drain-Elektrode. - Graben-DMOS-Transistorzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Isolierschicht (
230 ) eine Oxidschicht ist. - Graben-DMOS-Transistorzelle nach Anspruch 1, dadurch gekennzeichnet, dass die leitfähige Gate-Elektrode Polysilizium aufweist.
- Graben-DMOS-Transistorzelle nach Anspruch 8, dadurch gekennzeichnet, dass das Polysilizium ein Dotiermaterial aufweist.
- DMOS-Transistorzelle nach Anspruch 8, dadurch gekennzeichnet, dass das Polysilizium eine Schicht von undotiertem Polysilizium und eine Schicht von dotiertem Polysilizium aufweist.
- Verwendung einer Graben-DMOS-Transistorzelle nach einem der vorhergehenden Ansprüche für eine Graben-DMOS-Transistorstruktur, die eine Vielzahl von einzelnen, auf einem Substrat (
200 ,204 ) gebildeten Graben-DMOS-Transistorzellen von einem ersten Leitungstyp aufweist. - Verwendung nach Anspruch 11, wobei wenigstens eine der Graben-DMOS-Transistorzellen eine geschlossene Zellengeometrie aufweist.
- Verwendung nach Anspruch 11, wobei wenigstens einer der Graben-DMOS-Transistorzellen eine offene Zellengeometrie aufweist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US672209 | 2000-09-28 | ||
US09/672,209 US6445037B1 (en) | 2000-09-28 | 2000-09-28 | Trench DMOS transistor having lightly doped source structure |
PCT/US2001/029230 WO2002027800A2 (en) | 2000-09-28 | 2001-09-19 | Trench dmos transistor having lightly doped source structure |
Publications (2)
Publication Number | Publication Date |
---|---|
DE60127696D1 DE60127696D1 (de) | 2007-05-16 |
DE60127696T2 true DE60127696T2 (de) | 2007-12-27 |
Family
ID=24697599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE60127696T Expired - Lifetime DE60127696T2 (de) | 2000-09-28 | 2001-09-19 | Graben-dmos-transistor mit schwach-dotierter source-struktur |
Country Status (9)
Country | Link |
---|---|
US (1) | US6445037B1 (de) |
EP (1) | EP1320895B1 (de) |
JP (1) | JP4094945B2 (de) |
KR (1) | KR100642803B1 (de) |
CN (1) | CN1552101B (de) |
AU (1) | AU2001291097A1 (de) |
DE (1) | DE60127696T2 (de) |
TW (1) | TW506021B (de) |
WO (1) | WO2002027800A2 (de) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2000
- 2000-09-28 US US09/672,209 patent/US6445037B1/en not_active Expired - Lifetime
-
2001
- 2001-09-19 AU AU2001291097A patent/AU2001291097A1/en not_active Abandoned
- 2001-09-19 JP JP2002531496A patent/JP4094945B2/ja not_active Expired - Fee Related
- 2001-09-19 WO PCT/US2001/029230 patent/WO2002027800A2/en active IP Right Grant
- 2001-09-19 DE DE60127696T patent/DE60127696T2/de not_active Expired - Lifetime
- 2001-09-19 KR KR1020037004372A patent/KR100642803B1/ko not_active IP Right Cessation
- 2001-09-19 CN CN018163858A patent/CN1552101B/zh not_active Expired - Fee Related
- 2001-09-19 EP EP01971182A patent/EP1320895B1/de not_active Expired - Lifetime
- 2001-09-28 TW TW090124191A patent/TW506021B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CN1552101B (zh) | 2010-06-16 |
TW506021B (en) | 2002-10-11 |
KR20030033083A (ko) | 2003-04-26 |
JP4094945B2 (ja) | 2008-06-04 |
US6445037B1 (en) | 2002-09-03 |
AU2001291097A1 (en) | 2002-04-08 |
CN1552101A (zh) | 2004-12-01 |
JP2004525500A (ja) | 2004-08-19 |
WO2002027800A3 (en) | 2002-06-13 |
KR100642803B1 (ko) | 2006-11-03 |
WO2002027800A2 (en) | 2002-04-04 |
EP1320895B1 (de) | 2007-04-04 |
DE60127696D1 (de) | 2007-05-16 |
EP1320895A2 (de) | 2003-06-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |