JP2001332725A - 半導体装置およびその製造方法。 - Google Patents
半導体装置およびその製造方法。Info
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Abstract
(57)【要約】
【課題】 駆動電流経路が半導体基板垂直方向のある一
方向に限されない縦型ＭＯＳトランジスタの提供。 【解決手段】 縦型ＭＯＳトランジスタにおいて、チャ
ネル領域を挟んで上下に電界緩和を目的とする低濃度領
域をもち、さらにこの低濃度領域の濃度および厚さが等
しい構造にした。
方向に限されない縦型ＭＯＳトランジスタの提供。 【解決手段】 縦型ＭＯＳトランジスタにおいて、チャ
ネル領域を挟んで上下に電界緩和を目的とする低濃度領
域をもち、さらにこの低濃度領域の濃度および厚さが等
しい構造にした。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチ構造を有する
縦型ＭＯＳトランジスタ、及びその製造方法に関する。
縦型ＭＯＳトランジスタ、及びその製造方法に関する。
【０００２】
【従来の技術】従来より示されている縦型ＤＭＯＳトラ
ンジスタは電流経路が基板に対して垂直方向でチップ全
体にわたり電流が流れるため、チップ表面層を電流経路
とする横型のＤＭＯＳトランジスタに対し、単位チップ
面積当たりのオン抵抗の低抵抗化が可能になることが知
られている。図２は従来のトレンチを用いたＮ型の縦型
ＤＭＯＳトランジスタ構造の一例である。この縦型ＤＭ
ＯＳトランジスタは高濃度のＮ型基板１上にエピタキシ
ャル法により基板より低濃度のＮ型エピタキシャル層２
を積層する。このＮ型高濃度基板１およびＮ型エピタキ
シャル層２はドレイン領域となり、特にＮ型エピタキシ
ャル層２が電界緩和の役目を担っている。このＮ型エピ
タキシャル層２の表面にイオン注入および熱拡散を施す
ことでチャネルとなるＰ型拡散領域９および高濃度のＮ
型ソース領域１０が形成される。そしてＰ型拡散領域９
とＮ型高濃度ソース領域１０を貫通して、 Ｎ型エピタ
キシャル層２まで達する深さのトレンチが形成され、ゲ
ート酸化膜７を介して多結晶シリコンのゲート電極８が
埋設されている。このような構造をとることで、ドレイ
ン領域であるＮ型高濃度基板１裏面から表面のＮ型高濃
度ソース領域１０へ、トレンチ内に埋め込んだゲート電
極８を制御することで電流を流すことができる。またＰ
型縦型ＤＭＯＳトランジスタの場合は図２の導電型を逆
にすればよい。
ンジスタは電流経路が基板に対して垂直方向でチップ全
体にわたり電流が流れるため、チップ表面層を電流経路
とする横型のＤＭＯＳトランジスタに対し、単位チップ
面積当たりのオン抵抗の低抵抗化が可能になることが知
られている。図２は従来のトレンチを用いたＮ型の縦型
ＤＭＯＳトランジスタ構造の一例である。この縦型ＤＭ
ＯＳトランジスタは高濃度のＮ型基板１上にエピタキシ
ャル法により基板より低濃度のＮ型エピタキシャル層２
を積層する。このＮ型高濃度基板１およびＮ型エピタキ
シャル層２はドレイン領域となり、特にＮ型エピタキシ
ャル層２が電界緩和の役目を担っている。このＮ型エピ
タキシャル層２の表面にイオン注入および熱拡散を施す
ことでチャネルとなるＰ型拡散領域９および高濃度のＮ
型ソース領域１０が形成される。そしてＰ型拡散領域９
とＮ型高濃度ソース領域１０を貫通して、 Ｎ型エピタ
キシャル層２まで達する深さのトレンチが形成され、ゲ
ート酸化膜７を介して多結晶シリコンのゲート電極８が
埋設されている。このような構造をとることで、ドレイ
ン領域であるＮ型高濃度基板１裏面から表面のＮ型高濃
度ソース領域１０へ、トレンチ内に埋め込んだゲート電
極８を制御することで電流を流すことができる。またＰ
型縦型ＤＭＯＳトランジスタの場合は図２の導電型を逆
にすればよい。
【０００３】
【発明が解決しようとする課題】このような従来型の縦
型ＭＯＳトランジスタでは、電界緩和を目的とする低濃
度領域がチャネル領域に対し片側のみであるために、電
流経路が例えばＮ型ＭＯＳの場合では半導体基板裏面か
ら表面への一方向に限られてしまう。
型ＭＯＳトランジスタでは、電界緩和を目的とする低濃
度領域がチャネル領域に対し片側のみであるために、電
流経路が例えばＮ型ＭＯＳの場合では半導体基板裏面か
ら表面への一方向に限られてしまう。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。
に、本発明は次の手段を用いた。
【０００５】第１導電型の半導体基板上に第１導電型の
半導体基板より低濃度である第１の第１導電型エピタキ
シャル層と、第２導電型の半導体層と、第１の第１導電
型エピタキシャル層とは異なる第２の第１導電型エピタ
キシャル層とが順次積層された半導体基板において、第
２の第１導電型エピタキシャル層の主表面の所定の領域
に形成された第１導電型の高濃度領域と、主表面から第
１導電型高濃度領域と第２の第１導電型エピタキシャル
層および第２導電型半導体層を貫通して第１の第１導電
型エピタキシャル層に達するトレンチと、トレンチの側
部および底部に熱酸化により形成された絶縁膜と、トレ
ンチ内における絶縁膜の内側に埋設された多結晶シリコ
ンからなるゲート電極と、第１導電型高濃度領域以外か
つゲート電極以外の一部の領域に、第２導電型半導体層
に達する深さの第２導電型の不純物拡散層を有すること
を特徴とする縦型ＭＯＳトランジスタとした。
半導体基板より低濃度である第１の第１導電型エピタキ
シャル層と、第２導電型の半導体層と、第１の第１導電
型エピタキシャル層とは異なる第２の第１導電型エピタ
キシャル層とが順次積層された半導体基板において、第
２の第１導電型エピタキシャル層の主表面の所定の領域
に形成された第１導電型の高濃度領域と、主表面から第
１導電型高濃度領域と第２の第１導電型エピタキシャル
層および第２導電型半導体層を貫通して第１の第１導電
型エピタキシャル層に達するトレンチと、トレンチの側
部および底部に熱酸化により形成された絶縁膜と、トレ
ンチ内における絶縁膜の内側に埋設された多結晶シリコ
ンからなるゲート電極と、第１導電型高濃度領域以外か
つゲート電極以外の一部の領域に、第２導電型半導体層
に達する深さの第２導電型の不純物拡散層を有すること
を特徴とする縦型ＭＯＳトランジスタとした。
【０００６】また第２導電型半導体層を挟んだ第１の第
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の不純物濃度が等しいこと特徴とする縦型
ＭＯＳトランジスタとした。
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の不純物濃度が等しいこと特徴とする縦型
ＭＯＳトランジスタとした。
【０００７】また第２導電型半導体層を挟んだ第１の第
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の厚さが、ゲート電極付近において等しい
こと特徴とする縦型ＭＯＳトランジスタとした。
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の厚さが、ゲート電極付近において等しい
こと特徴とする縦型ＭＯＳトランジスタとした。
【０００８】また第２導電型の半導体層がエピタキシャ
ル層であることを特徴とする縦型ＭＯＳトランジスタと
した。
ル層であることを特徴とする縦型ＭＯＳトランジスタと
した。
【０００９】また第２導電型の半導体層が不純物拡散層
であることを特徴とする縦型ＭＯＳトランジスタとし
た。
であることを特徴とする縦型ＭＯＳトランジスタとし
た。
【００１０】また第１導電型の半導体基板上に第１導電
型の半導体基板より低濃度である第１の第１導電型エピ
タキシャル層と、第２導電型の半導体層と、第１の第１
導電型エピタキシャル層とは異なる第２の第１導電型エ
ピタキシャル層とが順次積層する工程と、第２の第１導
電型エピタキシャル層の主表面の所定の領域に第１導電
型の高濃度領域を形成する工程と、主表面から第１導電
型高濃度領域と第２の第１導電型エピタキシャル層およ
び第２導電型半導体層を貫通して第１の第１導電型エピ
タキシャル層に達するトレンチを形成する工程と、トレ
ンチの側部および底部に絶縁膜を形成する工程と、トレ
ンチ内における絶縁膜の内側にゲート電極を形成する工
程と、第１導電型高濃度領域以外かつゲート電極以外の
一部の領域に、第２導電型半導体層に達する深さの第２
導電型の不純物拡散層を有することを特徴とする縦型Ｍ
ＯＳトランジスタの製造方法とした。
型の半導体基板より低濃度である第１の第１導電型エピ
タキシャル層と、第２導電型の半導体層と、第１の第１
導電型エピタキシャル層とは異なる第２の第１導電型エ
ピタキシャル層とが順次積層する工程と、第２の第１導
電型エピタキシャル層の主表面の所定の領域に第１導電
型の高濃度領域を形成する工程と、主表面から第１導電
型高濃度領域と第２の第１導電型エピタキシャル層およ
び第２導電型半導体層を貫通して第１の第１導電型エピ
タキシャル層に達するトレンチを形成する工程と、トレ
ンチの側部および底部に絶縁膜を形成する工程と、トレ
ンチ内における絶縁膜の内側にゲート電極を形成する工
程と、第１導電型高濃度領域以外かつゲート電極以外の
一部の領域に、第２導電型半導体層に達する深さの第２
導電型の不純物拡散層を有することを特徴とする縦型Ｍ
ＯＳトランジスタの製造方法とした。
【００１１】また第２導電型半導体層を挟んだ第１の第
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の不純物濃度が等しいこと特徴とする縦型
ＭＯＳトランジスタの製造方法とした。
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の不純物濃度が等しいこと特徴とする縦型
ＭＯＳトランジスタの製造方法とした。
【００１２】また第２導電型半導体層を挟んだ第１の第
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の厚さが、ゲート電極付近において等しい
こと特徴とする縦型ＭＯＳトランジスタの製造方法とし
た。
１導電型エピタキシャル層および第２の第１導電型エピ
タキシャル層の厚さが、ゲート電極付近において等しい
こと特徴とする縦型ＭＯＳトランジスタの製造方法とし
た。
【００１３】また第２導電型の半導体層がエピタキシャ
ル層であることを特徴とする縦型ＭＯＳトランジスタの
製造方法とした。
ル層であることを特徴とする縦型ＭＯＳトランジスタの
製造方法とした。
【００１４】また第２導電型の半導体層が不純物拡散層
であることを特徴とする縦型ＭＯＳトランジスタの製造
方法とした。
であることを特徴とする縦型ＭＯＳトランジスタの製造
方法とした。
【００１５】
【発明の実施の形態】以下、本発明の詳細について、Ｎ
型縦型ＭＯＳトランジスタを一実施例として図面を用い
て説明する。
型縦型ＭＯＳトランジスタを一実施例として図面を用い
て説明する。
【００１６】図１に示すのは、本発明の一実施例の形態
であるＮ型縦型ＭＯＳトランジスタの主要断面図であ
る。
であるＮ型縦型ＭＯＳトランジスタの主要断面図であ
る。
【００１７】本発明の特徴を明らかにするために、図３
から図４に示す本発明によるＮ型縦型ＭＯＳトランジス
タの製造方法の実施例をもとに説明する。図３(a) に示
すように抵抗率が０.００１Ω・ｃｍから０.０１Ω・ｃ
ｍのＮ型高濃度基板１の上に、例えばヒ素をドープした
低濃度のＮ型半導体層２をエピタキシャル法で１μｍか
ら１０μｍの厚さに形成する。このＮ型エピタキシャル
層２の不純物濃度はティピカル２×１０16／ｃｍ3とし
て５×１０14／ｃｍ3から１×１０17／ｃｍ3の間とす
る。またＮ型エピタキシャル層２は電界緩和を目的とし
ており、厚さは必要とされるドレイン・ソース間の耐圧
によって変化する。例えばＮ型エピタキシャル層が不純
物濃度２×１０16／ｃｍ3で厚さ４μｍのときは耐圧は
２５Ｖ程度である。
から図４に示す本発明によるＮ型縦型ＭＯＳトランジス
タの製造方法の実施例をもとに説明する。図３(a) に示
すように抵抗率が０.００１Ω・ｃｍから０.０１Ω・ｃ
ｍのＮ型高濃度基板１の上に、例えばヒ素をドープした
低濃度のＮ型半導体層２をエピタキシャル法で１μｍか
ら１０μｍの厚さに形成する。このＮ型エピタキシャル
層２の不純物濃度はティピカル２×１０16／ｃｍ3とし
て５×１０14／ｃｍ3から１×１０17／ｃｍ3の間とす
る。またＮ型エピタキシャル層２は電界緩和を目的とし
ており、厚さは必要とされるドレイン・ソース間の耐圧
によって変化する。例えばＮ型エピタキシャル層が不純
物濃度２×１０16／ｃｍ3で厚さ４μｍのときは耐圧は
２５Ｖ程度である。
【００１８】このＮ型エピタキシャル層２上にトランジ
スタのチャネル領域となるＰ型半導体層３をエピタキシ
ャル成長により積層する。このＰ型半導体層３の不純物
濃度は１×１０14／ｃｍ3から２×１０16／ｃｍ3であ
る。なお、このＰ型半導体層３はトランジスタのチャネ
ルに相当するため、必要とするチャネル長に応じてこの
Ｐ型半導体層３の膜厚は変化する。またＮ型エピタキシ
ャル層２の表面に例えばボロンをイオン注入することで
Ｐ型半導体層３を形成しても構わない。
スタのチャネル領域となるＰ型半導体層３をエピタキシ
ャル成長により積層する。このＰ型半導体層３の不純物
濃度は１×１０14／ｃｍ3から２×１０16／ｃｍ3であ
る。なお、このＰ型半導体層３はトランジスタのチャネ
ルに相当するため、必要とするチャネル長に応じてこの
Ｐ型半導体層３の膜厚は変化する。またＮ型エピタキシ
ャル層２の表面に例えばボロンをイオン注入することで
Ｐ型半導体層３を形成しても構わない。
【００１９】次に、さらこのＰ型半導体層３の上に、Ｎ
型エピタキシャル層２と等しい不純物濃度のＮ型エピタ
キシャル層４を、Ｎ型エピタキシャル層２と同じ厚さと
なるように１μｍから１０μｍ積層する。
型エピタキシャル層２と等しい不純物濃度のＮ型エピタ
キシャル層４を、Ｎ型エピタキシャル層２と同じ厚さと
なるように１μｍから１０μｍ積層する。
【００２０】Ｐ型半導体層３はＮ型エピタキシャル層２
および４により囲まれているのでこのＰ型半導体層３の
電位を外部にとるために、フォトレジストでパターンを
施した後、例えばボロンをイオン注入し、不純物濃度が
１×１０20／ｃｍ3以上の高濃度のＰ型領域６を形成す
る（図３(b))。なお図３(b)ではＰ型高濃度領域６がＰ
型半導体層３と接合しているが、イオン注入時では接合
しなくとも、その後の熱処理の工程を経てＰ型高濃度領
域６がＰ型半導体層３と接合すればよい。
および４により囲まれているのでこのＰ型半導体層３の
電位を外部にとるために、フォトレジストでパターンを
施した後、例えばボロンをイオン注入し、不純物濃度が
１×１０20／ｃｍ3以上の高濃度のＰ型領域６を形成す
る（図３(b))。なお図３(b)ではＰ型高濃度領域６がＰ
型半導体層３と接合しているが、イオン注入時では接合
しなくとも、その後の熱処理の工程を経てＰ型高濃度領
域６がＰ型半導体層３と接合すればよい。
【００２１】その後、熱酸化膜またはＣＶＤ酸化膜を１
００Åから２０００Åの厚さに成長させ、フォトレジス
ト１１でパターニングを施し酸化膜エッチングすること
でこの酸化膜１２を単結晶シリコンをエッチングするた
めのマスク材としたのち、単結晶シリコンを異方性エッ
チングしてトレンチ１３を形成する。（図３(c)）。
００Åから２０００Åの厚さに成長させ、フォトレジス
ト１１でパターニングを施し酸化膜エッチングすること
でこの酸化膜１２を単結晶シリコンをエッチングするた
めのマスク材としたのち、単結晶シリコンを異方性エッ
チングしてトレンチ１３を形成する。（図３(c)）。
【００２２】次に高温犠牲酸化や等方性ドライエッチな
どの方法を用いトレンチ角部を丸め、その後トレンチ内
部の側部および底部にゲート酸化膜７を形成する。次に
多結晶シリコンを減圧ＣＶＤで成長させトレンチ内部を
多結晶シリコンで完全に埋め込んだ後、多結晶シリコン
内に不純物、例えばリンを注入し熱拡散により不純物濃
度が１×１０20／ｃｍ3以上となるようにする。その後
エッチバック法により、トレンチ以外のシリコン表面を
露出させ、ゲート電極８を形成する。
どの方法を用いトレンチ角部を丸め、その後トレンチ内
部の側部および底部にゲート酸化膜７を形成する。次に
多結晶シリコンを減圧ＣＶＤで成長させトレンチ内部を
多結晶シリコンで完全に埋め込んだ後、多結晶シリコン
内に不純物、例えばリンを注入し熱拡散により不純物濃
度が１×１０20／ｃｍ3以上となるようにする。その後
エッチバック法により、トレンチ以外のシリコン表面を
露出させ、ゲート電極８を形成する。
【００２３】次にソースもしくはドレインとなる高濃度
のＮ型領域を形成するためにフォトレジストでパターン
を施し、部分的にＮ型不純物として例えばヒ素をイオン
注入し、熱処理を施すことで、１×１０20／ｃｍ3程度
となるＮ型高濃度領域５を形成する。なおＮ型高濃度領
域５を形成する際は、Ｎ型エピタキシャル層４のゲート
酸化膜付近の厚みがＮ型エピタキシャル層２の厚みと等
しくなるようにイオン注入条件および熱処理条件を設定
する。（図４）。
のＮ型領域を形成するためにフォトレジストでパターン
を施し、部分的にＮ型不純物として例えばヒ素をイオン
注入し、熱処理を施すことで、１×１０20／ｃｍ3程度
となるＮ型高濃度領域５を形成する。なおＮ型高濃度領
域５を形成する際は、Ｎ型エピタキシャル層４のゲート
酸化膜付近の厚みがＮ型エピタキシャル層２の厚みと等
しくなるようにイオン注入条件および熱処理条件を設定
する。（図４）。
【００２４】その後は図示しないが従来の半導体プロセ
スと同様に、中間絶縁膜の形成、コンタクトホール形
成、金属電極の形成、保護膜の形成とそのパターニング
を経て縦型ＭＯＳトランジスタの主要部を完成させる。
スと同様に、中間絶縁膜の形成、コンタクトホール形
成、金属電極の形成、保護膜の形成とそのパターニング
を経て縦型ＭＯＳトランジスタの主要部を完成させる。
【００２５】以上の工程を経て、本発明の実施例である
Ｎ型縦型ＭＯＳトランジスタの最終的な断面構造が図１
となる。本発明の特徴は、Ｐ型半導体層３を挟んでＮ-
領域を同じ不純物濃度、同じ厚みに形成することで一方
向の電流経路の耐圧確保だけではなく、逆方向でも耐圧
を確保することができ、表面、裏面どちらからでもソー
ス電極およびドレイン電極を設定できるＮ型縦形ＭＯＳ
トランジスタを形成することができる。
Ｎ型縦型ＭＯＳトランジスタの最終的な断面構造が図１
となる。本発明の特徴は、Ｐ型半導体層３を挟んでＮ-
領域を同じ不純物濃度、同じ厚みに形成することで一方
向の電流経路の耐圧確保だけではなく、逆方向でも耐圧
を確保することができ、表面、裏面どちらからでもソー
ス電極およびドレイン電極を設定できるＮ型縦形ＭＯＳ
トランジスタを形成することができる。
【００２６】なお、本実施例はＮ型縦形ＭＯＳトランジ
スタについて説明したが、Ｐ型縦型ＭＯＳトランジスタ
についても同様な構成は可能である。
スタについて説明したが、Ｐ型縦型ＭＯＳトランジスタ
についても同様な構成は可能である。
【００２７】
【発明の効果】本発明によれば、縦形ＭＯＳトランジス
タの駆動電流経路を半導体基板表面から裏面、および裏
面から表面の両方向に設定することができる。またチャ
ネル領域をエピタキシャル法で形成することで、チャネ
ル長のバラツキを抑制できる。
タの駆動電流経路を半導体基板表面から裏面、および裏
面から表面の両方向に設定することができる。またチャ
ネル領域をエピタキシャル法で形成することで、チャネ
ル長のバラツキを抑制できる。
【図１】本発明の実施例の形態である縦型ＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図２】従来のトレンチ構造を有する縦型ＭＯＳトラン
ジスタの断面図である。
ジスタの断面図である。
【図３】本発明の実施例の形態である縦型ＭＯＳトラン
ジスタの製造方法の工程断面図である。
ジスタの製造方法の工程断面図である。
【図４】本発明の実施例の形態である縦型ＭＯＳトラン
ジスタの製造方法の工程断面図である。
ジスタの製造方法の工程断面図である。
１ Ｎ型高濃度基板 ２ Ｎ型エピタキシャル層 ３ Ｐ型半導体層 ４ Ｎ型エピタキシャル層 ５ Ｎ型高濃度領域 ６ Ｐ型高濃度ボディコンタクト領域 ７ ゲート酸化膜 ８ ゲート電極 ９ チャネルとなるＰ型拡散領域 １０ Ｎ型高濃度ソース領域 １１ フォトレジスト １２ 酸化膜 １３ トレンチ １４ 中間絶縁膜 １５ 金属電極 １６ パッシベーション膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１０月４日（２０００．１０．
４）
４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (14)
- 【請求項１】 第１導電型の半導体基板上に前記第１導
電型の半導体基板より低濃度である第１の第１導電型エ
ピタキシャル層と、第２導電型の半導体層と、前記第１
の第１導電型エピタキシャル層とは異なる第２の第１導
電型エピタキシャル層とが順次積層された半導体基板に
おいて、 前記第２の第１導電型エピタキシャル層の主表面の所定
の領域に形成された第１導電型の高濃度領域と、 前記主表面から前記第１導電型高濃度領域と前記第２の
第１導電型エピタキシャル層および前記第２導電型半導
体層を貫通して前記第１の第１導電型エピタキシャル層
に達するトレンチと、 前記トレンチの側部および底部に熱酸化により形成され
た絶縁膜と、 前記トレンチ内における前記絶縁膜の内側に埋設された
多結晶シリコンからなるゲート電極と、 前記第１導電型高濃度領域以外かつ前記ゲート電極以外
の一部の領域に、前記第２導電型半導体層に達する深さ
の第２導電型の不純物拡散層を有することを特徴とする
縦型ＭＯＳトランジスタ。 - 【請求項２】 前記第２導電型半導体層を挟んだ前記第
１の第１導電型エピタキシャル層および前記第２の第１
導電型エピタキシャル層の不純物濃度が等しいこと特徴
とする請求項１記載の縦型ＭＯＳトランジスタ。 - 【請求項３】 前記第２導電型半導体層を挟んだ前記第
１の第１導電型エピタキシャル層および前記第２の第１
導電型エピタキシャル層の厚さが、前記ゲート電極付近
において等しいこと特徴とする請求項２記載の縦型ＭＯ
Ｓトランジスタ。 - 【請求項４】 前記第２導電型の半導体層がエピタキシ
ャル層であることを特徴とする請求項１記載の縦型ＭＯ
Ｓトランジスタ。 - 【請求項５】 前記第２導電型の半導体層が不純物拡散
層であることを特徴とする請求項１記載の縦型ＭＯＳト
ランジスタ。 - 【請求項６】 前記第２導電型の半導体層がエピタキシ
ャル層であることを特徴とする請求項３記載の縦型ＭＯ
Ｓトランジスタ。 - 【請求項７】 前記第２導電型の半導体層が不純物拡散
層であることを特徴とする請求項３記載の縦型ＭＯＳト
ランジスタ。 - 【請求項８】 第１導電型の半導体基板上に前記第１導
電型の半導体基板より低濃度である第１の第１導電型エ
ピタキシャル層と、第２導電型の半導体層と、前記第１
の第１導電型エピタキシャル層とは異なる前記第２の第
１導電型エピタキシャル層とが順次積層する工程と、 前記第２の第１導電型エピタキシャル層の主表面の所定
の領域に第１導電型の高濃度領域を形成する工程と、 前記主表面から前記第１導電型高濃度領域と前記第２の
第１導電型エピタキシャル層および前記第２導電型半導
体層を貫通して前記第１の第１導電型エピタキシャル層
に達するトレンチを形成する工程と、 前記トレンチの側部および底部に絶縁膜を形成する工程
と、 前記トレンチ内における前記絶縁膜の内側に前記ゲート
電極を形成する工程と、 前記第１導電型高濃度領域以外かつ前記ゲート電極以外
の一部の領域に、前記第２導電型半導体層に達する深さ
の第２導電型の不純物拡散層を形成する工程とからなる
ことを特徴とする縦型ＭＯＳトランジスタの製造方法。 - 【請求項９】 前記第２導電型半導体層を挟んだ前記第
１の第１導電型エピタキシャル層および前記第２の第１
導電型エピタキシャル層の不純物濃度が等しいこと特徴
とする請求項８記載の縦型ＭＯＳトランジスタの製造方
法。 - 【請求項１０】 前記第２導電型半導体層を挟んだ前記
第１の第１導電型エピタキシャル層および前記第２の第
１導電型エピタキシャル層の厚さが、前記ゲート電極付
近において等しいこと特徴とする請求項９記載の縦型Ｍ
ＯＳトランジスタの製造方法。 - 【請求項１１】 前記第２導電型の半導体層がエピタキ
シャル層であることを特徴とする請求項８記載の縦型Ｍ
ＯＳトランジスタの製造方法。 - 【請求項１２】 前記第２導電型の半導体層が不純物拡
散層であることを特徴とする請求項８記載の縦型ＭＯＳ
トランジスタの製造方法。 - 【請求項１３】 前記第２導電型の半導体層がエピタキ
シャル層であることを特徴とする請求項１０記載の縦型
ＭＯＳトランジスタの製造方法。 - 【請求項１４】 前記第２導電型の半導体層が不純物拡
散層であることを特徴とする請求項１０記載の縦型ＭＯ
Ｓトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286912A JP2001332725A (ja) | 2000-03-15 | 2000-09-21 | 半導体装置およびその製造方法。 |
| CN 00131772 CN1208837C (zh) | 1999-10-18 | 2000-10-18 | 垂直型金属氧化物半导体晶体管 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000072012 | 2000-03-15 | ||
| JP2000-72012 | 2000-03-15 | ||
| JP2000286912A JP2001332725A (ja) | 2000-03-15 | 2000-09-21 | 半導体装置およびその製造方法。 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332725A true JP2001332725A (ja) | 2001-11-30 |
Family
ID=26587554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286912A Pending JP2001332725A (ja) | 1999-10-18 | 2000-09-21 | 半導体装置およびその製造方法。 |
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| Country | Link |
|---|---|
| JP (1) | JP2001332725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004525500A (ja) * | 2000-09-28 | 2004-08-19 | ゼネラル セミコンダクター，インク． | トレンチ二重拡散金属酸化膜半導体セル |
| JP2015220408A (ja) * | 2014-05-20 | 2015-12-07 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
2000
- 2000-09-21 JP JP2000286912A patent/JP2001332725A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004525500A (ja) * | 2000-09-28 | 2004-08-19 | ゼネラル セミコンダクター，インク． | トレンチ二重拡散金属酸化膜半導体セル |
| JP2015220408A (ja) * | 2014-05-20 | 2015-12-07 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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