JP2000277734A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
絶縁ゲート型半導体装置及びその製造方法Info
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Abstract
(57)【要約】 （修正有）
【課題】アバランシェ耐量に優れ、かつ作動時にチャン
ネル領域の表面濃度が変わらない絶縁ゲート型半導体装
置を提供する。 【解決手段】ＮチャンネルパワーＭＯＳＦＥＴ２０は、
半導体基板１と、高濃度第１導電型半導体基体である第
１エピタキシャル成長層２と、第１エピタキシャル成長
層２の主表面に低濃度の第１導電型半導体を積層して形
成された第２エピタキシャル成長層３と、第２エピタキ
シャル成長層３の一部に第２導電型半導体で形成された
Ｐドット拡散領域４及びチャンネル領域となるＰウェル
５と、Ｐウェル５の一部に第１導電型半導体で拡散によ
り形成されたソース６と、ソ−ス６とドレイン領域
（２，３）との間の低濃度第２導電型半導体領域上に絶
縁膜１５を介して形成された多結晶半導体層からなるゲ
ート電極１６ａとを備えた絶縁ゲート型半導体装置であ
る。
ネル領域の表面濃度が変わらない絶縁ゲート型半導体装
置を提供する。 【解決手段】ＮチャンネルパワーＭＯＳＦＥＴ２０は、
半導体基板１と、高濃度第１導電型半導体基体である第
１エピタキシャル成長層２と、第１エピタキシャル成長
層２の主表面に低濃度の第１導電型半導体を積層して形
成された第２エピタキシャル成長層３と、第２エピタキ
シャル成長層３の一部に第２導電型半導体で形成された
Ｐドット拡散領域４及びチャンネル領域となるＰウェル
５と、Ｐウェル５の一部に第１導電型半導体で拡散によ
り形成されたソース６と、ソ−ス６とドレイン領域
（２，３）との間の低濃度第２導電型半導体領域上に絶
縁膜１５を介して形成された多結晶半導体層からなるゲ
ート電極１６ａとを備えた絶縁ゲート型半導体装置であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力用縦型ＭＯ
ＳＦＥＴや絶縁ゲート型バイポーラトランジスタなどの
高耐圧の絶縁ゲート型半導体装置及びその製造方法に関
し、特にリアクタンス負荷で発生する逆起電力によるア
バランシェ破壊耐量の改善に関するものである。
ＳＦＥＴや絶縁ゲート型バイポーラトランジスタなどの
高耐圧の絶縁ゲート型半導体装置及びその製造方法に関
し、特にリアクタンス負荷で発生する逆起電力によるア
バランシェ破壊耐量の改善に関するものである。
【０００２】
【従来の技術】図６は、従来の絶縁ゲート型半導体装置
の構造の一例を示す。絶縁ゲート型半導体装置１００
は、不純物濃度（以下、「濃度」と略称する）が比較的
高い第１導電型半導体基体の主面に積層された低濃度の
第１導電型半導体層からなるドレイン１０２と、このド
レイン１０２の表面層に形成された高濃度の第２導電型
半導体領域であるＰドット拡散領域１０４及び前記領域
１０４の周辺部の低濃度の第２導電型半導体領域である
Ｐウェル１０５と、Ｐウェル１０５の表面層に形成され
た第１導電型半導体層からなるソース１０６と、ドレイ
ン１０２の上に絶縁膜を介して設けられた多結晶半導体
層からなるゲート電極１１６ａと、これらの上方に形成
された表面電極１２５とから主に構成される。
の構造の一例を示す。絶縁ゲート型半導体装置１００
は、不純物濃度（以下、「濃度」と略称する）が比較的
高い第１導電型半導体基体の主面に積層された低濃度の
第１導電型半導体層からなるドレイン１０２と、このド
レイン１０２の表面層に形成された高濃度の第２導電型
半導体領域であるＰドット拡散領域１０４及び前記領域
１０４の周辺部の低濃度の第２導電型半導体領域である
Ｐウェル１０５と、Ｐウェル１０５の表面層に形成され
た第１導電型半導体層からなるソース１０６と、ドレイ
ン１０２の上に絶縁膜を介して設けられた多結晶半導体
層からなるゲート電極１１６ａと、これらの上方に形成
された表面電極１２５とから主に構成される。
【０００３】図７〜図１０に基づいて図６の絶縁ゲート
型半導体装置１００の製造工程を説明する。まず、０．
０１８Ω・ｃｍのＮ型半導体基板１０１に比抵抗１７Ω
・ｃｍのエピタキシャル成長層１０２を４６μｍの厚み
で積層させ（図７〔ａ〕）、このウェハを酸化後、フォ
トエッチングを行い、選択的に酸化膜１０３を除去し、
ボロンを濃度４×１０14ｃｍ-2でイオン注入する（図７
〔ｂ〕）。
型半導体装置１００の製造工程を説明する。まず、０．
０１８Ω・ｃｍのＮ型半導体基板１０１に比抵抗１７Ω
・ｃｍのエピタキシャル成長層１０２を４６μｍの厚み
で積層させ（図７〔ａ〕）、このウェハを酸化後、フォ
トエッチングを行い、選択的に酸化膜１０３を除去し、
ボロンを濃度４×１０14ｃｍ-2でイオン注入する（図７
〔ｂ〕）。
【０００４】次いで、ウェハを１１００℃で１００〜４
００分間の熱処理及び酸化を行ない、エピタキシャル成
長層１０２に周辺部のＰ+拡散領域１１２とその内側の
Ｐドット拡散領域１０４を形成する（図７〔ｃ〕）。次
に周辺部のＰ+拡散領域１１２とＰドット拡散領域１０
４の間及び隣接するＰドット拡散領域１０４の間の部分
をフォトエッチングで酸化膜１０３を除去した後、３０
ｎｍの酸化を行ない、酸化膜１０３を通してリンを濃度
７×１０11ｃｍ-2でイオン注入する（図８〔ｄ〕）。
００分間の熱処理及び酸化を行ない、エピタキシャル成
長層１０２に周辺部のＰ+拡散領域１１２とその内側の
Ｐドット拡散領域１０４を形成する（図７〔ｃ〕）。次
に周辺部のＰ+拡散領域１１２とＰドット拡散領域１０
４の間及び隣接するＰドット拡散領域１０４の間の部分
をフォトエッチングで酸化膜１０３を除去した後、３０
ｎｍの酸化を行ない、酸化膜１０３を通してリンを濃度
７×１０11ｃｍ-2でイオン注入する（図８〔ｄ〕）。
【０００５】さらに、上記の酸化膜１０３を除去した
後、ウェハを８５０℃で８５分間の酸化を行い、ゲート
酸化膜１０９を形成し、ＬＰＣＶＤ装置でポリシリコン
１１６をデポジットする（図８〔ｅ〕）。さらに、、さ
らに、フォトエッチングでゲート酸化膜１０９上の一部
を残してポリシリコン１１６をエッチングし、レジスト
Ｒを残したままでチャンネル領域となるＰウェル１０５
を形成するためにボロンを濃度５×１０13ｃｍ-2でイオ
ン注入する（図８〔ｆ〕）。レジストＲを除去した後、
１１００℃で３００〜６００分間の熱処理を行い、Ｐウ
ェル１０５を拡散により形成する（図９〔ｇ〕）。その
後、ソース１０６となるヒ素を濃度５×１０15ｃｍ-2で
イオン注入する（図９〔ｈ〕）。
後、ウェハを８５０℃で８５分間の酸化を行い、ゲート
酸化膜１０９を形成し、ＬＰＣＶＤ装置でポリシリコン
１１６をデポジットする（図８〔ｅ〕）。さらに、、さ
らに、フォトエッチングでゲート酸化膜１０９上の一部
を残してポリシリコン１１６をエッチングし、レジスト
Ｒを残したままでチャンネル領域となるＰウェル１０５
を形成するためにボロンを濃度５×１０13ｃｍ-2でイオ
ン注入する（図８〔ｆ〕）。レジストＲを除去した後、
１１００℃で３００〜６００分間の熱処理を行い、Ｐウ
ェル１０５を拡散により形成する（図９〔ｇ〕）。その
後、ソース１０６となるヒ素を濃度５×１０15ｃｍ-2で
イオン注入する（図９〔ｈ〕）。
【０００６】次に１０００℃で９０分間のヒ素ドライブ
を施した後、ＮＳＧ、ＰＳＧ等の常圧ＣＶＤ膜１２０を
１μｍの厚みでデポジットし（図９〔ｉ〕）、ＡｌＳｉ
等で表面電極１２１を形成した（図１０〔ｊ〕）後、裏
面にハンダ用の電極１１１を蒸着して絶縁ゲート半導体
装置であるＮチャンネルパワーＭＯＳＦＥＴを得る（図
１０〔ｋ〕）。
を施した後、ＮＳＧ、ＰＳＧ等の常圧ＣＶＤ膜１２０を
１μｍの厚みでデポジットし（図９〔ｉ〕）、ＡｌＳｉ
等で表面電極１２１を形成した（図１０〔ｊ〕）後、裏
面にハンダ用の電極１１１を蒸着して絶縁ゲート半導体
装置であるＮチャンネルパワーＭＯＳＦＥＴを得る（図
１０〔ｋ〕）。
【０００７】
【発明が解決しようとする課題】従来のＮチャンネルパ
ワーＭＯＳＦＥＴを図１１に示すようなリアクタンス負
荷で使用する場合、このパワーＭＯＳＦＥＴがオフ状態
になると、図１２に示すようにリアクタンス負荷による
逆起電力で電源電圧ＶDDより高い電圧がＭＯＳＦＥＴに
瞬間的に印加される。ＮチャンネルパワーＭＯＳＦＥＴ
には図６に示す寄生トランジスタ１５０があるため、こ
れがターンオンすると局所的に大電流が流れ、アバラン
シェ破壊を引き起こす。
ワーＭＯＳＦＥＴを図１１に示すようなリアクタンス負
荷で使用する場合、このパワーＭＯＳＦＥＴがオフ状態
になると、図１２に示すようにリアクタンス負荷による
逆起電力で電源電圧ＶDDより高い電圧がＭＯＳＦＥＴに
瞬間的に印加される。ＮチャンネルパワーＭＯＳＦＥＴ
には図６に示す寄生トランジスタ１５０があるため、こ
れがターンオンすると局所的に大電流が流れ、アバラン
シェ破壊を引き起こす。
【０００８】このアバランシェ耐量を向上するため、従
来のＮチャンネルパワーＭＯＳＦＥＴでは、チャンネル
領域を構成する低濃度の第２導電型半導体領域であるＰ
ウェル１０５の一部に高濃度の第２導電型半導体領域で
あるＰドット拡散領域１０４を形成し、寄生トランジス
タ１５０のベース抵抗、増幅率ｈFEを小さくし、ターン
オンが生じにくい構造にしている。
来のＮチャンネルパワーＭＯＳＦＥＴでは、チャンネル
領域を構成する低濃度の第２導電型半導体領域であるＰ
ウェル１０５の一部に高濃度の第２導電型半導体領域で
あるＰドット拡散領域１０４を形成し、寄生トランジス
タ１５０のベース抵抗、増幅率ｈFEを小さくし、ターン
オンが生じにくい構造にしている。
【０００９】しかし、従来のＮチャンネルパワーＭＯＳ
ＦＥＴは、Ｐドット拡散領域１０４とソース１０６を半
導体主表面から拡散しているため、これらの拡散パター
ンのエッジの形状は図１３のようになっている。もしＰ
ドット拡散領域１０４の幅を広げたり、あるいはフォト
エッチングがずれることにより、図１４に示すようにＰ
ドット拡散領域１０４の拡散パターンのエッジで規定さ
れる横方向の拡散領域がソース１０６を覆うと、ゲート
電極１１６ａによって反転させるＰウェル１０５の表面
濃度が高くなり、スレシュホルド電圧Ｖthが急激に大き
くなるので、ソース１０６の一部にＰドット拡散領域１
０４の横方向の拡散領域によって覆われない部分が形成
される。Ｐドット拡散領域１０４の横方向の拡散領域に
よって覆われないソース１０６部分の寄生トランジスタ
の増幅率ｈFEは、Ｐドット拡散領域１０４に覆われてい
る部分に比べて１０倍近く高いので、アバランシェ耐量
を改善する場合の障害となっている。
ＦＥＴは、Ｐドット拡散領域１０４とソース１０６を半
導体主表面から拡散しているため、これらの拡散パター
ンのエッジの形状は図１３のようになっている。もしＰ
ドット拡散領域１０４の幅を広げたり、あるいはフォト
エッチングがずれることにより、図１４に示すようにＰ
ドット拡散領域１０４の拡散パターンのエッジで規定さ
れる横方向の拡散領域がソース１０６を覆うと、ゲート
電極１１６ａによって反転させるＰウェル１０５の表面
濃度が高くなり、スレシュホルド電圧Ｖthが急激に大き
くなるので、ソース１０６の一部にＰドット拡散領域１
０４の横方向の拡散領域によって覆われない部分が形成
される。Ｐドット拡散領域１０４の横方向の拡散領域に
よって覆われないソース１０６部分の寄生トランジスタ
の増幅率ｈFEは、Ｐドット拡散領域１０４に覆われてい
る部分に比べて１０倍近く高いので、アバランシェ耐量
を改善する場合の障害となっている。
【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、アバランシェ耐量に優れ、かつ作動時にチャ
ンネル領域の表面濃度が変わらない絶縁ゲート型半導体
装置を提供することを目的とする。
のであり、アバランシェ耐量に優れ、かつ作動時にチャ
ンネル領域の表面濃度が変わらない絶縁ゲート型半導体
装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、高濃度
の第１導電型の半導体基体と、この基体の主表面に低濃
度の第１導電型半導体を積層して形成されたドレイン領
域と、ドレイン領域の一部に第２導電型半導体で形成さ
れた高濃度第２導電型半導体領域及び低濃度第２導電型
半導体領域と、この低濃度第２導電型半導体領域の一部
に第１導電型半導体で拡散により形成されたソース領域
と、ソ−ス領域とドレイン領域との間の低濃度第２導電
型半導体領域上に絶縁膜を介して形成された多結晶半導
体層からなるゲート電極とを備え、ゲート電極に電圧を
印加し、前記低濃度第２導電型半導体領域の表面を反転
させることによってソース領域とドレイン領域との間の
電流を制御する絶縁ゲート型半導体装置において、高濃
度第２導電型半導体領域は、基体に埋め込まれた第２導
電型の不純物がドレイン領域に拡散してなる埋め込み拡
散領域であることを特徴とする絶縁ゲート型半導体装置
が提供される。
の第１導電型の半導体基体と、この基体の主表面に低濃
度の第１導電型半導体を積層して形成されたドレイン領
域と、ドレイン領域の一部に第２導電型半導体で形成さ
れた高濃度第２導電型半導体領域及び低濃度第２導電型
半導体領域と、この低濃度第２導電型半導体領域の一部
に第１導電型半導体で拡散により形成されたソース領域
と、ソ−ス領域とドレイン領域との間の低濃度第２導電
型半導体領域上に絶縁膜を介して形成された多結晶半導
体層からなるゲート電極とを備え、ゲート電極に電圧を
印加し、前記低濃度第２導電型半導体領域の表面を反転
させることによってソース領域とドレイン領域との間の
電流を制御する絶縁ゲート型半導体装置において、高濃
度第２導電型半導体領域は、基体に埋め込まれた第２導
電型の不純物がドレイン領域に拡散してなる埋め込み拡
散領域であることを特徴とする絶縁ゲート型半導体装置
が提供される。
【００１２】本発明の別の観点によれば、高濃度第１導
電型半導体基体の主表面に低濃度第１導電型半導体を積
層してドレイン領域を形成し、この低濃度第１導電型半
導体領域の一部に高濃度第２導電型半導体領域及び低濃
度第２導電型半導体領域を形成し、次いで低濃度第２導
電型半導体領域の表面層に第１導電型半導体からなるソ
ース領域を形成し、ソ−ス領域とドレイン領域との間の
低濃度第２導電型半導体領域上に絶縁膜を介して多結晶
半導体層からなるゲート電極を形成する工程を有し、ゲ
ート電極に電圧を印加し、前記低濃度第２導電型半導体
領域の表面を反転させることによってソース領域とドレ
イン領域との間の電流を制御する絶縁ゲート型半導体装
置の製造方法であって、高濃度第２導電型半導体領域
が、基体に第２導電型の不純物を埋め込み、これをドレ
イン領域に拡散させる工程により形成されることを特徴
とする絶縁ゲート型半導体装置の製造方法が提供され
る。
電型半導体基体の主表面に低濃度第１導電型半導体を積
層してドレイン領域を形成し、この低濃度第１導電型半
導体領域の一部に高濃度第２導電型半導体領域及び低濃
度第２導電型半導体領域を形成し、次いで低濃度第２導
電型半導体領域の表面層に第１導電型半導体からなるソ
ース領域を形成し、ソ−ス領域とドレイン領域との間の
低濃度第２導電型半導体領域上に絶縁膜を介して多結晶
半導体層からなるゲート電極を形成する工程を有し、ゲ
ート電極に電圧を印加し、前記低濃度第２導電型半導体
領域の表面を反転させることによってソース領域とドレ
イン領域との間の電流を制御する絶縁ゲート型半導体装
置の製造方法であって、高濃度第２導電型半導体領域
が、基体に第２導電型の不純物を埋め込み、これをドレ
イン領域に拡散させる工程により形成されることを特徴
とする絶縁ゲート型半導体装置の製造方法が提供され
る。
【００１３】この発明における「埋め込み拡散」とは、
一導電型半導体領域にフォトエッチングを行った後、他
導電型不純物をイオン注入し、レジスト除去後に一導電
型半導体をエピタキシャル成長させることで他導電型拡
散を一導電型半導体領域内に形成することをいう。
一導電型半導体領域にフォトエッチングを行った後、他
導電型不純物をイオン注入し、レジスト除去後に一導電
型半導体をエピタキシャル成長させることで他導電型拡
散を一導電型半導体領域内に形成することをいう。
【００１４】
【発明の実施の形態】本発明の絶縁ゲート型半導体装置
は、その具体的な構成例として、高濃度第２導電型半導
体領域が、低濃度第２導電型半導体領域及びソース電極
と低濃度第２導電型半導体領域とのオーミックコンタク
トを得るために高濃度第２導電型半導体領域上に形成さ
れた他の高濃度第２導電型半導体領域とに接するものが
挙げられる。
は、その具体的な構成例として、高濃度第２導電型半導
体領域が、低濃度第２導電型半導体領域及びソース電極
と低濃度第２導電型半導体領域とのオーミックコンタク
トを得るために高濃度第２導電型半導体領域上に形成さ
れた他の高濃度第２導電型半導体領域とに接するものが
挙げられる。
【００１５】高濃度第２導電型半導体領域は、埋め込み
拡散で形成されるため、ソース領域となる第１導電型半
導体領域の直下に有り、この第１導電型半導体領域の下
部をすべて覆うように形成しても、スレシュホルド電圧
が急激に大きくなるのを阻止できる。高濃度第２導電型
半導体領域が、低濃度第２導電型半導体領域及び、他の
高濃度第２導電型半導体領域に接することで、寄生トラ
ンジスタのベース抵抗を低減することができ、リアクタ
ンス負荷時のアバランシェ耐量を向上させることができ
る。
拡散で形成されるため、ソース領域となる第１導電型半
導体領域の直下に有り、この第１導電型半導体領域の下
部をすべて覆うように形成しても、スレシュホルド電圧
が急激に大きくなるのを阻止できる。高濃度第２導電型
半導体領域が、低濃度第２導電型半導体領域及び、他の
高濃度第２導電型半導体領域に接することで、寄生トラ
ンジスタのベース抵抗を低減することができ、リアクタ
ンス負荷時のアバランシェ耐量を向上させることができ
る。
【００１６】本発明の絶縁ゲート型半導体装置の製造方
法では、高濃度第１導電型半導体領域を第１エピタキシ
ャル成長層で形成し、その一部に第２導電型の不純物を
イオン注入した後、前記高濃度第１導電型半導体領域に
第２エピタキシャル成長層を形成し、これらを熱処理
し、該第１エピタキシャル成長層及び第２エピタキシャ
ル成長層の双方に不純物を拡散させてなる方法が挙げら
れる。第２エピタキシャル成長層に拡散された不純物の
濃度が、第１エピタキシャル成長層に拡散された不純物
の濃度より高くなるよう不純物の濃度を設定すれば、リ
アクタンス負荷時のアバランシェ耐量を向上させること
ができる。
法では、高濃度第１導電型半導体領域を第１エピタキシ
ャル成長層で形成し、その一部に第２導電型の不純物を
イオン注入した後、前記高濃度第１導電型半導体領域に
第２エピタキシャル成長層を形成し、これらを熱処理
し、該第１エピタキシャル成長層及び第２エピタキシャ
ル成長層の双方に不純物を拡散させてなる方法が挙げら
れる。第２エピタキシャル成長層に拡散された不純物の
濃度が、第１エピタキシャル成長層に拡散された不純物
の濃度より高くなるよう不純物の濃度を設定すれば、リ
アクタンス負荷時のアバランシェ耐量を向上させること
ができる。
【００１７】第２エピタキシャル成長層に拡散された不
純物の濃度は、第１エピタキシャル成長層に拡散された
不純物の濃度の１．２〜２倍であるのが好ましい。基体
に第２導電型の不純物を埋め込み、これを拡散させて高
濃度第２導電型半導体領域を形成する際、複数の高濃度
第２導電型半導体領域を横方向に隣接して形成し、同時
に、隣接する高濃度第２導電型半導体領域の間の低濃度
第１導電型半導体領域にこの領域の不純物濃度より高い
不純物濃度を有する第１導電型半導体領域を埋め込み拡
散で形成すれば、製造工程を増やすことなしに、オン抵
抗を下げることができる。埋め込み拡散で形成された第
１導電型半導体領域の不純物濃度は、該低濃度第１導電
型半導体領域の不純物濃度の４〜２０倍であるのが好ま
しい。
純物の濃度は、第１エピタキシャル成長層に拡散された
不純物の濃度の１．２〜２倍であるのが好ましい。基体
に第２導電型の不純物を埋め込み、これを拡散させて高
濃度第２導電型半導体領域を形成する際、複数の高濃度
第２導電型半導体領域を横方向に隣接して形成し、同時
に、隣接する高濃度第２導電型半導体領域の間の低濃度
第１導電型半導体領域にこの領域の不純物濃度より高い
不純物濃度を有する第１導電型半導体領域を埋め込み拡
散で形成すれば、製造工程を増やすことなしに、オン抵
抗を下げることができる。埋め込み拡散で形成された第
１導電型半導体領域の不純物濃度は、該低濃度第１導電
型半導体領域の不純物濃度の４〜２０倍であるのが好ま
しい。
【００１８】以下、図１〜図５を参照して本発明の実施
例を説明する。実施例１ 図１に本発明の実施の一形態としてのＮチャンネルパワ
ーＭＯＳＦＥＴの断面構造図を示す。
例を説明する。実施例１ 図１に本発明の実施の一形態としてのＮチャンネルパワ
ーＭＯＳＦＥＴの断面構造図を示す。
【００１９】ＮチャンネルパワーＭＯＳＦＥＴ２０は、
半導体基板１と、低濃度第１導電型半導体基体である第
１エピタキシャル成長層２と、第１エピタキシャル成長
層２の主表面に低濃度の第１導電型半導体を積層して形
成されたドレイン領域としての第２エピタキシャル成長
層３と、第２エピタキシャル成長層３の一部に第２導電
型半導体で形成されたＰドット拡散領域４（高濃度第２
導電型半導体領域）及びＰウェル５（低濃度第２導電型
半導体領域）と、Ｐウェル５の一部に第１導電型半導体
で拡散により形成されたソース６と、ソ−ス６とドレイ
ン領域との間の低濃度第２導電型半導体領域上に絶縁膜
１５を介して形成された多結晶半導体層からなるゲート
電極１６ａと、補償拡散領域７と、ソース電極１０とか
ら主に構成される。ＮチャンネルパワーＭＯＳＦＥＴ２
０は、ゲート電極１６ａに電圧を印加し、Ｐウェル５に
よって形成されるチャンネル領域、すなわちソース６と
ドレイン領域との間の電流を制御することができる。
半導体基板１と、低濃度第１導電型半導体基体である第
１エピタキシャル成長層２と、第１エピタキシャル成長
層２の主表面に低濃度の第１導電型半導体を積層して形
成されたドレイン領域としての第２エピタキシャル成長
層３と、第２エピタキシャル成長層３の一部に第２導電
型半導体で形成されたＰドット拡散領域４（高濃度第２
導電型半導体領域）及びＰウェル５（低濃度第２導電型
半導体領域）と、Ｐウェル５の一部に第１導電型半導体
で拡散により形成されたソース６と、ソ−ス６とドレイ
ン領域との間の低濃度第２導電型半導体領域上に絶縁膜
１５を介して形成された多結晶半導体層からなるゲート
電極１６ａと、補償拡散領域７と、ソース電極１０とか
ら主に構成される。ＮチャンネルパワーＭＯＳＦＥＴ２
０は、ゲート電極１６ａに電圧を印加し、Ｐウェル５に
よって形成されるチャンネル領域、すなわちソース６と
ドレイン領域との間の電流を制御することができる。
【００２０】図２〜図４によりＮチャンネルパワーＭＯ
ＳＦＥＴ２０の製造方法の一例を説明する。まず、０．
０１８Ω・ｃｍのＮ型半導体基板１に比抵抗１７Ω・ｃ
ｍの第１エピタキシャル成長層２を４２μｍの厚みで積
層させる（図２〔ａ〕）。次に、このウェハにフォトエ
ッチングを行い、レジストカバーを施した後、Ｐドット
拡散領域４を形成するためにボロンを濃度４×１０14ｃ
ｍ-2でイオン注入する（図２〔ｂ〕）。第１エピタキシ
ャル成長層２にＰドット拡散領域４を埋め込み拡散で形
成し、アニールを行った後、１５Ω・ｃｍの第２エピタ
キシャル成長層３を４μｍの厚みで積層し、１１００℃
で１００〜４００分間の熱処理を行った後、酸化する
（図２〔ｃ〕）。
ＳＦＥＴ２０の製造方法の一例を説明する。まず、０．
０１８Ω・ｃｍのＮ型半導体基板１に比抵抗１７Ω・ｃ
ｍの第１エピタキシャル成長層２を４２μｍの厚みで積
層させる（図２〔ａ〕）。次に、このウェハにフォトエ
ッチングを行い、レジストカバーを施した後、Ｐドット
拡散領域４を形成するためにボロンを濃度４×１０14ｃ
ｍ-2でイオン注入する（図２〔ｂ〕）。第１エピタキシ
ャル成長層２にＰドット拡散領域４を埋め込み拡散で形
成し、アニールを行った後、１５Ω・ｃｍの第２エピタ
キシャル成長層３を４μｍの厚みで積層し、１１００℃
で１００〜４００分間の熱処理を行った後、酸化する
（図２〔ｃ〕）。
【００２１】次に半導体素子を形成する部分のＳｉＯ2
膜（絶縁膜）１５をエッチングした後、８５０℃で８５
分間酸化し、ゲート酸化膜９を形成する。ゲート酸化膜
９の形成後、ＬＰＣＶＤ装置でポリシリコン１６をデポ
ジットする（図２〔ｄ〕）。ポリシリコン１６の酸化
後、フォトエッチングで酸化膜９及びポリシリコン１６
をエッチングし、Ｐウェルを形成するためにボロンを濃
度５×１０13ｃｍ-2でイオン注入する（図３〔ｅ〕）。
膜（絶縁膜）１５をエッチングした後、８５０℃で８５
分間酸化し、ゲート酸化膜９を形成する。ゲート酸化膜
９の形成後、ＬＰＣＶＤ装置でポリシリコン１６をデポ
ジットする（図２〔ｄ〕）。ポリシリコン１６の酸化
後、フォトエッチングで酸化膜９及びポリシリコン１６
をエッチングし、Ｐウェルを形成するためにボロンを濃
度５×１０13ｃｍ-2でイオン注入する（図３〔ｅ〕）。
【００２２】さらに、第２エピタキシャル成長層３に周
辺部のＰ+拡散領域１２とその内側の補償拡散領域７を
形成するため、レジストＲによりカバーを施した後、ボ
ロンを濃度７×１０14ｃｍ-2でイオン注入する（図３
〔ｆ〕）。その後、１１００℃で１００〜４００分間の
熱処理を行い、第２エピタキシャル成長層３にその表面
よりＰ+ドット拡散領域１２と補償拡散領域７を形成し
Ｐウェル５を拡散する（図３〔ｇ〕）。なお、補償拡散
領域７は、ソース電極１０とＰウェル５とのオーミック
コンタクトが得られるようにＰウェル５と同一導電型の
高濃度拡散で濃度を補償するものである。
辺部のＰ+拡散領域１２とその内側の補償拡散領域７を
形成するため、レジストＲによりカバーを施した後、ボ
ロンを濃度７×１０14ｃｍ-2でイオン注入する（図３
〔ｆ〕）。その後、１１００℃で１００〜４００分間の
熱処理を行い、第２エピタキシャル成長層３にその表面
よりＰ+ドット拡散領域１２と補償拡散領域７を形成し
Ｐウェル５を拡散する（図３〔ｇ〕）。なお、補償拡散
領域７は、ソース電極１０とＰウェル５とのオーミック
コンタクトが得られるようにＰウェル５と同一導電型の
高濃度拡散で濃度を補償するものである。
【００２３】次に、Ｐ+拡散領域１２と補償拡散領域７
をレジストＲでカバーし、ソース６となる砒素を濃度５
×１０15ｃｍ-2でイオン注入する（図３〔ｈ〕）。ソー
ス６が形成されると、１０００℃で９０分間の砒素ドラ
イブを行った後、ＮＳＧ、ＰＳＧなどの常圧ＣＶＤ膜１
７を１μｍの厚みでデポジットする（図４〔ｉ〕）。こ
れにより、Ｐウェル５の内部にソース６が拡散される。
次いで、ＡｌＳｉ等でソース電極１０を形成（図４
〔ｊ〕）した後、裏面にハンダ用の裏面電極１１を蒸着
する（図４〔ｋ〕）。
をレジストＲでカバーし、ソース６となる砒素を濃度５
×１０15ｃｍ-2でイオン注入する（図３〔ｈ〕）。ソー
ス６が形成されると、１０００℃で９０分間の砒素ドラ
イブを行った後、ＮＳＧ、ＰＳＧなどの常圧ＣＶＤ膜１
７を１μｍの厚みでデポジットする（図４〔ｉ〕）。こ
れにより、Ｐウェル５の内部にソース６が拡散される。
次いで、ＡｌＳｉ等でソース電極１０を形成（図４
〔ｊ〕）した後、裏面にハンダ用の裏面電極１１を蒸着
する（図４〔ｋ〕）。
【００２４】上記したように、ＮチャンネルパワーＭＯ
ＳＦＥＴ２０は、第１エピタキシャル成長層２にＰドッ
ト拡散領域４を埋め込み拡散で形成し、第２エピタキシ
ャル成長層３にその表面よりＰウェル５及び補償拡散領
域７を形成し、Ｐウェル５の内部にソース６を拡散する
ことで、ソース６がＰドット拡散領域４に完全に覆われ
た構造を得ることができる。
ＳＦＥＴ２０は、第１エピタキシャル成長層２にＰドッ
ト拡散領域４を埋め込み拡散で形成し、第２エピタキシ
ャル成長層３にその表面よりＰウェル５及び補償拡散領
域７を形成し、Ｐウェル５の内部にソース６を拡散する
ことで、ソース６がＰドット拡散領域４に完全に覆われ
た構造を得ることができる。
【００２５】また、図２〔ｃ〕で示した、第２エピタキ
シャル成長層３を形成する工程で、第２エピタキシャル
成長層３の濃度を第１エピタキシャル成長層２の濃度よ
りも高くすることで、リアクタンス負荷におけるアバラ
ンシェ電圧を印加した時に、ブレークダウンが半導体素
子部より先に周辺部で起こるようにすることができるた
め、半導体素子部の寄生トランジスタのターンオンを防
ぎ、さらに高アバランシェ耐量の半導体素子を形成でき
る。第１エピタキシャル成長層２の不純物濃度が２．５
×１０14ｃｍ-2の場合、第２エピタキシャル成長層３の
不純物濃度は３×１０14〜５×１０14ｃｍ-2、すなわ
ち、第１エピタキシャル成長層に拡散された不純物の濃
度の１．２〜２倍であるのが好ましい。不純物濃度が上
記範囲より低いと十分な効果が得られないし、不純物濃
度が上記範囲より高いと周辺部での耐圧が急激に低下す
る。
シャル成長層３を形成する工程で、第２エピタキシャル
成長層３の濃度を第１エピタキシャル成長層２の濃度よ
りも高くすることで、リアクタンス負荷におけるアバラ
ンシェ電圧を印加した時に、ブレークダウンが半導体素
子部より先に周辺部で起こるようにすることができるた
め、半導体素子部の寄生トランジスタのターンオンを防
ぎ、さらに高アバランシェ耐量の半導体素子を形成でき
る。第１エピタキシャル成長層２の不純物濃度が２．５
×１０14ｃｍ-2の場合、第２エピタキシャル成長層３の
不純物濃度は３×１０14〜５×１０14ｃｍ-2、すなわ
ち、第１エピタキシャル成長層に拡散された不純物の濃
度の１．２〜２倍であるのが好ましい。不純物濃度が上
記範囲より低いと十分な効果が得られないし、不純物濃
度が上記範囲より高いと周辺部での耐圧が急激に低下す
る。
【００２６】このように、ＮチャンネルパワーＭＯＳＦ
ＥＴ２０は、ソース６の下部がＰドット拡散領域４で完
全に覆われているため、寄生トランジスタの増幅率ｈFE
の大きな部分が形成されにくく、またソース６とソース
６との間にソース電極１０とＰウェル５のオーミックコ
ンタクトをとるための補償拡散領域７を有し、これがＰ
ドット拡散領域４と接する構造であるので、前述した図
６の寄生トランジスタ１５０に相当する寄生トランジス
タのベース抵抗を小さくすることができ、リアクタンス
負荷時のアバランシェ耐量を向上させることができる。
ＥＴ２０は、ソース６の下部がＰドット拡散領域４で完
全に覆われているため、寄生トランジスタの増幅率ｈFE
の大きな部分が形成されにくく、またソース６とソース
６との間にソース電極１０とＰウェル５のオーミックコ
ンタクトをとるための補償拡散領域７を有し、これがＰ
ドット拡散領域４と接する構造であるので、前述した図
６の寄生トランジスタ１５０に相当する寄生トランジス
タのベース抵抗を小さくすることができ、リアクタンス
負荷時のアバランシェ耐量を向上させることができる。
【００２７】実施例２ 図５に本発明の他の実施の形態としてのＮチャンネルパ
ワーＭＯＳＦＥＴ３０の断面構造図を示す。この実施例
２においてＮチャンネルパワーＭＯＳＦＥＴ３０は、Ｐ
ドット拡散領域４がソース６に接している点及びＰドッ
ト拡散領域４の間にオン抵抗を下げるためのＮ型埋め込
み拡散領域８が設けられた点で、前述した実施例１と異
なる。なお、この実施例の構成は、図１に拡散領域８を
付加した構成であるため、図５における他の構成要素の
説明は省略する。
ワーＭＯＳＦＥＴ３０の断面構造図を示す。この実施例
２においてＮチャンネルパワーＭＯＳＦＥＴ３０は、Ｐ
ドット拡散領域４がソース６に接している点及びＰドッ
ト拡散領域４の間にオン抵抗を下げるためのＮ型埋め込
み拡散領域８が設けられた点で、前述した実施例１と異
なる。なお、この実施例の構成は、図１に拡散領域８を
付加した構成であるため、図５における他の構成要素の
説明は省略する。
【００２８】図５に示したように、Ｎチャンネルパワー
ＭＯＳＦＥＴ３０においてＰドット拡散領域４がソース
６に接する形態とするには、第２エピタキシャル成長層
３の厚み及び第２エピタキシャル成長層３を形成した後
の熱処理条件を調整すればよい。また、Ｎ型埋め込み拡
散領域８を設けるには、第１エピタキシャル成長層２を
形成した後、Ｐドット拡散領域４の形成のためにボロン
を選択的にイオン注入し、さらにフォトエッチングを行
い、Ｐドット拡散領域４とＰドット拡散領域４の間の部
分に選択的にリンをイオン注入する工程を追加すればよ
い。すなわち、図２〔ｂ〕で示したＰドット拡散領域４
の形成のためにボロンをイオン注入した後、ボロンをイ
オン注入した部分の間にリンを濃度４×１０11ｃｍ-2で
イオン注入することにより、Ｐドット拡散領域４の形成
と同時に、図５に示すＮ型埋め込み拡散領域８を形成す
ることができる。
ＭＯＳＦＥＴ３０においてＰドット拡散領域４がソース
６に接する形態とするには、第２エピタキシャル成長層
３の厚み及び第２エピタキシャル成長層３を形成した後
の熱処理条件を調整すればよい。また、Ｎ型埋め込み拡
散領域８を設けるには、第１エピタキシャル成長層２を
形成した後、Ｐドット拡散領域４の形成のためにボロン
を選択的にイオン注入し、さらにフォトエッチングを行
い、Ｐドット拡散領域４とＰドット拡散領域４の間の部
分に選択的にリンをイオン注入する工程を追加すればよ
い。すなわち、図２〔ｂ〕で示したＰドット拡散領域４
の形成のためにボロンをイオン注入した後、ボロンをイ
オン注入した部分の間にリンを濃度４×１０11ｃｍ-2で
イオン注入することにより、Ｐドット拡散領域４の形成
と同時に、図５に示すＮ型埋め込み拡散領域８を形成す
ることができる。
【００２９】このＮ型埋め込み拡散領域層８の濃度は、
第１エピタキシャル成長層２の濃度が２．５×１０14ｃ
ｍ-2の場合、１×１０15〜５×１０15ｃｍ-2、すなわ
ち、第１エピタキシャル成長層２の不純物濃度の４〜２
０倍であるのが好ましい。不純物濃度が上記範囲より低
いとオン抵抗低減の効果が少なくなり、不純物濃度が上
記範囲より高いと耐圧が急激に低下する。
第１エピタキシャル成長層２の濃度が２．５×１０14ｃ
ｍ-2の場合、１×１０15〜５×１０15ｃｍ-2、すなわ
ち、第１エピタキシャル成長層２の不純物濃度の４〜２
０倍であるのが好ましい。不純物濃度が上記範囲より低
いとオン抵抗低減の効果が少なくなり、不純物濃度が上
記範囲より高いと耐圧が急激に低下する。
【００３０】本発明の絶縁ゲート型半導体装置では、高
濃度第２導電型半導体領域が、基体に埋め込まれた第２
導電型の不純物が拡散してなる埋め込み拡散領域で形成
されているので、ソース領域を埋め込み拡散領域で完全
に覆うことができ、寄生トランジスタの影響を無視でき
る構造とすることができる。したがって、リアクタンス
負荷におけるアバランシェ耐量の極めて高い絶縁ゲート
型半導体装置を提供できる。
濃度第２導電型半導体領域が、基体に埋め込まれた第２
導電型の不純物が拡散してなる埋め込み拡散領域で形成
されているので、ソース領域を埋め込み拡散領域で完全
に覆うことができ、寄生トランジスタの影響を無視でき
る構造とすることができる。したがって、リアクタンス
負荷におけるアバランシェ耐量の極めて高い絶縁ゲート
型半導体装置を提供できる。
【図１】本発明の一実施例による絶縁ゲート型半導体装
置の概略断面図。
置の概略断面図。
【図２】図１の絶縁ゲート型半導体装置の製造工程を説
明する図。
明する図。
【図３】図１の絶縁ゲート型半導体装置の製造工程を説
明する図。
明する図。
【図４】図１の絶縁ゲート型半導体装置の製造工程を説
明する図。
明する図。
【図５】本発明の他の実施例による絶縁ゲート型半導体
装置の概略断面図。
装置の概略断面図。
【図６】従来の絶縁ゲート型半導体装置の一例を示す概
略断面図。
略断面図。
【図７】図６の従来の絶縁ゲート型半導体装置の製造工
程を説明する図。
程を説明する図。
【図８】図６の従来の絶縁ゲート型半導体装置の製造工
程を説明する図。
程を説明する図。
【図９】図６の従来の絶縁ゲート型半導体装置の製造工
程を説明する図。
程を説明する図。
【図１０】図６の従来の絶縁ゲート型半導体装置の製造
工程を説明する図。
工程を説明する図。
【図１１】図６の従来の絶縁ゲート型半導体装置の特性
を説明する回路図。
を説明する回路図。
【図１２】図１１を説明する波形図。
【図１３】図６の従来の絶縁ゲート型半導体装置の特性
を説明する断面図。
を説明する断面図。
【図１４】従来の他の絶縁ゲート型半導体装置の特性を
説明する断面図。
説明する断面図。
１ 半導体基板 ２ 第１エピタキシャル成長層 ３ 第２エピタキシャル成長層 ４ Ｐドット拡散領域 ５ Ｐウェル ６ ソース ７ 補償拡散領域 ８ Ｎ型埋め込み拡散領域 ９ 酸化膜 １０ ソース電極 １１ 裏面電極 １２ 周辺部のＰ+拡散領域 １５ 絶縁膜 １６ａ ゲート電極 ２０ ＮチャンネルパワーＭＯＳＦＥＴ（絶縁ゲート型
半導体装置） ３０ ＮチャンネルパワーＭＯＳＦＥＴ（絶縁ゲート型
半導体装置）
半導体装置） ３０ ＮチャンネルパワーＭＯＳＦＥＴ（絶縁ゲート型
半導体装置）
Claims (11)
- 【請求項１】 高濃度の第１導電型の半導体基体と、こ
の基体の主表面に低濃度の第１導電型半導体を積層して
形成されたドレイン領域と、ドレイン領域の一部に第２
導電型半導体で形成された高濃度第２導電型半導体領域
及び低濃度第２導電型半導体領域と、この低濃度第２導
電型半導体領域の一部に第１導電型半導体で拡散により
形成されたソース領域と、ソ−ス領域とドレイン領域と
の間の低濃度第２導電型半導体領域上に絶縁膜を介して
形成された多結晶半導体層からなるゲート電極とを備
え、ゲート電極に電圧を印加し、前記低濃度第２導電型
半導体領域の表面を反転させることによってソース領域
とドレイン領域との間の電流を制御する絶縁ゲート型半
導体装置において、 高濃度第２導電型半導体領域は、基体に埋め込まれた第
２導電型の不純物がドレイン領域に拡散してなる埋め込
み拡散領域であることを特徴とする絶縁ゲート型半導体
装置。 - 【請求項２】 高濃度第２導電型半導体領域が、低濃度
第２導電型半導体領域と、ソース電極と低濃度第２導電
型半導体領域とのオーミックコンタクトを得るための他
の高濃度第２導電型半導体領域とに接する請求項１に記
載の絶縁ゲート型半導体装置。 - 【請求項３】 高濃度第２導電型半導体領域が、ソース
領域を覆う幅を有してなる請求項１または２に記載の絶
縁ゲート型半導体装置。 - 【請求項４】 高濃度第２導電型半導体領域が、ソース
領域となる第１導電型半導体領域の直下にあり、この第
１導電型半導体領域の下部をすべて覆うように形成され
てなる請求項１〜３のいずれか１つに記載の絶縁ゲート
型半導体装置。 - 【請求項５】 高濃度第２導電型半導体領域が複数配設
されてなり、さらに隣接する高濃度第２導電型半導体領
域の間の低濃度第１導電型半導体領域に、この領域の濃
度より高い濃度の第１導電型半導体領域が形成されてな
る請求項１〜４のいずれか１つに記載の絶縁ゲート型半
導体装置。 - 【請求項６】 高濃度第１導電型半導体基体の主表面に
低濃度第１導電型半導体を積層してドレイン領域を形成
し、この低濃度第１導電型半導体領域の一部に高濃度第
２導電型半導体領域及び低濃度第２導電型半導体領域を
形成し、次いで低濃度第２導電型半導体領域の表面層に
第１導電型半導体からなるソース領域を形成し、ソ−ス
領域とドレイン領域との間の低濃度第２導電型半導体領
域上に絶縁膜を介して多結晶半導体層からなるゲート電
極を形成する工程を有し、ゲート電極に電圧を印加し、
前記低濃度第２導電型半導体領域の表面を反転させるこ
とによってソース領域とドレイン領域との間の電流を制
御する絶縁ゲート型半導体装置の製造方法であって、 高濃度第２導電型半導体領域が、基体に第２導電型の不
純物を埋め込み、これをドレイン領域に拡散させる工程
により形成されることを特徴とする絶縁ゲート型半導体
装置の製造方法。 - 【請求項７】 高濃度第１導電型半導体領域を第１エピ
タキシャル成長層で形成し、その一部に第２導電型の不
純物をデポジットした後、前記高濃度第１導電型半導体
領域に第２エピタキシャル成長層を形成し、これらを熱
処理し、該第１エピタキシャル成長層及び第２エピタキ
シャル成長層の双方に不純物を拡散させてなる請求項６
に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項８】 第２エピタキシャル成長層に拡散された
不純物の濃度が、第１エピタキシャル成長層に拡散され
た不純物の濃度より高い請求項７に記載の絶縁ゲート半
導体装置の製造方法。 - 【請求項９】 第２エピタキシャル成長層に拡散された
不純物の濃度が、第１エピタキシャル成長層に拡散され
た不純物の濃度の１．２〜２倍である請求項８に記載の
絶縁ゲート半導体方法。 - 【請求項１０】 基体に第２導電型の不純物を埋め込
み、これをドレイン領域に拡散させて高濃度第２導電型
半導体領域を形成する際、複数の高濃度第２導電型半導
体領域を横方向に隣接して形成し、同時に、隣接する高
濃度第２導電型半導体領域の間の低濃度第１導電型半導
体領域にこの領域の不純物濃度より高い不純物濃度を有
する第１導電型半導体領域を埋め込み拡散で形成する請
求項６〜８のいずれか１つに記載の絶縁ゲート型半導体
装置の製造方法。 - 【請求項１１】 埋め込み拡散で形成された第１導電型
半導体領域の不純物濃度が、該低濃度第１導電型半導体
領域の不純物濃度の４〜２０倍である請求項１０に記載
の絶縁ゲート型半導体方法。
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