JP4179139B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

Description

本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置およびその製造方法に関するものである。

従来より、半導体装置では、ＭＯＳＦＥＴなどの半導体素子が形成されたセル部を中心とした外周部領域において、電界集中を緩和し、半導体装置の耐圧向上を図ることが種々提案されている。その外周部領域における終端構造の１つとして、フローティングフィールドリング（以下、ガードリングという）が挙げられる。このガードリングは、一般的に、シリコンをベースとする半導体装置では、半導体基板の表面から不純物をイオン注入法によって注入したのち、注入された不純物を熱拡散によって活性化させることにより形成される。

一方、近年、シリコンをベースとする半導体装置では、高耐圧に限界があるということから、炭化珪素をベースとする炭化珪素半導体装置が研究されている。炭化珪素は、シリコンに比べて、高バンドギャップ、高融点、低誘電率、高ブレークダウン耐量、高熱伝導率および高電子移動度であるという利点がある。このため、シリコンをベースとする半導体装置よりも炭化珪素をベースとする炭化珪素半導体装置の方が、より優れていると考えられる。

しかしながら、炭化珪素は非常に硬く、また、不純物の熱拡散係数がシリコンよりも非常に小さいことから、イオン注入法によってガードリングを形成するのであれば、高エネルギー出力が発生させられるイオン注入装置が必要となり、また、不純物の拡散のために高い温度での長時間の熱処理が必要となる。

このため、図９に示される炭化珪素半導体装置が提案されている。この炭化珪素半導体装置では、Ｎ⁻型ドリフト層Ｊ１の表面にＰ型層Ｊ２とＮ^＋型層Ｊ３とが順に形成された炭化珪素半導体基板Ｊ４が用いられている。そして、その表面からＰ型層Ｊ２およびＮ^＋型層Ｊ３を貫通するような複数のトレンチＪ５を形成したのち、トレンチＪ５内に酸化膜Ｊ６を形成し、さらに酸化膜Ｊ６の表面に金属層Ｊ７を配置することによりトレンチＪ５を埋め込むことで、Ｐ型層Ｊ２が分断されるようにし、ガードリングとして機能するようにしている。また、最外周部においては、深いトレンチＪ８を形成し、そのトレンチＪ８も酸化膜Ｊ９および金属膜Ｊ１０で埋め込まれるようにしている（例えば、特許文献１参照）。
米国特許第５２３３２１５号公報

しかしながら、上記特許文献１に示される炭化珪素半導体装置では、トレンチＪ５の内部に形成された酸化膜Ｊ６にＮ⁻型ドリフト層Ｊ１からの電界が集中してしまう。そして、酸化膜Ｊ６の絶縁耐圧が炭化珪素よりも低いことから、炭化珪素半導体装置の耐圧低下を引き起こしてしまう。

一方、上記特許文献１に示される炭化珪素半導体装置では、トレンチＪ５、Ｊ８を形成したあとに酸化膜形成工程や金属層形成工程が必要になるし、また、最外周部における深いトレンチＪ８を形成する工程も必要となる。そのため、炭化珪素半導体装置の製造工程が複雑になるという問題がある。

本発明は上記点に鑑みて、炭化珪素半導体装置の耐圧向上を図ることを第１の目的とする。また、炭化珪素半導体装置の製造方法において製造工程の簡略化を図ることを第２の目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（５）のうちの外周部領域には、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達し、かつ、セル部を囲むように第３、第２半導体層（３、４）を実質的に分断するトレンチ（１３）が形成され、トレンチ（１３）の内壁面には、第１導電型の第４半導体層（１４）が形成されていることを特徴としている。

このような構成によれば、第２半導体層（３）を分断してガードリングとして機能させるために、トレンチ（１３）を形成すると共に、そのトレンチ（１３）内を第４半導体層（１４）で埋め込むようにしている。このため、トレンチ（１３）の内壁面に酸化膜を形成する場合と比べて、炭化珪素半導体装置の絶縁耐圧を向上させることができる。
また、請求項１に記載の発明では、半導体基板（５）のうちのセル部には、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達するトレンチ（６）が形成され、このトレンチ（６）の内壁面には第１導電型のチャネル層（７）が形成されていると共に、このチャネル層（７）の上にさらに第２導電型の第５半導体層（８）が形成されており、さらに、セル部における第５半導体層（８）を第１ゲート層、第２半導体層（３）を第２ゲート層とし、第１ゲート層と第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）と、第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）と、基板（１）の裏面側に形成されたドレイン電極（１２）とを有することを特徴としている。このように、セル部にＪ−ＦＥＴが構成される炭化珪素半導体装置において適用することが可能である。
そして、半導体基板（５）のうちセル部に形成されたトレンチ（６）を第１トレンチとし、半導体基板（５）のうち外周部領域に形成されたトレンチ（１３）を第２トレンチとすると、第１トレンチ（６）の幅よりも第２トレンチ（１３）の幅の方を小さく設定し、第２トレンチ（１３）の内部が第４半導体層（１４）で完全に埋め込まれるようにすることができる。
また、請求項２に示されるように、第１トレンチ（６）の幅と第２トレンチ（１３）の幅とを同等に設定し、第２トレンチ（１３）の内部に第４半導体層（１４）と、この第４半導体層（１４）の表面に形成された第２導電型の第６半導体層（２０）とが埋め込まれるようにすることもできる。

なお、請求項３に示されるように、第４半導体層（１４）にはエピタキシャル層を適用することができる。

さらに、請求項４に示されるように、トレンチ（１３）の幅を第４半導体層（１４）の厚みの２倍以上とし、第４半導体層のうち、トレンチ（１３）の底面に位置する部分の表層部に、第２導電型のバッファ層（５０）を形成するようにすれば、より炭化珪素半導体装置の耐圧を向上することができる。この場合、トレンチ（１３）のうち第４半導体層（１４）の表面には、絶縁膜（３０、４０）が形成されることになる。

また、この場合において、請求項５に示されるように、セル部にＪ−ＦＥＴが構成されるものであれば、第１のトレンチ（６）の幅よりも第２トレンチ（１３）の幅の方が大きくなるように設定すれば、第２のトレンチ（１３）内に電界が入り込み易くなり、より炭化珪素半導体装置の耐圧を向上させることができる。

請求項６に記載の発明では、半導体基板（５）のセル部において、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達する第１トレンチ（６）を形成すると共に、半導体基板（５）のうちセル部を囲むように構成される外周部領域においても、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達し、かつ、セル部を囲むように第３、第２半導体層（３、４）を実質的に分断する第２トレンチ（１３）を形成する工程と、エピタキシャル成長により、第１トレンチ（６）の内壁面に第１導電型のチャネル層（７）を形成すると共に、第２トレンチ（１３）の内壁面に第１導電型の第４半導体層（１４）を形成する工程とを有することを特徴としている。

このように、第１、第２トレンチ（６、１３）を同時に形成したり、第１トレンチ（６）内にチャネル層（７）を形成する際に、第２トレンチ（６、１３）の内部に同時に第４半導体層（１４）を形成したりすることにより、炭化珪素半導体装置の製造工程の簡略化を図ることができる。

そして、第１および第２トレンチ（６、１３）を形成する工程では、第２トレンチ（１３）の幅が第１トレンチ（６）よりも小さくなるようにし、エピタキシャル成長工程では、第４半導体層（１４）によって第２トレンチ（１３）が埋め込まれるようにすることができる。

また、請求項７に示されるように、第１および第２トレンチ（６、１３）を形成する工程では、第２トレンチ（１３）の幅が第１トレンチ（６）と同等になるようにし、第５半導体層（８）を形成する工程では、第２トレンチ（１３）の内壁面に形成された第４半導体層（１４）の表面に、第２導電型の第６半導体層（２０）が形成されるようにすることにより、第２トレンチ（１３）内を第４半導体層（１４）と第６半導体層（２０）にて完全に埋め込むことも可能である。

さらに、請求項８に示されるように、第１および第２トレンチ（６、１３）を形成する工程では、第２トレンチ（１３）の幅が、エピタキシャル成長工程で形成される第４半導体層（１４）の２倍以上となるようにし、さらに、第２トレンチ（１３）の内部における第４半導体層（１４）の表面に絶縁膜（３０、４０）を形成する工程を行うこともできる。

この場合、請求項９に示されるように、第１および第２トレンチ（６、１３）を形成する工程では、第２トレンチ（１３）の幅が、第１トレンチ（６）よりも広くなるようにすることもできる。このようにすれば、請求項５に記載の効果を得ることができる。なお、ここでいう絶縁膜は、請求項１０に示されるように、ＣＶＤによる酸化膜（３０）、もしくは、請求項１１に示されるように、熱酸化による酸化膜（４０）とすることができる。

請求項１２に記載の発明では、第４半導体層（１４）を形成する工程を行ったのち、絶縁膜（３０、４０）を形成する工程の前に、第２トレンチ（１３）の底面に位置する第４半導体層（１４）の表層部に、イオン注入により、第２導電型のバッファ層（５０）を形成する工程を有することを特徴としている。

このようなバッファ層を形成することにより、請求項４に記載の効果を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の一実施形態を適用した炭化珪素半導体装置の断面構成を図１に示す。以下、この図に基づいて本実施形態における炭化珪素半導体装置の構成について説明する。

図１に示すように、炭化珪素半導体装置には、例えば１×１０^１９ｃｍ^−３以上の不純物濃度とされたＮ^＋型基板（基板）１と、例えば１×１０^１５〜５×１０^１６ｃｍ^−３の不純物濃度とされたＮ⁻型ドリフト層（第１半導体層）２と、例えば１×１０^１８〜５×１０^１９ｃｍ^−３の不純物濃度とされたＰ^＋型層（第２半導体層）３と、例えば１×１０^１８〜５×１０^２０ｃｍ^−３の不純物濃度とされたＮ^＋型層（第３半導体層）４とが備えられている。これらＮ^＋型基板１、Ｎ⁻型ドリフト層２、Ｐ^＋型層３およびＮ^＋型層４は、炭化珪素によって構成されており、これらによって半導体基板５が構成されている。

そして、この半導体基板５の内部側に多数のＪ−ＦＥＴが備えられるセル部が形成されると共に、そのセル部を囲むように外周部領域が形成され、炭化珪素半導体装置が構成されている。

セル部（Ｊ−ＦＥＴ形成領域）における半導体基板５の主表面側には、Ｎ^＋型層４およびＰ^＋型層３を貫通してＮ^＋型ドリフト層２まで達するトレンチ６が形成されている。このトレンチ６は、図１中ではすべて図示されていないが、実際には複数個所定間隔に並べられた状態で形成されている。この複数のトレンチ６それぞれの内壁面には、例えば１μｍ以下の厚さ、５×１０^１５〜５×１０^１６ｃｍ^−３の不純物濃度とされたチャネル層となるＮ⁻型エピタキシャル層（以下、Ｎ⁻型エピ層という）７と、１×１０^１８〜５×１０^２０ｃｍ^−３の不純物濃度とされたＰ^＋型層（第５半導体層）８とが順に成膜されている。

そして、Ｊ−ＦＥＴにおいては、Ｐ^＋型層８によって第１ゲート層が構成され、Ｐ^＋型層３によって第２ゲート層が構成され、Ｎ^＋型層４によってＮ^＋型ソース層が構成される。そして、第１ゲート層を成すＰ^＋型層８と電気的に接続される第１ゲート電極９と、第２ゲート層を成すＰ^＋型層３と電気的に接続される第２ゲート電極１０とが備えられている。具体的には、第１ゲート電極９は、第１ゲート層を成すＰ^＋型層８の各表面に形成されており、例えばＰ^＋型半導体とオーミック接触可能な材質であるＮｉと、その上に積層されたＮｉおよびＡｌの合金膜とから構成される。また、第２ゲート電極１０も、第２ゲート層を成すＰ^＋型層３の表面上に形成されているが、この第２ゲート電極１０は、実際には図１とは別断面の位置に形成されており、Ｎ^＋型ソース層を成すＮ^＋型層４に形成されたコンタクトホールを介してＰ^＋型層３と接触させられている。

さらに、Ｎ^＋型ソース層を成すＮ^＋型層４の表面には、例えばＮｉから構成されたソース電極１１が形成されている。このソース電極１１は、層間絶縁膜等を介して、第１、第２ゲート電極９、１０から電気的に分離された構成となっている。

また、半導体基板５の裏面側にはＮ^＋型基板１と電気的に接続されたドレイン電極１２が形成され、このような構成によって複数のＪ−ＦＥＴによるセル部が構成されている。

一方、外周部領域では、半導体基板５の主表面側に、Ｎ^＋型層４およびＰ^＋型層３を貫通してＮ^＋型ドリフト層２まで達するトレンチ６が形成されている。このトレンチ１３も、図１中ではすべて図示されていないが、実際には複数個所定間隔（例えば、２μｍ間隔）に並べられた状態で形成されている。そして、各トレンチ１３の内部がＮ⁻型エピ層７と同時に形成されたＮ⁻型エピ層（第４半導体層）１４で埋め込まれた状態になっている。

トレンチ１３は、ガードリングを形成するためのものであり、セル部におけるトレンチ６と同等の深さで構成されている。そして、その幅は、セル部に形成されたトレンチ６の幅よりも狭く設定されている。すなわち、セル部におけるトレンチ６内にＮ⁻型エピ層７を形成する際に、トレンチ１３内がＮ⁻型エピ層１４によって完全に埋め込まれる程度とされている。例えば、Ｎ⁻型エピ層７の膜厚が０．５μｍ程度とされ、外周部領域に形成されたトレンチ１３の幅が１μｍ程度とされていることで、トレンチ１３内がＮ⁻型エピ層１４で埋め込まれるようにしている。

このようなトレンチ１３およびＮ⁻型エピ層１４により、Ｐ^＋型層３およびＮ^＋型層４が分断され、各トレンチ１３の間に配置されるＰ^＋型層３およびＮ^＋型層４によってセル部の周囲を囲むような構成となっている。このように構成されたＰ^＋型層３がガードリングとして機能し、外周部領域に延びる電界をさらにセル部の外周側に延ばすことで、電界緩和を行うようになっている。

各トレンチ１３の間に配置された各Ｐ^＋型層３および各Ｎ^＋型層４は、フローティング状態、つまり第１、第２ゲート電極９、１０やソース電極１１およびドレイン電極１２とは電気的に接続されない状態とされている。

さらに、外周部領域には、ガードリング形成用に備えられたトレンチ１３のうち最も外周に形成されたものより更に外周側に、トレンチ１５が形成されている。このトレンチ１５の内部には、Ｎ⁻型エピ層１６が形成され、トレンチ１５の底面の表層部にはＮ^＋型層１７が形成されている。

このトレンチ１５も、ガードリング形成用のトレンチ１３と同様に、セル部におけるトレンチ６と同等の深さ及び同等の幅で構成されている。そして、トレンチ１５からトレンチ１３のうち最も外周に形成されたものまでの間隔が各トレンチ１３の間隔よりも広く設定され、例えば５μｍ程度となっている。

これらトレンチ１５やＮ⁻型層１７などにより、電界カット用チャネルストッパー（ＥＱＲ）が構成されている。

このように構成された炭化珪素半導体装置において、セル部に形成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、第１、第２ゲート電極９、１０への印加電圧によって制御され、以下のように行われる。

第１ゲート電極９と第２ゲート電極１０とが電気的に接続され、これらの電位を同電位に制御可能な態様の場合、もしくは、互いに電気的に接続されておらず独立してそれぞれの電位が制御可能な態様の場合には、ダブルゲート駆動が行われる。すなわち、第１、第２ゲート電極９、１０の電位に基づいて、第１、第２ゲート層となるＰ^＋型層３、８の双方からＮ⁻型エピ層７側に延びる空乏層の延び量が制御される。例えば、第１、第２ゲート電極１０、１１に電圧を印加していない時には、Ｎ⁻型エピ層７がＰ^＋型層３、８の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、Ｐ^＋型層３、８とＮ⁻型エピ層７との間に順バイアスをかけると、Ｎ⁻型エピ層７に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。

以上のように構成された炭化珪素半導体装置によれば、Ｐ^＋型層３を分断してガードリングとして機能させるために、トレンチ１３を形成すると共に、そのトレンチ１３内をＮ⁻型エピ層１４で埋め込むようにしている。このため、トレンチ１３の内壁面に酸化膜を形成する場合と比べて、炭化珪素半導体装置の絶縁耐圧を向上させることができる。

次に、図１に示す炭化珪素半導体装置の製造工程について、図２、図３に示す製造工程図を用いて説明する。

〔図２（ａ）に示す工程〕
まず、上記不純物濃度で構成されたＮ^＋型基板１を用意し、Ｎ^＋型基板１の表面に、Ｎ⁻型ドリフト層２、Ｐ^＋型層３およびＮ^＋型層４を順にエピタキシャル成長させることで半導体基板６を形成する。

〔図２（ｂ）に示す工程〕
フォトリソグラフィにより、セル部において、Ｎ^＋型層４およびＰ^＋型層３を貫通してＮ⁻型ドリフト層２に達するトレンチ６を形成すると共に、外周部領域においても、Ｎ^＋型層４およびＰ^＋型層３を貫通してＮ⁻型ドリフト層２に達するトレンチ１３およびトレンチ１５を形成する。このとき、トレンチ６の幅に対して、トレンチ１３の幅が小さくなるようにする。

そして、メタルマスクなどを用いてトレンチ１５以外の領域をマスクした後、Ｎ型不純物をイオン注入し、更に注入した不純物を活性化させることで、トレンチ１５の底面の表層部にＮ^＋型層１７を形成する。

〔図３（ａ）に示す工程〕
次に、エピタキシャル成長法により、Ｎ⁻型エピ膜を半導体基板６の表面全面に形成する。このとき、Ｎ⁻型エピ膜によってトレンチ１３がすべて埋め込まれるように、Ｎ⁻型エピ膜の厚さがトレンチ１３の幅の半分以上となるようにする。

〔図３（ｂ）に示す工程〕
続いて、エピタキシャル成長法により、Ｎ⁻型エピ膜の表面にＰ^＋型エピ膜を形成する。このとき、Ｐ^＋型エピ膜によってトレンチ６の残りの部分が埋め込まれるようにＰ^＋型エピ膜の厚さを設定する。

そして、エッチバックなどによって半導体基板５の表面を平坦化する。これにより、トレンチ６の内部にＮ⁻型エピ層７およびＰ^＋型エピ層８が形成されると共に、トレンチ１３およびトレンチ１５の内部にＮ⁻型エピ層１４およびＮ⁻型エピ層１６が形成される。

この後の工程については図示しないが、半導体基板５の表面全面に層間絶縁膜を成膜したのち、層間絶縁膜やＮ^＋型層４の所定領域にコンタクトホールを形成し、層間絶縁膜の上に配線層を成膜すると共に配線層をパターニングすることで、第１、第２ゲート電極９、１０、ソース電極１１を形成する。そして、半導体基板５の裏面側にドレイン電極１２を形成することで、図１に示す炭化珪素半導体装置が完成する。

以上説明したように、本実施形態に示す炭化珪素半導体装置では、セル部におけるトレンチ６を形成する際に同時に外周部領域におけるトレンチ１３、１５を形成するようにし手いる。また、セル部においてチャネル領域を形成するためのＮ⁻型エピ層６を形成する際に、トレンチ１３、１５内にもＮ⁻型エピ層１４、１６が形成されるようにすることで、Ｐ^＋型層３がガードリングとして機能するようにしている。

このため、ガードリングを形成するためにのみ必要とされる工程を削減することが可能となる。そして、本実施形態では、そのガードリングを形成する工程がすべて、セル部におけるＪ−ＦＥＴを形成するための各工程と兼用されるため、製造工程の簡略化を図ることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。図４に、本実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１実施形態に対して、トレンチ１３の幅を変更したものである。

図４に示されるように、本実施形態では、外周部領域におけるトレンチ１３の幅がセル部におけるトレンチ６と同等にされている。このため、トレンチ１３の内部に、セル部と同様に、Ｎ⁻型エピ層１４だけでなくＰ^＋型層（第６半導体層）２０も形成され、これらＮ⁻型エピ層１４とＰ^＋型層２０によってトレンチ１３が埋め込まれた構成とされている。そして、Ｐ^＋型層２０は、半導体基板６の表面に形成される層間絶縁膜などによってフローティング状態とされ、セル部におけるＰ^＋型層８とは電気的に接続されない構成とされている。

この他の構成については、本実施形態における炭化珪素半導体装置は、第１実施形態と同様である。

このような構成によれば、各トレンチ１３の間に配置されるＰ^＋型層３だけでなく、トレンチ１３の内部に形成されたＰ^＋型層２０もガードリングとして機能する。このため、本実施形態のように、外周部領域におけるトレンチ１３がセル部におけるトレンチ６と同様の構成となっても第１実施形態と同様の効果を得ることができる。

また、Ｐ^＋型層２０の形成に関しては、セル部におけるＰ^＋型層３の形成と同時に行うことができる。このため、第１実施形態と同様に、外周部領域のためのみの工程は必要とされない。

なお、本実施形態のような構成の場合、外周部領域において、半導体基板５の上部に形成されるフィールドプレートの終端構造としては、例えば、以下の図５（ａ）、（ｂ）に示されるようなものが採用され得る。

図５（ａ）に示す構造は、フィールドプレートとなる金属層２１がガードリングを構成するトレンチ１３のうち、最も外周側に配置されるものの内部に形成されたＰ^＋型層２０に電気的に接続されるようにしたものである。具体的には、金属層２１は、層間絶縁膜２２に形成されたコンタクトホールを介してＰ^＋型層２０に電気的に接続されている。このような構成とすることが可能である。なお、この金属層２１は、例えば、第１ゲート電極９、第１ゲート電極１０およびソース電極１１（図１参照）と同時に形成される。例えば、層間絶縁膜２２の所望位置にコンタクトホールを形成したのち、金属膜を形成し、その後、その金属膜をパターニングすることで、上記各金属層９、１０、１１、２１が同時に形成される。

図５（ｂ）に示す構造は、フィールドプレートとなる金属層２１がガードリングを構成するトレンチ１３に形成された各Ｐ^＋型層２０に電気的に接続されるようにしたものである。具体的には、金属層２１は、層間絶縁膜２２に形成されたコンタクトホールを介して各Ｐ^＋型層２０に電気的に接続されている。このような構成とすることが可能である。なお、この金属層２１は、図５（ａ）に示す構造に対して、層間絶縁膜２２にコンタクトホールを形成する際のマスクと金属膜をパターニングする際のマスクの形状を変更すれば、上記と同様の工程により形成される。

このように、本実施形態における炭化珪素半導体装置では、ガードリングとフィールドプレートとの組み合わせに関して、様々な終端構造を採用することが可能である。

（第３実施形態）
本発明の第３実施形態について説明する。図６に、本実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第２実施形態に対して、トレンチ１３の内側にＰ^＋型層ではなく酸化膜が形成されるようにしたものである。

図５に示されるように、本実施形態では、外周部領域におけるトレンチ１３の幅がセル部におけるトレンチ６と同等にされている。そして、セル部と同様に、トレンチ１３の内壁面にＮ⁻型エピ層１４が形成され、そのＮ⁻型エピ層１４の表面に酸化膜３０が形成され、トレンチ１３の内部が埋め込まれた構成とされている。

この他の構成については、本実施形態における炭化珪素半導体装置は、第２実施形態と同様である。

このような構成では、第１実施形態と同様に、各トレンチ１３の間に配置されるＰ^＋型層３がガードリングとして機能する。この場合、トレンチ１３の内壁面に形成されたＮ⁻型エピ層１４の表面に酸化膜３０が形成されることになるが、酸化膜３０の周囲がＮ⁻型エピ層１４で覆われた構成となる。したがって、Ｎ⁻型ドリフト層２からの電界は、Ｎ⁻型エピ層１４を通じて酸化膜３０に加えられることになる。このため、Ｎ⁻型エピ層１４の濃度をＮ⁻型ドリフト層２よりも高濃度、例えば、Ｎ⁻型ドリフト層２の２倍の不純物濃度で構成するようにすれば、酸化膜３０への電界集中が緩和され、炭化珪素半導体装置の耐圧を向上させることができる。

このように、外周部領域におけるトレンチ１３の内部がＮ⁻型層１４と酸化膜３０が形成された構成としても良い。

この酸化膜３０の形成に関しては、次のように行われる。すなわち、トレンチ１３の表面にＮ⁻型層１４を形成したとき、Ｎ⁻型層１４の表面には何も形成されていないことから、セル部にＰ^＋型層８を形成する際に、トレンチ１３内におけるＮ⁻型層１４の表面にもＰ^＋型層８が形成されてしまう。このため、Ｐ^＋型層８を形成した後に、外周部領域に関してＰ^＋型層８を除去するための工程を行う。そして、その後に、Ｎ⁻型層１４の表面に酸化膜３０を例えばＣＶＤ法等によって形成する。この後の工程に関しては、第１、第２実施形態と同様である。

なお、酸化膜３０の形成に関しては、半導体基板５の表面に形成される層間絶縁膜の形成工程と兼用することが可能であり、このように工程を兼用すれば、製造工程の簡略化を図ることが可能である。

（第４実施形態）
本発明の第４実施形態について説明する。図７に、本実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３実施形態に対して、トレンチ１３の内壁面に形成したＮ⁻型層１４の表面に、熱酸化によって酸化膜４０を形成したものである。熱酸化で形成された酸化膜４０の厚みは、ＣＶＤ法などで形成される第３実施形態の酸化膜３０よりも薄いため、酸化膜３０によってトレンチ１３が埋め込まれた構成とはならないが、図示しない層間絶縁膜によってトレンチ１３が埋め込まれた構成とされる。その他の点に関しては、第３実施形態と同様である。

このように、トレンチ１３の内壁面に形成したＮ⁻型エピ層１４表面に、熱酸化によって酸化膜４０を形成することも可能であり、第３実施形態と同様の効果を得ることができる。

なお、本実施形態の場合にも、Ｎ⁻型層１４の表面にＰ^＋型層８が形成されてしまうため、Ｐ^＋型層８を形成した後に、外周部領域に関してＰ^＋型層８を除去する工程が行われ、その後にＮ⁻型層１４の表面に熱酸化によって酸化膜４０を形成することになる。この後の工程に関しては、第３実施形態と同様である。

（第５実施形態）
本発明の第５実施形態について説明する。図８に、本実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３実施形態に対して、トレンチ１３の内壁面に形成したＮ⁻型層１４のうち、トレンチ１３の底面に位置する部分の表面に、バッファ層となるＰ／Ｐ^＋型層５０を形成したものである。その他の点に関しては、第３実施形態と同様である。

このように、トレンチ１３の底面に位置するＮ⁻型層１４にＰ／Ｐ^＋型層５０を形成することで、酸化膜３０の下方にＰ／Ｐ^＋型層５０が位置することになり、このＰ／Ｐ^＋型層５０をバッファとして機能させることが可能となる。これにより、第２実施形態と同様の効果を得ることができると共に、Ｐ^＋型層３より深い位置、例えば２〜３μｍ程度の深さに形成されたＰ／Ｐ^＋型層５０をバッファとして機能させられるため、より耐圧を向上させることができる。

なお、本実施形態の場合、酸化膜３０を形成する工程の前に、トレンチ１３の底面に位置するＮ⁻型エピ層１４の表面にのみＰ型不純物が注入されるイオン注入を行うことによってＰ／Ｐ^＋型層５０を形成する工程を行う。その他の工程については、第３実施形態と同様である。

（他の実施形態）
上記実施形態では、ガードリングとしてＰ^＋型層３を機能させるように、トレンチ１３を複数個形成すると説明したが、その数については特に制限されるものではなく、少なくとも１つＰ^＋型層５がガードリングとして機能する構成であれば良い。

また、第３〜第４実施形態では、各トレンチ１３、１５の幅を任意に設定することが可能である。そして、トレンチ１３の幅を広く設定し、例えば、トレンチ５の幅よりも広くすれば、酸化膜３０内に入り込む電界の入り込み量が狭く設定した場合よりも大きくなる。このため、トレンチ１３の幅を狭く設定するよりもより電界集中を緩和することができ、より高耐圧の炭化珪素半導体装置とすることが可能である。

さらに、上記各実施形態では、第１、第２ゲート電極９、１０の電位が独立して制御可能となるダブルゲート駆動の場合について説明したが、その他の制御形態の炭化珪素半導体装置に対しても本発明を適用することが可能である。

例えば、第１ゲート電極９の電位のみが独立して制御可能で、第２ゲート電極１０の電位がソース電極１１と同電位とされる態様の場合には、第１ゲート電極９の電位に基づいてＰ^＋型層３側からＮ⁻型エピ層７側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネル領域の設定がＰ^＋型層３側から延びる空乏層のみによって行われることになる。

また、第２ゲート電極１０の電位のみが独立して制御可能で、第１ゲート電極９の電位がソース電極１１と同電位とされる態様の場合には、第２ゲート電極１０の電位に基づいてＰ^＋型層８側からＮ⁻型エピ層７側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネル領域の設定がＰ^＋型層８側から延びる空乏層のみによって行われることになる。

なお、上記各実施形態では、本発明における第１導電型半導体に相当するものとしてＮ型、第２導電型に相当するものとしてＰ型が採用されるような炭化珪素半導体装置を例に挙げた。しかしながら、これらはあくまで一例であり、各導電型が逆にされた炭化珪素半導体装置にも本発明を適用することが可能である。

本発明の第１実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す図である。 図１に示す炭化珪素半導体装置の製造工程を示した図である。 図２に続く炭化珪素半導体装置の製造工程を示した図である。 本発明の第２実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す図である。 図４に示す炭化珪素半導体装置における外周部領域のフィールドプレートとガードリングとの接続構成を示した図である。 本発明の第３実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す図である。 本発明の第４実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す図である。 本発明の第５実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す図である。 従来の炭化珪素半導体装置の断面構成を示す図である。

符号の説明

１…Ｎ^＋型基板、２…Ｎ⁻型ドリフト層、３…Ｐ^＋型層、４…Ｎ^＋型層、
５…半導体基板、６…トレンチ、７…Ｎ⁻型エピ層、８…Ｐ^＋型層、
９…第１ゲート電極、１０…第２ゲート電極、１１…ソース電極、
１２…ドレイン電極、１３…トレンチ、１４…Ｎ⁻型エピ層、
２０…Ｐ^＋型層、２１…フィールドプレート、３０、４０…酸化膜、
５０…Ｐ／Ｐ^＋型層。

Claims (12)

1. 第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
   前記半導体基板（５）のうち素子形成領域となるセル部と、
   前記セル部を囲むように形成される外周部領域とを備えた炭化珪素半導体装置であって、
   前記半導体基板（５）のうちの前記外周部領域には、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、かつ、前記セル部を囲むように前記第３、第２半導体層（３、４）を実質的に分断する第２トレンチ（１３）が形成され、
   前記第２トレンチ（１３）の内壁面には、第１導電型の第４半導体層（１４）が形成されており、
   前記半導体基板（５）のうちの前記セル部には、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（６）が形成され、
   この第１トレンチ（６）の内壁面には第１導電型のチャネル層（７）が形成されていると共に、このチャネル層（７）の上にさらに第２導電型の第５半導体層（８）が形成されており、
   さらに、前記セル部における前記第５半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層とし、前記第１ゲート層と前記第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）と、
   前記第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）と、
   前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、
   前記第１トレンチ（６）の幅よりも前記第２トレンチ（１３）の幅の方が小さく設定されており、前記第２トレンチ（１３）の内部が前記第４半導体層（１４）で完全に埋め込まれていることを特徴とする炭化珪素半導体装置。
2. 第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
   前記半導体基板（５）のうち素子形成領域となるセル部と、
   前記セル部を囲むように形成される外周部領域とを備えた炭化珪素半導体装置であって、
   前記半導体基板（５）のうちの前記外周部領域には、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、かつ、前記セル部を囲むように前記第３、第２半導体層（３、４）を実質的に分断する第２トレンチ（１３）が形成され、
   前記第２トレンチ（１３）の内壁面には、第１導電型の第４半導体層（１４）が形成されており、
   前記半導体基板（５）のうちの前記セル部には、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（６）が形成され、
   この第１トレンチ（６）の内壁面には第１導電型のチャネル層（７）が形成されていると共に、このチャネル層（７）の上にさらに第２導電型の第５半導体層（８）が形成されており、
   さらに、前記セル部における前記第５半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層とし、前記第１ゲート層と前記第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）と、
   前記第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）と、
   前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、
   前記第１トレンチ（６）の幅と前記第２トレンチ（１３）の幅とが同等に設定されており、前記第２トレンチ（１３）の内部が前記第４半導体層（１４）と、この第４半導体層（１４）の表面に形成された第２導電型の第６半導体層（２０）とにより完全に埋め込まれていることを特徴とする炭化珪素半導体装置。
3. 前記第４半導体層（１４）はエピタキシャル層であることを特徴とする請求項１に記載の炭化珪素半導体装置。
4. 第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
   前記半導体基板（５）のうち素子形成領域となるセル部と、
   前記セル部を囲むように形成される外周部領域とを備えた炭化珪素半導体装置であって、
   前記半導体基板（５）のうちの前記外周部領域には、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、かつ、前記セル部を囲むように前記第３、第２半導体層（３、４）を実質的に分断するトレンチ（１３）が形成され、
   前記トレンチ（１３）の内壁面には、第１導電型の第４半導体層（１４）が形成されており、
   前記トレンチ（１３）の幅は、前記第４半導体層（１４）の厚みの２倍以上とされており、
   前記第４半導体層のうち、前記トレンチ（１３）の底面に位置する部分の表層部には、第２導電型のバッファ層（５０）が形成され、
   前記トレンチ（１３）のうち前記第４半導体層（１４）の表面には、絶縁膜（３０、４０）が形成されていることを特徴とする炭化珪素半導体装置。
5. 前記半導体基板（５）のうちの前記セル部には、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ（６）が形成され、
   このトレンチ（６）の内壁面には第１導電型のチャネル層（７）が形成されていると共に、このチャネル層（７）の上にさらに第２導電型の第５半導体層（８）が形成されており、
   さらに、前記セル部における前記第５半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層とし、前記第１ゲート層と前記第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）と、
   前記第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）と、
   前記基板（１）の裏面側に形成されたドレイン電極（１２）とが備えられ、
   前記半導体基板（５）のうち前記セル部に形成されたトレンチ（６）を第１トレンチとし、
   前記半導体基板（５）のうち前記外周部領域に形成されたトレンチ（１３）を第２トレンチとすると、
   前記第１のトレンチ（６）の幅よりも前記第２トレンチ（１３）の幅の方が大きく設定されていることを特徴とする請求項４に記載の炭化珪素半導体装置。
6. 第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）を形成する工程と、
   前記半導体基板（５）のセル部において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（６）を形成すると共に、前記半導体基板（５）のうち前記セル部を囲むように構成される外周部領域においても、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、かつ、前記セル部を囲むように前記第３、第２半導体層（３、４）を実質的に分断する第２トレンチ（１３）を形成する工程と、
   エピタキシャル成長により、前記第１トレンチ（６）の内壁面に第１導電型のチャネル層（７）を形成すると共に、前記第２トレンチ（１３）の内壁面に第１導電型の第４半導体層（１４）を形成する工程と、
   前記チャネル層（７）の上に第２導電型の第５半導体層（８）を形成する工程と、
   前記セル部における前記第５半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層とし、前記第１ゲート層と前記第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）を形成する工程と、
   前記第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）を形成する工程と、
   前記基板（１）の裏面側に、ドレイン電極（１２）を形成する工程とを有し、
   前記第１および第２トレンチ（６、１３）を形成する工程では、前記第２トレンチ（１３）の幅が前記第１トレンチ（６）よりも小さくなるようにし、
   前記エピタキシャル成長工程では、前記第４半導体層（１４）によって前記第２トレンチ（１３）が埋め込まれるようにすることを特徴とする炭化珪素半導体装置の製造方法。
7. 第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）を形成する工程と、
   前記半導体基板（５）のセル部において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（６）を形成すると共に、前記半導体基板（５）のうち前記セル部を囲むように構成される外周部領域においても、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、かつ、前記セル部を囲むように前記第３、第２半導体層（３、４）を実質的に分断する第２トレンチ（１３）を形成する工程と、
   エピタキシャル成長により、前記第１トレンチ（６）の内壁面に第１導電型のチャネル層（７）を形成すると共に、前記第２トレンチ（１３）の内壁面に第１導電型の第４半導体層（１４）を形成する工程と、
   前記チャネル層（７）の上に第２導電型の第５半導体層（８）を形成する工程と、
   前記セル部における前記第５半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層とし、前記第１ゲート層と前記第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）を形成する工程と、
   前記第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）を形成する工程と、
   前記基板（１）の裏面側に、ドレイン電極（１２）を形成する工程とを有し、
   前記第１および第２トレンチ（６、１３）を形成する工程では、前記第２トレンチ（１３）の幅が前記第１トレンチ（６）と同等になるようにし、
   前記第５半導体層（８）を形成する工程では、前記第２トレンチ（１３）の内壁面に形成された前記第４半導体層（１４）の表面に、第２導電型の第６半導体層（２０）が形成されるようにすることにより、前記第２トレンチ（１３）内を前記第４半導体層（１４）と前記第６半導体層（２０）にて完全に埋め込むことを特徴とする炭化珪素半導体装置の製造方法。
8. 第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）を形成する工程と、
   前記半導体基板（５）のセル部において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（６）を形成すると共に、前記半導体基板（５）のうち前記セル部を囲むように構成される外周部領域においても、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、かつ、前記セル部を囲むように前記第３、第２半導体層（３、４）を実質的に分断する第２トレンチ（１３）を形成する工程と、
   エピタキシャル成長により、前記第１トレンチ（６）の内壁面に第１導電型のチャネル層（７）を形成すると共に、前記第２トレンチ（１３）の内壁面に第１導電型の第４半導体層（１４）を形成する工程と、
   前記チャネル層（７）の上に第２導電型の第５半導体層（８）を形成する工程と、
   前記セル部における前記第５半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層とし、前記第１ゲート層と前記第２ゲート層のうち少なくとも一方に電気的に接続されるゲート電極（９、１０）を形成する工程と、
   前記第３半導体層（４）をソース層とし、該ソース層に電気的に接続されるソース電極（１１）を形成する工程と、
   前記基板（１）の裏面側に、ドレイン電極（１２）を形成する工程とを有し、
   前記第１および第２トレンチ（６、１３）を形成する工程では、前記第２トレンチ（１３）の幅が、前記エピタキシャル成長工程で形成される前記第４半導体層（１４）の２倍以上となるようにし、
   さらに、前記第２トレンチ（１３）の内部における前記第４半導体層（１４）の表面に絶縁膜（３０、４０）を形成する工程を行うことを特徴とする炭化珪素半導体装置の製造方法。
9. 前記第１および第２トレンチ（６、１３）を形成する工程では、前記第２トレンチ（１３）の幅が、前記第１トレンチ（６）よりも広くなるようにすることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
10. 前記絶縁膜（３０、４０）を形成する工程では、ＣＶＤ法により、前記絶縁膜に相当する酸化膜（３０）を形成することを特徴とする請求項８または９に記載の炭化珪素半導体装置の製造方法。
11. 前記絶縁膜（３０、４０）を形成する工程では、熱酸化法により、前記絶縁膜に相当する酸化膜（４０）を形成することを特徴とする請求項８または９に記載の炭化珪素半導体装置の製造方法。
12. 前記第４半導体層（１４）を形成する工程を行ったのち、前記絶縁膜（３０、４０）を形成する工程の前に、前記第２トレンチ（１３）の底面に位置する前記第４半導体層（１４）の表層部に、イオン注入により、第２導電型のバッファ層（５０）を形成する工程を有することを特徴とする請求項８ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。

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