JP4085603B2

JP4085603B2 - 炭化珪素半導体装置およびその製造方法

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Publication number: JP4085603B2
Application number: JP2001260216A
Authority: JP
Inventors: クマールラジェシュ; 淳小島; 剛山本
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2008-05-14
Anticipated expiration: 2021-08-29
Also published as: JP2003068761A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図１６に、パワー素子として用いられるＳｉＣ半導体装置の一例としてＮチャネル型のＪ−ＦＥＴの断面構成を示す。図１６に示されるように、Ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるＮ⁺型基板Ｊ１の上にＮ^-型エピ層Ｊ２を成長させた基板を用いて形成される。Ｎ^-型エピ層Ｊ２の表層部にはＰ型の第１ゲート領域Ｊ３がイオン注入によって形成されている。そして、第１ゲート領域Ｊ３上を含み、Ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ゲート領域Ｊ３よりも上層に位置する領域にＮ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちＮ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはエピタキシャル成長によるＰ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、Ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、Ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図１６に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことでＪ−ＦＥＴを動作させる。
【０００４】
【発明が解決しようとする課題】
従来のＪ−ＦＥＴでは、第１、第２ゲート領域Ｊ３、Ｊ６やＮ⁺型ソース領域Ｊ５をイオン注入もしくはエピタキシャル成長に形成しているが、これら各不純物層をセルフアライン（自己整合）で形成していないため、作製時のマスクずれによるバラツキ、特にチャネル長のバラツキが生じる。このため、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題を発生させ、パワー素子全体のオン抵抗を増加させると共に、耐圧の低下をもたらすという問題を発生させる。
【０００５】
また、上記従来のノーマリオフ型のＪ−ＦＥＴでは、第２ゲート領域Ｊ６、Ｎ⁺型ソース領域Ｊ５および第１ゲート領域Ｊ３によって形成される寄生ＰＮＰバイポーラトランジスタが動作してしまうことを防ぐために、各ゲートによるスイッチング動作はＰＮジャンクションでのビルトインポテンシャル（約２．９Ｖ）で制御することが限界である。
【０００６】
しかし現状では、イオン注入によって形成される第１ゲート領域Ｊ３とチャネル層Ｊ４とのＰＮジャンクションでの欠陥あるいは再結合により、第１ゲート領域Ｊ３からホールが発生し、バイポーラトランジスタが動作してしまうことになる。このため、上記したＳｉＣの理論限界であるＰＮジャンクションのビルトインポテンシャル（約２．９Ｖ）までの使用ができなかった。このように、第１、第２ゲート領域Ｊ３、Ｊ６の電圧を高くできなかったことから、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を十分に縮めることができず、チャネル抵抗低減が十分に行えなかった。
【０００７】
本発明は上記点に鑑みて、耐圧低下を抑制できると共に、チャネル抵抗低減を図れる炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、基板（１）上に第１導電型の第１半導体層（２）、第２導電型の第２半導体層（３）および第１導電型の第３半導体層（５）を順にエピタキシャル成長させ、半導体基板（６）のセル部においては、第３、第２半導体層（５、３）を貫通して第１半導体層（２）まで達する第１トレンチ（７）と、第１トレンチ（７）の内壁面にエピタキシャル成長によって形成された第１導電型のチャネル層（８）と、チャネル層（８）の上に形成された第２導電型の第４半導体層（９）と、第２半導体層（３）を第１ゲート領域（３ａ）とし、第１ゲート領域（３ａ）に電気的に接続された第１ゲート電極（１０）と、第４半導体層（９）を第２ゲート領域（９ａ）とし、第２ゲート領域（９ａ）に電気的に接続された第２ゲート電極（１１）と、第３半導体層（５）をソース領域（５ａ）とし、ソース領域（５ａ）に電気的に接続されたソース電極（１２）と、基板（１）の裏面側に形成されたドレイン電極（１４）とが備えられ、半導体基板（６）のうち、セル部の外周を囲むように構成される外周耐圧部においては、第３、第２半導体層（５、３）を貫通して第１半導体層（２）まで達するガードリングが備えられていると共に、ガードリングを、第３、第２半導体層（５、３）を貫通して第１半導体層（２）まで達する第２トレンチ（２０）と、第２トレンチ（２０）の内壁に備えられた第２導電型の第５半導体層（９）とを有した構成にすると共に、第２トレンチ（２０）の内壁面から第１〜第３半導体層（２、３、５）に広がるように延設されたバナジウムのイオン注入による半絶縁性領域（１６）を含んだ構成にすることを特徴としている。
【０００９】
このように、基板上に第１導電型の第１半導体層、第２導電型の第２半導体層および第１導電型の第３半導体層を順にエピタキシャル成長させた半導体基板を用い、かつ、第１トレンチの内壁面のチャネル層をエピタキシャル成長によって形成することで、これら各構成を結晶欠陥のない結晶性の良好な炭化珪素で構成できる。これにより、ＰＮジャンクションでの欠陥あるいは再結合により寄生バイポーラトランジスタが動作してしまうことを防止でき、ビルトインポテンシャルまでの使用が可能となるため、チャネル抵抗を低減することができる。
【００１０】
また、このような構成の炭化珪素半導体装置は、第１〜第３半導体層とチャネル層とが自己整合的に形成される。このため、素子形成時のマスクずれ等のバラツキの問題が生じるくとなく、チャネル長のバラツキも生じない。これにより、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題も発生させず、パワー素子全体のオン抵抗を増加させたり、耐圧の低下をもたらしたりすることも防止できる。
【００１１】
そして、外周耐圧部にガードリングを形成した構成とすることができ、ガードリングを、第３、第２半導体層（５、３）を貫通して第１半導体層（２）まで達する第２トレンチ（２０）と、第２トレンチ（２０）の内壁に備えられた第２導電型の第５半導体層（９）とを有した構成にすると共に、第２トレンチ（２０）の内壁面から第１〜第３半導体層（２、３、５）に広がるように延設されたバナジウムのイオン注入による半絶縁性領域（１６）を含んだ構成にすることできる。
【００１７】
請求項２乃至５に記載の発明は、本発明を炭化珪素半導体装置の製造方法として把握したものである。これらの方法により、本発明にかかる炭化珪素半導体装置を製造することができる。
【００１８】
請求項３に記載の発明は、第４半導体層（９）を形成する工程では、チャネル層（８）の表層部に第２導電型不純物を拡散させることで、第４半導体層（９）を形成し、さらに、チャネル層（８）を形成する工程では、チャネル層（８）と共に第２トレンチ（２０）内にも第１導電型の第６半導体層（１５）を形成し、第５半導体層（９）を形成する工程では、第６半導体層（１５）の表層部に第２導電型不純物を拡散させることで、第５半導体層（９）を形成し、さらに、チャネル層（８）を形成する工程では、チャネル層（８）と共に第２トレンチ（２０）内にも第１導電型の第６半導体層（１５）を形成し、第５半導体層（９）を形成する工程では、第６半導体層（１５）の全域に第２導電型不純物を拡散させることで、第５半導体層（９）を形成することを特徴としている。
このように、チャネル層に第２導電型不純物を拡散させることで第４半導体層を形成することが可能である。このようにすれば、エピタキシャル成長で形成した場合と同様に、第４半導体層の結晶性を良好にすることができる。また、第６半導体層（１５）の全域に第２導電型不純物を拡散させることで、ガードリングを構成する第５半導体層を形成することができる。
【００１９】
請求項４に記載の発明では、第１トレンチ（７）を形成する工程と第２トレンチ（２０）を形成する工程とを同時に行うことを特徴としている。このように、第１、第２トレンチを同時に形成することが可能である。
【００２１】
請求項３に記載の発明では、第４半導体層（９）を形成する工程と第５半導体層（９）を形成する工程とを同時に行うことを特徴としている。このように、第４、第５半導体層を同時に形成することができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す。図１（ａ）は、炭化珪素半導体装置のセル部に形成されるＪ−ＦＥＴの断面構成、図１（ｂ）は、外周耐圧部の断面構成を示したものである。以下、図１に基づいて炭化珪素半導体装置の構成の説明を行う。
【００２６】
図１（ａ）、（ｂ）に示すように、炭化珪素半導体装置には、例えば１×１０¹⁹ｃｍ^-3以上の不純物濃度とされたＮ⁺型基板（基板）１と、例えば１×１０¹⁵〜５×１０¹⁶ｃｍ^-3の不純物濃度とされたＮ^-型ドリフト層（第１半導体層）２と、例えば１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の不純物濃度とされたＰ⁺型層（第２半導体層）３と、例えば１×１０¹⁸〜５×１０²⁰ｃｍ^-3の不純物濃度とされたＮ⁺型層（第３半導体層）５とが備えられている。これらＮ⁺型基板１、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５は、炭化珪素によって構成されており、これらによって半導体基板６が構成されている。
【００２７】
また、図１（ａ）に示すように、Ｊ−ＦＥＴ形成領域における半導体基板６の主表面側には、Ｎ⁺型ソース領域５およびＰ⁺型層３を貫通してＮ^-型ドリフト層２まで達するトレンチ７が形成されている。このトレンチ７の内壁面には、例えば１μｍ以下の厚さ、５×１０¹⁵〜５×１０¹⁶ｃｍ^-3の不純物濃度とされたＮ^-型チャネル層８と、１×１０¹⁸〜５×１０²⁰ｃｍ^-3の不純物濃度とされたＰ⁺型層（第４半導体層）９とが順に成膜されている。
【００２８】
Ｊ−ＦＥＴにおいては、Ｐ⁺型層３、９によって第１ゲート領域３ａと第２ゲート領域９ａが構成され、Ｎ⁺型層５によってＮ⁺型ソース領域５ａが構成される。第１、第２ゲート領域３ａ、９ａの各表面には、例えばＰ⁺型層とオーミック接触可能な材質であるＡｌと、その上に積層されたＮｉとから構成された第１ゲート電極１０および第２ゲート電極１１が形成され、Ｎ⁺型ソース領域５ａの表面には、例えばＮｉから構成されたソース電極１２が形成されている。そして、これら第１、第２ゲート電極１０、１１とソース電極１２とが層間絶縁膜１３を介して電気的に分離された構成となっている。
【００２９】
また、半導体基板６の裏面側にはＮ⁺型基板１と電気的に接続されたドレイン電極１４が形成され、このような構成によって図１（ａ）に示すＪ−ＦＥＴが構成されている。
【００３０】
一方、図１（ｂ）に示すように、外周耐圧部においては、半導体基板６の表面にＮ^-型層１５が形成されている。このＮ^-型層１５は、Ｊ−ＦＥＴ形成領域におけるＮ^-型チャネル層８と同時に形成されるものである。
【００３１】
また、Ｎ^-型層１５の表面にはＰ⁺型層９が形成されている。そして、Ｐ⁺型層９の表面から、Ｐ⁺型層９、Ｎ^-型層１５、Ｎ⁺型層５およびＰ⁺型層３を貫通し、Ｎ^-型ドリフト層２に達する半絶縁性領域１６が形成されている。この半絶縁性領域１６は、いわゆるガードリングとしての役割を果たすものであり、外周耐圧部に延びる電界をさらにセル部の外周側に延ばすことで、電界緩和を行うようになっている。
【００３２】
そして、半絶縁性領域１６を含むＰ⁺型層９の表面に層間絶縁膜１３が形成され、半導体基板６の裏面側にドレイン電極１４が形成されて、図１（ｂ）に示す外周耐圧部が構成されている。
【００３３】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、第１、第２ゲート電極１０、１１の接続態様によって異なっており、以下のように行われる。
【００３４】
▲１▼第１ゲート電極１０と第２ゲート電極１１との電位が独立して制御可能な態様の場合には、第１、第２ゲート電極１０、１１の電位に基づいて第１、第２ゲート領域３ａ、９ａの双方からＮ^-型チャネル層８側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。例えば、第１、第２ゲート電極１０、１１に電圧を印加していない時には、Ｎ^-型チャネル層８が第１、第２ゲート領域３ａ、９ａの双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域３ａ、９ａとＮ^-型チャネル層８との間に順バイアスをかけると、Ｎ^-型チャネル層８に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。
【００３５】
▲２▼第１ゲート電極１０の電位のみが独立して制御可能で、第２ゲート電極１１の電位がソース電極１２と同電位とされる態様の場合には、第１ゲート電極１０の電位に基づいて第１ゲート領域３ａ側からＮ^-型チャネル層８側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネル領域の設定が第１ゲート領域３ａ側から延びる空乏層のみによって行われることになる。
【００３６】
▲３▼第２ゲート電極１１の電位のみが独立して制御可能で、第１ゲート電極１０の電位がソース電極１２と同電位とされる態様の場合には、第２ゲート電極１１の電位に基づいて第２ゲート領域９ａ側からＮ^-型チャネル層８側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネル領域の設定が第２ゲート領域９ａ側から延びる空乏層のみによって行われることになる。
【００３７】
続いて、図１に示す炭化珪素半導体装置の製造工程について、図２〜図５に示す製造工程図を用いて説明する。なお、図２〜図５では、紙面左側にＪ−ＦＥＴ形成領域の断面構成、紙面右側に外周耐圧部の段面構成を示してある。
【００３８】
〔図２（ａ）、（ｂ）に示す工程〕
まず、図２（ａ）に示すように、上記不純物濃度で構成されたＮ⁺型基板１を用意し、Ｎ⁺型基板１の表面に、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５を順にエピタキシャル成長させることで半導体基板６を形成する。そして、フォトリソグラフィにより、図２（ｂ）に示すように、Ｊ−ＦＥＴ形成予定領域において、Ｎ⁺型層５およびＰ⁺型層３を貫通してＮ^-型ドリフト層２に達するトレンチ７を形成する。
【００３９】
〔図３（ａ）（ｂ）に示す工程〕
図３（ａ）に示すように、トレンチ７を含む半導体基板６の表面にＮ^-型チャネル層８およびＮ^-型層１５をエピタキシャル成長させる。これにより、Ｎ^-型チャネル層８が形成される。このとき、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５をエピタキシャル成長によって形成しており、これらに形成したトレンチ７内にＮ^-型チャネル層８をエピタキシャル成長させるようにしているため、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５とＮ^-型チャネル層８とが自己整合的に形成される。
【００４０】
その後、例えば１８００〜２０００℃での雰囲気下における気相拡散を行うことで、Ｎ^-型チャネル層８およびＮ^-型層１５の表層部にＰ型不純物を拡散させ、図３（ｂ）に示すように所定深さとなるＰ⁺型層９を形成する。この気相拡散によれば、エピタキシャル成長と同様に、結晶欠陥がない結晶性の良好な炭化珪素でＰ⁺型層９を形成することができる。
【００４１】
〔図４（ａ）、（ｂ）に示す工程〕
フォトリソグラフィにより外周部耐圧領域の所定領域に開口部が形成されたマスクを配置したのち、Ｖ⁺（バナジウム）のイオン注入を行うことで、図４（ａ）に示すようにガードリングの役割を果たす半絶縁性領域１６を形成する。そして、フォトリソグラフィによる選択的エッチングを行い、図４（ｂ）に示すようにＪ−ＦＥＴ形成領域におけるＮ⁺型層５の表面を露出させるコンタクトホールを形成する。
【００４２】
〔図５に示す工程〕
フォトリソグラフィによる選択的エッチングを行い、Ｎ⁺型層５の所定領域をエッチし、Ｐ⁺型層３の表面を露出させる。
【００４３】
この後の製造工程については図示しないが、半導体基板６の表面全面に層間絶縁膜１３を成膜したのち、層間絶縁膜１３にコンタクトホールを形成し、層間絶縁膜１３の上に配線層を成膜すると共に配線層をパターニングすることで、第１、第２ゲート電極１０、１１、ソース電極１２を形成する。そして、半導体基板６の裏面側にドレイン電極１４を形成することで、図１に示す炭化珪素半導体装置が完成する。
【００４４】
以上説明したように、本実施形態に示す炭化珪素半導体装置においては、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５をエピタキシャル成長によって形成し、これらに形成したトレンチ７内にＮ^-型チャネル層８をエピタキシャル成長させることで、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５とＮ^-型チャネル層８とが自己整合的に形成されるようにしている。このため、素子形成時のマスクずれ等のバラツキの問題が生じるくとなく、チャネル長のバラツキも生じない。これにより、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題も発生させず、パワー素子全体のオン抵抗を増加させたり、耐圧の低下をもたらしたりすることも防止できる。
【００４５】
さらに、本実施形態では、Ｎ^-型チャネル層８をエピタキシャル成長によって形成すると共に、気相拡散によってＮ^-型チャネル層８内にＰ⁺型層９を形成するようにしている。このため、Ｐ⁺型層９もＮ^-型チャネル層８と同様に、結晶欠陥がない結晶性の良好な炭化珪素で構成できる。これにより、ＰＮジャンクションでの欠陥あるいは再結合により寄生バイポーラトランジスタが動作してしまうことを防止でき、ビルトインポテンシャルまでの使用が可能となるため、第１、第２ゲート領域３ａ、９ａから延びる空乏層幅を十分に縮められ、チャネル抵抗を低減することができる。
【００４６】
（第２実施形態）
図６に、本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す。図６（ａ）は、炭化珪素半導体装置のセル部に形成されるＪ−ＦＥＴの断面構成、図６（ｂ）は、外周耐圧部の断面構成を示したものである。以下、図６に基づいて炭化珪素半導体装置の構成の説明を行うが、本実施形態における炭化珪素半導体装置の基本構成は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４７】
図６（ｂ）に示すように、本実施形態は、外周耐圧部にトレンチ２０を形成し、このトレンチ２０の内壁表面にＰ⁺型層（第５半導体層）９および層間絶縁膜１３を配置したことが第１実施形態と異なる。
【００４８】
このようにＰ⁺型層９をトレンチ２０の内壁面に配置し、Ｐ⁺型層９がＮ⁺型層５およびＰ⁺型層３を貫通してＮ^-型ドリフト層２に達するような構成としても、第１実施形態における半絶縁性領域１６と同様にガードリングとしての役割を果たさせることができる。
【００４９】
図７〜図１０に、本実施形態における炭化珪素半導体装置の製造工程を示す。以下、これらの図に基づいて炭化珪素半導体装置の製造方法について説明する。なお、図７〜図１０では、紙面左側にＪ−ＦＥＴ形成領域の断面構成、紙面右側に外周耐圧部の段面構成を示してある。
【００５０】
〔図７（ａ）、（ｂ）に示す工程〕
まず、図７（ａ）に示す工程では、第１実施形態における図２（ａ）と同様に、上記不純物濃度で構成されたＮ⁺型基板１を用意し、Ｎ⁺型基板１の表面に、Ｎ^-型ドリフト層２、Ｐ⁺型層３およびＮ⁺型層５を順にエピタキシャル成長させることで半導体基板６を形成する。その後、フォトリソグラフィにより、図７（ｂ）に示すように、Ｊ−ＦＥＴ形成予定領域において、Ｎ⁺型層５およびＰ⁺型層３を貫通してＮ^-型ドリフト層２に達するトレンチ７を形成すると共に、外周耐圧部において、Ｎ⁺型層５およびＰ⁺型層３を貫通してＮ^-型ドリフト層２に達するトレンチ２０を形成する。
【００５１】
〔図８（ａ）、（ｂ）に示す工程〕
図８（ａ）に示すように、トレンチ７およびトレンチ２０を含む半導体基板６の表面にＮ^-型チャネル層８およびＮ^-型層（第６半導体層）１５を例えば１μｍの厚さエピタキシャル成長させる。その後、フォトリソグラフィにより、図８（ｂ）に示すように、外周耐圧部におけるＮ^-型層１５を選択的にエッチングし、Ｎ^-型層１５の膜厚を例えば０．２μｍくらいまで薄くする。
【００５２】
〔図９（ａ）、（ｂ）に示す工程〕
例えば１８００〜２０００℃での雰囲気下における気相拡散を行うことで、Ｎ^-型チャネル層８の表層部およびＮ^-型層１５にＰ型不純物を拡散させ、図９（ａ）に示すように所定深さとなるＰ⁺型層９を形成する。これにより、Ｎ^-型層１５の全域にＰ型不純物が拡散され、全域がＰ⁺型層９となる。この後、図４（ｂ）と同様の工程を行い、Ｊ−ＦＥＴ形成領域におけるＮ⁺型層５の表面を露出させるコンタクトホールを形成する。
【００５３】
〔図１０に示す工程〕
図５と同様の工程を行い、Ｎ⁺型層５の所定領域をエッチングしてＰ⁺型層３の表面を露出させる。
【００５４】
以上のようにして、図６に示す本実施形態の炭化珪素半導体装置が完成する。このようにしても、第１実施形態と同様の効果が得られると共に、第１実施形態で示した半絶縁性領域１６を形成するためのイオン注入を行う必要がなくなることから、製造工程の簡略化を図ることができる。
【００５５】
（第３実施形態）
本実施形態は、上記第２実施形態に対して、図１１に示す工程を付加したものである。図１１（ａ）に示す工程は、上記第２実施形態の図９（ａ）に示す工程まで行った場合における外周耐圧部の断面構成を示したものである。この工程まで行った後、図１１（ｂ）に示すように、基板表面にマスク材３０をしたのち、マスク材３０の上からＶのイオン注入を行う。これにより、トレンチ２０の内壁面からＮ⁺型層５、Ｐ⁺型層３およびＮ^-型ドリフト層２側に広がるように半絶縁性領域３１が形成される。その後、図１１（ｃ）に示すように、マスク材３０を除去する。
【００５６】
このように、トレンチ２０の内壁面からさらに半絶縁性領域３１が延設されるようにしても、第１実施形態で示したようなガードリング効果を得ることができる。
【００５７】
（第４実施形態）
上記第２、第３実施形態では、トレンチ２０の内壁にＮ^-型層１５を残し、Ｎ^-型層１５にＰ型不純物を拡散させることでＰ⁺型層９を形成するようにしているが、必ずしもＮ^-型層１５を残した構成とする必要はない。この場合、図１２に示すように、トレンチ２０を形成した後、トレンチ２０の内壁面にＶをイオン注入することで、トレンチ２０の内壁面から半絶縁性材料３１が延設された構成とすることができる。このようにしても、第３実施形態と同様に、半絶縁性材料３１によってガードリング効果を得ることができる。
【００５８】
（第５実施形態）
上記各実施形態では、外周耐圧部において、Ｎ^-型層５およびＰ⁺型層３を貫通するような構成の半絶縁性領域１６、３１やトレンチ２０を形成しているが、通常のガードリングを構成することも可能である。図１３に、本実施形態における炭化珪素半導体装置の製造工程途中の断面構成を示し、この図に基づいて説明する。ただし、炭化珪素半導体装置の製造工程のうち第１実施形態と同様の部分については、第１実施形態を参照して説明する。
【００５９】
まず、第１実施形態における図２（ａ）〜図３（ｂ）に示す工程まで施したのち、図４（ａ）に示す工程は行わずに、図４（ｂ）に示す工程を行う。そして、図５に示す工程を行う。このとき、外周耐圧部に関してはマスクで覆わずに、Ｎ^-型層５が全面的に除去されるようにする。続いて、外周耐圧部が露出し、セル部が覆われるマスクを配置した後、エッチングを行って外周耐圧部のＰ⁺型層３を除去する。これにより、外周耐圧部におけるＮ^-型層５およびＰ⁺型層３が除去された状態となる。
【００６０】
そして、図１３に示すように、Ｎ^-型ドリフト層２の表面に、ガードリング形成予定位置が開口するカーボンレジスト等のマスク４０を配置したのち、ＡｒやＣ等のＳｉＣに対して不活性なイオンを注入することで、Ｎ^-型ドリフト層２の所定位置をアモルファス化させる。その後、先程使用したマスク４０をそのまま用いてＰ型不純物を気相拡散させることで、Ｎ^-型ドリフト層２の表層部に等間隔のＰ⁺型層４１ａを形成する。これにより、複数のＰ⁺型層３０ａから構成されるガードリング４１が形成される。
【００６１】
このように、外周耐圧部に関してはＮ^-型層５およびＰ⁺型層３を除去し、Ｎ^-型ドリフト層２の表層部にガードリング４１を形成するようにしても、第１実施形態と同様の効果を得ることができる。
【００６２】
なお、ガードリング４１を形成するに当たって、Ｐ型不純物が拡散される深さはアモルファス化させた領域の深さに依存することになるため、不活性なイオンを注入する深さによってガードリング４１の深さを制御することが可能である。
【００６３】
（第６実施形態）
第５実施形態で示したガードリング４１に代えて、またはガードリング４１と共に外周部Ｐ型領域を形成することもできる。図１４に、本実施形態における炭化珪素半導体装置の製造工程途中の断面構成を示し、この図に基づいて説明する。ただし、炭化珪素半導体装置の製造工程のうち第５実施形態と同様の部分については、説明を省略する。
【００６４】
まず、第５実施形態と同様に、外周耐圧部におけるＮ^-型層５およびＰ⁺型層３を除去する。その後、図１４に示すように、外周部Ｐ型領域形成予定位置が開口するカーボンレジスト等のマスク４０を配置したのち、ＡｒやＣ等のＳｉＣに対して不活性なイオンを注入することで、Ｎ^-型ドリフト層２の所定位置をアモルファス化させる。その後、先程使用したマスク４０をそのまま用いてＰ型不純物を気相拡散させることで、Ｎ^-型ドリフト層２の表層部に外周部Ｐ型領域４２を形成する。
【００６５】
このように、外周耐圧部に関してはＮ^-型層５およびＰ⁺型層３を除去し、Ｎ^-型ドリフト層２の表層部に外周部Ｐ型領域４２を形成するようにしても、第１実施形態と同様の効果を得ることができる。なお、この外周部Ｐ型領域４２の深さに関しても、アモルファス化させた領域の深さに依存するため、不活性なイオンを注入する深さによって制御可能である。
【００６６】
（第７実施形態）
また、第６実施形態で示した外周部Ｐ型領域４２の構成を変えることもできる。図１５に、本実施形態における炭化珪素半導体装置の製造工程途中の断面構成を示し、この図に基づいて説明する。ただし、炭化珪素半導体装置の製造工程のうち第６実施形態と同様の部分については、説明を省略する。
【００６７】
まず、第６実施形態と同様に、外周耐圧部におけるＮ^-型層５およびＰ⁺型層３を除去する。その後、外周部Ｐ型領域形成予定位置のうちの内周側が開口するカーボンレジスト等のマスクを配置したのち、ＡｒやＣ等のＳｉＣに対して不活性なイオンを注入することで、Ｎ^-型ドリフト層２の所定位置をアモルファス化させる。その後、先程使用したマスクをそのまま用いてＰ型不純物としてＡｌを気相拡散させる。これにより、外周部Ｐ型領域４２のうちの内周側領域４２ａが形成される。
【００６８】
続いて、外周部Ｐ型領域形成予定位置のうちの外周側が開口するカーボンレジスト等のマスクを配置したのち、ＡｒやＣ等のＳｉＣに対して不活性なイオンを注入することで、Ｎ^-型ドリフト層２の所定位置をアモルファス化させる。その後、先程使用したマスクをそのまま用いてＰ型不純物としてＢを気相拡散させる。これにより、外周部Ｐ型領域４２のうちの外周側領域４２ｂが形成される。このとき、Ｂの方がＡｌよりも拡散し易いことから、外周部領域４２ｂの方が内周部領域４２ａより深い位置まで形成されると共に、外周部領域４２ｂは浅い位置から深い位置にかけて順に不純物濃度が薄くなっていくようなグラデュエーションが生じる。
【００６９】
このように、外周部Ｐ型領域４２を内周部領域４２ａと外周部領域４２ｂとで構成し、外周部領域４２ｂが内周部領域４２ａよりも深く、かつ、浅い位置から深い位置にかけて順に不純物濃度が薄くなっていくようなグラデュエーションを有する構成とすることも可能である。そして、このような構成とすることで、炭化珪素半導体装置の耐圧を向上させることができる。
【００７０】
（他の実施形態）
なお、上記各実施形態では、Ｎ^-型チャネル層８というＮ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【００７１】
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用可能である。この場合、例えば、Ｎ−型チャネル層８の不純物濃度を５×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度とすることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】図３に続く炭化珪素半導体装置の製造工程を示す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示す図である。
【図６】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図７】図６に示す炭化珪素半導体装置の製造工程を示す図である。
【図８】図７に続く炭化珪素半導体装置の製造工程を示す図である。
【図９】図８に続く炭化珪素半導体装置の製造工程を示す図である。
【図１０】図９に続く炭化珪素半導体装置の製造工程を示す図である。
【図１１】本発明の第３実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１２】本発明の第４実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１３】本発明の第５実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１４】本発明の第６実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１５】本発明の第２実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１６】従来の炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１…Ｎ⁺型基板、２…Ｎ^-型ドリフト層、３…Ｐ⁺型層、３ａ…第１ゲート領域、５…Ｎ⁺型層、５ａ…Ｎ⁺型ソース領域、６…半導体基板、７…トレンチ、８…Ｎ^-型チャネル層、９…Ｐ⁺型層、９ａ…第２ゲート領域、１０…第１ゲート電極、１１…第２ゲート電極、１２…ソース電極、１４…ドレイン電極。

Claims

第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低濃度とされた第１導電型の第１半導体層（２）と、
前記第１半導体層（２）上にエピタキシャル成長によって形成された第２導電型の第２半導体層（３）と、
前記第２半導体層（３）上にエピタキシャル成長によって形成された第１導電型の第３半導体層（５）とを備えた半導体基板（６）を有し、
該半導体基板（６）のセル部においては、
前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（７）と、
前記第１トレンチ（７）の内壁面にエピタキシャル成長によって形成された第１導電型のチャネル層（８）と、
前記チャネル層（８）の上に形成された第２導電型の第４半導体層（９）と、
前記第２半導体層（３）を第１ゲート領域（３ａ）とし、該第１ゲート領域（３ａ）に電気的に接続された第１ゲート電極（１０）と、
前記第４半導体層（９）を第２ゲート領域（９ａ）とし、該第２ゲート領域（９ａ）に電気的に接続された第２ゲート電極（１１）と、
前記第３半導体層（５）をソース領域（５ａ）とし、該ソース領域（５ａ）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）とが備えられ、
前記半導体基板（６）のうち、前記セル部の外周を囲むように構成される外周耐圧部においては、
前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達するガードリングが備えられ、かつ、前記ガードリングは、前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達する第２トレンチ（２０）と、該第２トレンチ（２０）の内壁に備えられた第２導電型の第５半導体層（９）とを有して構成されていると共に、前記第２トレンチ（２０）の内壁面から前記第１〜第３半導体層（２、３、５）に広がるように延設されたバナジウムのイオン注入による半絶縁性領域（１６）を含んで構成されていることを特徴とする炭化珪素半導体装置。
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な第１導電型の第１半導体層（２）、第２導電型の第２半導体層（３）、第１導電型の第３半導体層（５）を順にエピタキシャル成長させることで、前記基板（１）と前記第１〜第３半導体層（２、３、５）とを有してなる半導体基板（６）を形成する工程と、
該半導体基板（６）のセル部において、前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達する第１トレンチ（７）を形成する工程と、
前記第１トレンチ（７）の内壁面にエピタキシャル成長によって第１導電型のチャネル層（８）を形成する工程と、
前記チャネル層（８）の上に第２導電型の第４半導体層（９）を形成する工程と、
前記第２半導体層（３）を第１ゲート領域（３ａ）とし、該第１ゲート領域（３ａ）に電気的に接続される第１ゲート電極（１０）を形成する工程と、
前記第４半導体層（９）を第２ゲート領域（９ａ）とし、該第２ゲート領域（９ａ）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記第３半導体層（５）をソース領域（５ａ）とし、該ソース領域（５ａ）に電気的に接続されるソース電極（１２）を形成する工程と、
前記基板（１）の裏面側に、ドレイン電極（１４）を形成する工程とを有し、
前記第４半導体層（９）を形成する工程では、前記チャネル層（８）の表層部に第２導電型不純物を拡散させることで、前記第４半導体層（９）を形成しており、
前記半導体基板（６）のうち、前記セル部の外周を囲むように構成される外周耐圧部においては、
前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達するガードリングを形成する工程を有し、
前記ガードリングを形成する工程では、前記第３、第２半導体層（５、３）を貫通して前記第１半導体層（２）まで達する第２トレンチ（２０）を形成したのち、前記第２トレンチの内壁面に第２導電型の第５半導体層（９）を形成し、
さらに、前記チャネル層（８）を形成する工程では、前記チャネル層（８）と共に前記第２トレンチ（２０）内にも第１導電型の第６半導体層（１５）を形成し、
前記第５半導体層（９）を形成する工程では、前記第６半導体層（１５）の全域に第２導電型不純物を拡散させることで、前記第５半導体層（９）を形成することを特徴とする炭化珪素半導体装置の製造方法。
前記第４半導体層（９）を形成する工程と前記第５半導体層（９）を形成する工程とを同時に行うことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
前記第１トレンチ（７）を形成する工程と前記第２トレンチ（２０）を形成する工程とを同時に行うことを特徴とする請求項２または３に記載の炭化珪素半導体装置の製造方法。
前記ガードリングを形成する工程では、前記第２トレンチ（２０）を形成したのち、該第２トレンチ（２０）の内壁面に半絶縁性不純物をイオン注入することで、該第２トレンチ（２０）の内壁面から前記第１〜第３半導体層（２、３、５）に広がる半絶縁性領域（１６）を形成することを特徴とする請求項２乃至４のいずれか１つに記載の炭化珪素半導体装置の製造方法。