JP5061998B2 - スイッチング回路 - Google Patents

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Description

本発明は、接合型電界効果トランジスタをスイッチング動作させるスイッチング回路に関する。
特許文献１には、ＳｉＣやＧａＮなどのワイドギャップ半導体からなる、接合型ＦＥＴやＭＯＳＦＥＴのゲート駆動回路が開示されている。
ＳｉＣなどの材料は、バンドギャップが大きく、絶縁破壊電界も大きいため、ＦＥＴの各層の厚さを薄くすることができ、また高濃度ドープが可能である。そのため、高耐圧かつオン抵抗の小さいＦＥＴを作ることができる。さらに、ＳｉＣなどの材料は、熱伝導度も高いため、高温で動作させることも可能である。このように、ＳｉＣなどのワイドギャップ半導体を素子材料として用いた場合、種々のメリットがある。
その一方で、接合型ＦＥＴやＭＯＳＦＥＴなどのユニポーラトランジスタは、オン抵抗の温度依存性が大きいとの特性を持つ。そのため、特許文献１に記載されたゲート駆動回路では、ＳｉＣ−ＦＥＴの温度を検出し、その検出温度が高い場合には、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせたりしている。このようにして、高温時のトータルの損失（導通損失＋ターンオン損失＋ターンオフ損失）の低減を図ることで、ＳｉＣ−ＦＥＴを高温まで動作可能にしている。
特開２００７−２５９５７６号公報
しかしながら、例えば動作温度が２００℃を超えるような高温になると、接合型ＦＥＴやＭＯＳＦＥＴなどのユニポーラトランジスタのオン抵抗は、室温（約２５℃）時のオン抵抗に比較して２〜３倍に増加する。このようなオン抵抗の大きな増加に対して、特許文献１に示されるようなゲート駆動回路では、十分に損失の低減を図ることは困難である。
本発明は、このような点に鑑みてなされたものであり、接合型電界効果トランジスタの高温動作時のオン抵抗を低減して、高温時の動作特性を改善することが可能なスイッチング回路を提供することを目的とする。
上記目的を達成するために、請求項１に記載のスイッチング回路は、
所定閾値電圧未満のゲート電圧の印加により、ユニポーラトランジスタとしてスイッチング動作（ユニポーラ動作）を行なうとともに、前記所定閾値電圧以上のゲート電圧の印加により、ゲート電流が流れてバイポーラトランジスタとしてスイッチング動作（バイポーラ動作）を行う接合型電界効果トランジスタと、
接合型電界効果トランジスタの温度を検出する温度検出手段と、
温度検出手段によって検出された温度が所定の閾値温度未満であるとき、所定閾値電圧未満のゲート電圧を印加して接合型電界効果トランジスタをユニポーラ動作させる一方、閾値温度以上であるとき、所定閾値電圧以上のゲート電圧を印加して接合型電界効果トランジスタをバイポーラ動作させるゲート電圧印加回路と、を備えることを特徴とする。
上述したように、ユニポーラトランジスタである接合型電界効果トランジスタ（以下、ＪＦＥＴ）は、２００℃を超えるような高温になると、室温時に比較して、オン抵抗が２〜３倍に増加する。その一方で、バイポーラトランジスタであるＩＧＢＴは、図１に示すように、高温になっても、ＪＦＥＴほどオン抵抗が増加しない。
本願発明者は、この点に着目し、本来、高温時には、ユニポーラトランジスタであるＪＦＥＴを擬似的にバイポーラトランジスタとして動作させれば、高温時のＪＦＥＴのオン抵抗の増加を抑制できると考えた。
ＪＦＥＴでは、ゲートがドレイン及びソースと半導体接合（ｐｎ接合）を形成している。通常は、ゲートからドレイン−ソース間のチャネル領域に伸びる空乏層の厚さを制御する範囲で、ゲート電圧を可変させることによって、ＪＦＥＴはユニポーラトランジスタとして動作する。しかし、そのゲート電圧が、ｐｎ接合の立ち上がり電圧（順方向降下電圧）ＶＦを超えると、ゲートと、ドレイン−ソース間のチャネルとの間でキャリアの注入が起こるため、もはやユニポーラではなくバイポーラトランジスタとして動作する。
請求項１に記載のスイッチング回路では、このようなＪＦＥＴの特性を積極的に利用することにより、すなわち、高温時にはＪＦＥＴをバイポーラ動作させることにより、ＪＦＥＴの高温時のオン抵抗の増加を抑制するものである。実際のところ、高温時にＪＦＥＴをバイポーラ動作させると、ユニポーラ動作させた場合に比較して、図１に示すように、オン抵抗の増加を抑制することができた。これにより、ＪＦＥＴはより高温まで動作可能になるとともに、高温時における動作特性を改善することができる。
請求項２に記載したように、ゲート電圧印加回路は、
接合型電界効果トランジスタに対して所定閾値電圧以上のゲート電圧を印加するために、所定閾値電圧以上の正電圧を発生する電圧発生回路と、
電圧発生回路と接合型電界効果トランジスタのゲート端子との間に設けられ、抵抗値を変化させる抵抗値可変回路と、を備えることが好ましい。このような抵抗値可変回路を、電圧発生回路と接合型電界効果トランジスタのゲート端子間に設けることにより、簡単な回路構成で、接合型電界効果トランジスタのゲート端子に印加するゲート電圧を、所定閾値電圧未満の電圧と所定閾値電圧以上の電圧とに切り替えることができる。
請求項３に記載したように、抵抗値可変回路は、３段階以上の複数段階に抵抗値を変化させるものであって、閾値温度以上となったときの接合型電界効果トランジスタの温度レベルに応じて、ゲート電圧を、所定閾値電圧以上の範囲で複数段階に変化させるようにしても良い。このようにすると、高温時に、その温度レベルに応じてゲート電流の大きさを変化させることができ、すなわち、動作温度がより高くなったときには、より多くのゲート電流を流すことができ、高温動作時のＪＦＥＴのオン抵抗をより効果的に低減することができる。
請求項４に記載したように、ゲート電圧印加回路は、接合型電界効果トランジスタの温度が所定閾値温度以上となったとき、接合型電界効果トランジスタのゲート端子に印加するゲート電圧を、所定閾値電圧以上の電圧と所定閾値電圧未満の電圧とに交互に切り替えるようにしても良い。ＪＦＥＴの温度が所定閾値以上となった場合、常に、ＪＦＥＴに所定閾値電圧以上のゲート電圧を与えても良いが、上述したように、そのゲート電圧を、所定閾値電圧以上の電圧と所定閾値電圧未満の電圧とに交互に切り替えるようにしても、ＪＦＥＴのオン抵抗を低減することは可能である。
請求項５に記載したように、ゲート電圧印加回路は、電圧発生回路と接合型電界効果トランジスタのゲート端子との接続線に補助電流を供給するとともに、当該補助電流を連続的に変化させる補助電流供給回路をさらに備え、電圧発生回路及び抵抗値可変回路によって、所定閾値電圧以上のゲート電圧が接合型電界効果トランジスタのゲート端子に印加されるとき、補助電流供給回路は、接合型電界効果トランジスタの温度が高くなるにつれて、補助電流を増加させても良い。これにより、ＪＦＥＴの温度が閾値温度以上の温度となった場合に、そのＪＦＥＴの温度に応じてゲート電流を連続的に調整することができ、請求項３の場合と同様に、高温動作時のＪＦＥＴのオン抵抗をより効果的に低減することができる。
請求項６に記載したように、接合型電界効果トランジスタは、ノーマリオフ型のものであり、ゲート電圧印加回路は、接合型電界効果トランジスタの温度が所定閾値温度未満である場合にも、接合型電界効果トランジスタをオンする際に、初期の一部の期間だけ、所定閾値電圧以上のゲート電圧を印加して接合型電界効果トランジスタをバイポーラ動作させることが好ましい。
ノーマリオフ型のＪＦＥＴでは、ゲート電圧が零であっても、ゲートからの空乏層がドレイン−ソース間のチャネル全体に広がったピンチオフ状態となり、ドレインーソース間は非導通となる。このようなノーマリオフ型のＪＦＥＴをオンさせる場合、そのスイッチング時間は、ノーマリオン型のＪＦＥＴをスイッチングさせるよりも長くなるという特性がある。それに対して、上述したように、ノーマリオフ型のＪＦＥＴをオンする際に、初期の一部の期間だけバイポーラ動作させることにより、立ち上がり電圧ＶＦ以上の高電圧をゲート端子に印加することができることに加え、ドレイン−ソース間のチャネルを流れるキャリアと、ゲートとチャネルとの間で相互に注入されるキャリアも用いて、ドレイン電流を立ち上げることができる。このため、ノーマリオフ型のＪＦＥＴをオンさせる際のスイッチング時間を短縮することができる。
請求項７に記載したように、電圧発生回路は、所定閾値電圧以上の正電圧に加え、負電圧も発生するものであり、
抵抗値可変回路は、電圧発生回路が正電圧を発生したときに、電圧発生回路から接合型電界効果トランジスタのゲート端子へと電流を導通させる第１の導通経路と、電圧発生回路が負電圧を発生したときに、接合型電界効果トランジスタのゲート端子から電圧発生回路へと電流を導通させる第２の導通経路とを独立して備えることが好ましい。このように構成すると、第１の導通経路と第２の導通経路との抵抗値をそれぞれ独立して設定することが可能となるので、上述した閾値電圧以上のゲート電圧を印加したり、ＪＦＥＴのゲート端子に負電圧を印加して、ゲート端子に蓄積された電荷を素早く引き抜いたりすることが容易になる。なお、ＪＦＥＴのゲート端子に負電圧を印加するようにすると、その負電圧にノイズが重畳しても、ＪＦＥＴのゲート端子の電位は負の状態を維持しやすくなるので、ノイズによる誤動作が生じにくくなる。
請求項８に記載したように、第１の導通経路と第２の導通経路とにはそれぞれショットキーバリヤダイオードが挿入され、それらのショットキーバリヤダイオードによって電流の導通方向が制限されることが好ましい。ショットキーバリヤダイオードは、通常のｐｎ接合ダイオードに比較してスイッチング速度が速いという特性を備えている。このためショットキーバリヤダイオードを用いることにより、ＪＦＥＴのスイッチング動作をより速めることができる。
請求項９に記載したように、接合型電界効果トランジスタは、ワイドギャップ半導体である、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及びダイヤモンドのいずれかからなることが好ましい。シリコンの場合、ｐｎ接合の立ち上がり電圧（順方向降下電圧）ＶＦが０．６Ｖ〜０．８Ｖ程度しかなく、ユニポーラトランジスタとして動作させるゲート電圧範囲が狭い。それに対して、ワイドギャップ半導体は、それよりも大きな立ち上がり電圧ＶＦを有し、例えば炭化ケイ素（ＳｉＣ）の場合２．５〜３Ｖ以上のものもあり、ユニポーラダイオードとして、またバイポーラトランジスタとして動作させることが容易になる。さらに、上述したように、ワイドギャップ半導体からＪＦＥＴを構成した場合には、より高温まで動作させることが可能となる。
請求項１０に記載したように、接合型電界効果トランジスタは、炭化ケイ素（ＳｉＣ）からなる場合、所定の閾値温度が１５０℃以上の温度に設定されることが好ましい。さらに、請求項１１に記載したように、所定の閾値温度が２００℃以上の温度に設定されることが好ましい。ＪＦＥＴの動作温度が１５０℃を超えると、オン抵抗が増加し始め、２００℃を超えると、そのオン抵抗の増加が顕著になるためである。
（第１実施形態）
以下、本発明の第１実施形態を図に基づいて詳細に説明する。まず、図２に基づき、本実施形態において用いられる、接合型電界効果トランジスタ（ＪＦＥＴ）について説明する。
図２（ａ）は、チップにおいて、ＪＦＥＴを形成したエリアを示す図である。図２（ａ）に示すように、チップ１の略中央にＪＦＥＴの形成エリアが定められている。このＪＦＥＴ形成エリアに多数のＪＦＥＴセルが形成されている。そのＪＦＥＴ形成エリアの周辺のエリアには、図２（ｃ）に示すアイソレーション領域を隔てて、ショットキーバリヤダイオード形成エリア３が定められている。このように、本実施形態では、ＪＦＥＴとショットキーバリヤダイオードとを１チップに集積して形成している。なお、ショットキーバリヤダイオードは、後述するＪＦＥＴのスイッチング回路において用いられる。
図２（ｂ）は、一例としてのＪＦＥＴの構成を示す断面図である。図１（ｂ）に示すように、ＪＦＥＴ１０はトップゲートＰ+領域１１と埋込ゲートＰ+領域１２とを有し、これらトップゲートＰ＋領域１１と埋込ゲートＰ＋領域１２との間に、ｎ＋ソース領域１５と、ｎ＋基板１３からなるドレイン領域１３との間のチャネル領域を定めている。なお、チャネル領域は、ｎ＋基板１３上のｎ−ドリフト層１４の表面からトレンチを形成し、そのトレンチ内に堆積されたｎ−エピタキシャル層１６からなる。
本実施形態におけるＪＦＥＴ１０を形成する半導体材料は、炭化ケイ素（ＳｉＣ）である。炭化ケイ素のようなワイドギャップ半導体は、上述したように、高耐圧かつオン抵抗の小さいＦＥＴを作ることができ、さらに、熱伝導度も高いため、高温で動作させることも可能であるなど、種々のメリットがある。ワイドギャップ半導体として、炭化ケイ素に限らず、窒化ガリウム（ＧａＮ）やダイヤモンドなどを用いても良い。このようなワイドギャップ半導体を用いてＪＦＥＴ１０を構成すると、詳しくは後述するが、シリコンに比較して高い立ち上がり電圧（順方向降下電圧）ＶＦを有し、ユニポーラダイオードとして、またバイポーラトランジスタとして動作させることが容易になる。
また、本実施形態のＪＦＥＴ１０はノーマリオフ型のＪＦＥＴとして構成されている。すなわち、トップゲートＰ＋領域１１と埋込ゲートＰ＋領域１２とで挟むことで、チャネル幅を狭く形成しつつ、ｐ領域の不純物濃度を高く、かつｎ領域の不純物濃度を低くしている。これにより、ゼロバイアス時、すなわちソース電極１９の電位を基準とするゲート電極１７，１８の印加電圧がゼロであっても、トップゲートＰ＋領域１１と埋込ゲートＰ＋領域１２との両方からｎ−エピタキシャル層１６内に空乏層が広がり、各々の空乏層同士が接するピンチオフ状態になる。これにより、ソースードレイン間のチャネルが閉じられ、ソースードレイン間はほぼ非導通となる。
そして、ソース電極１９の電位を基準として、ゲート電極１７，１８に正の電圧を印加すると、トップゲートＰ＋領域１１と埋込ゲートＰ＋領域１２とから伸びる空乏層が狭まり、チャネルが開く。これにより、ドレイン電極２０からソース電極１９へとドレイン電流ＩＤが流れる。このとき、ゲート電極１７，１８に、上述した立ち上がり電圧ＶＦ以上の正電圧を印加すると、トップゲートＰ＋領域１１及び埋込ゲートＰ＋領域１２からｎ＋ソース領域１５（チャネル領域）へのホールの注入、及びｎ＋ソース領域１５（チャネル領域）からトップゲートＰ＋領域１１及び埋込ゲートＰ＋領域１２への電子の注入が起こる。この場合、ＪＦＥＴ１０は、ユニポーラトランジスタとしてではなく、擬似的にバイポーラトランジスタとして動作（バイポーラ動作）する。
本実施形態では、このようなＪＦＥＴ１０の特性を積極的に利用して、ＪＦＥＴ１０の高温時のオン抵抗の増加を効果的に抑制しようとするものである。
ここで、図３及び図４に基づいて、温度変化に伴う、ＪＦＥＴ１０のオン抵抗の変化について説明する。図３は、室温（約２５℃）時において、ゲート電極１７，１８に立ち上がり電圧ＶＦ以下の正電圧を印加して、ＪＦＥＴ１０をユニポーラ動作させた場合と、ゲート電極１７，１８に立ち上がり電圧ＶＦ以上の電圧を印加して、ゲート電流ＩＧが流れるようにしてバイポーラ動作させた場合とにおける、ドレイン−ソース間の端子電圧ＶＤＳとドレイン電流ＩＤとの関係を調べてグラフ化したものである。同様に、図４は、高温（２５０℃）時において、ゲート電極１７，１８に立ち上がり電圧ＶＦ以下の正電圧を印加して、ＪＦＥＴ１０をユニポーラ動作させた場合と、ゲート電極１７，１８に立ち上がり電圧ＶＦ以上の電圧を印加して、ゲート電流ＩＧが流れるようにしてバイポーラ動作させた場合とにおける、ドレイン−ソース間の端子電圧ＶＤＳとドレイン電流ＩＤとの関係を調べてグラフ化したものである。
図３、図４から、室温時と高温時とでは、同一のドレイン−ソース間の端子電圧ＶＤＳを印加しても、流れるドレイン電流ＩＤは、高温時の方が小さくなっていることがわかる。従って、高温時は、室温時に比較して、ＪＦＥＴ１０のオン抵抗が大きくなっていることが理解される。
ここで、図４に示すように、ソース電極１９の電位を基準とするゲート電圧ＶＧＳを、立ち上がり電圧ＶＦ以下の範囲で大きくすることによっても、同一のドレイン−ソース間の端子電圧ＶＤＳに対してドレイン電流ＩＤが大きくなっており、ＪＦＥＴ１０のオン抵抗を低減する効果が得られることがわかる。
しかしながら、図４に示すように、高温時に、単に立ち上がり電圧ＶＦ以下の範囲でゲート電圧ＶＧＳを大きくするよりも、そのゲート電圧ＶＧＳを立ち上がり電圧ＶＦ以上に高めて、ゲート電流ＩＧが流れるようにしたときの方が、より大きなドレイン電流ＩＤを流すことができている。従って、高温時に、立ち上がり電圧ＶＦ以上の電圧を印加して、ＪＦＥＴ１０をバイポーラトランジスタとして動作させることにより、単にユニポーラトランジスタとして動作する範囲でゲート電圧ＶＧＳを高めるよりも、より効果的に、ＪＦＥＴ１０のオン抵抗の低減を図ることができるのである。これにより、ＪＦＥＴ１０をより高温まで動作させることが可能になるとともに、高温時における動作特性を従来よりも改善することができる。
なお、図４に示されるように、高温時にＪＦＥＴ１０をバイポーラ動作させる際に、ゲート電流ＩＧが増加するほど、多少ではあるが、より高いＪＦＥＴ１０のオン抵抗の低減効果を得ることが可能である。
次に、本実施形態による、ＪＦＥＴ１０のスイッチング回路の構成について説明する。図５は、スイッチング回路３０の構成を示す回路図である。
図５において、負荷は、インダクタンスＬ１と抵抗Ｒ５からなり、この負荷を駆動するために、電源ＶＤＣに対して負荷と直列にＪＦＥＴ１０が接続されている。なお、ダイオードＤ３は、フライホイールダイオードであって、ＪＦＥＴ１０がオフされたときに、インダクタンスＬ１によって発生される逆起電力による電流を閉回路内に閉じ込めて、吸収するためのものである。
第１駆動回路３１は、図示しない制御回路からＪＦＥＴ１０をオン・オフするタイミングを示す主電圧信号ＩＮが入力され、その電圧信号ＩＮに応じて、ＪＦＥＴ１０をオンするための正電圧（例えば＋１５Ｖ）及びＪＦＥＴ１０をオフするための負電圧（例えば−１５Ｖ）のいずれかを発生して出力するものである。
第１駆動回路３１とＪＦＥＴ１０のゲート端子の間には、第１の駆動回路３１が正電圧を発生したときに、第１の駆動回路３１からＪＦＥＴ１０ゲート端子へと電圧を印加（電流を導通）する第１の経路と、第１の駆動回路３１が負電圧を発生したときに、ＪＦＥＴ１０のゲート端子から第１の駆動回路３１へと電流を導通させる第２の経路とが独立して設けられている。すなわち、第１の経路と第２の経路とにはショットキーバリヤダイオードＤ１，Ｄ２がそれぞれ挿入され、それらのショットキーバリヤダイオードＤ１，Ｄ２によって電流の導通方向が制限されている。ショットキーバリヤダイオードＤ１，Ｄ２は、通常のｐｎ接合ダイオードに比較してスイッチング速度が速いため、ＪＦＥＴ１０のスイッチング動作をより速めることができる。
上述したように、第１の経路と第２の経路とをそれぞれ独立して設けることにより、第１の経路と第２の経路との抵抗値をそれぞれ独立して設定することが可能になる。すなわち、第１の経路には抵抗Ｒ１と抵抗Ｒ２とが直列に接続され、第２の経路には抵抗Ｒ３が接続されている。このため、立ち上がり電圧ＶＦ以上のゲート電圧を印加したり、ＪＦＥＴ１０のゲート端子に負電圧を印加して、ゲート端子に蓄積された電荷を素早く引き抜いたりすることが容易になる。なお、第１の駆動回路３１により負電圧を発生させ、ＪＦＥＴ１０のゲート端子に印加するようにすると、その負電圧にノイズが重畳しても、ＪＦＥＴ１０のゲート端子の電位は負の状態を維持しやすくなるので、ノイズによる誤動作が生じにくくなるという利点がある。
抵抗Ｒ１に対して、ｎチャンネルＭＯＳＦＥＴ３５が並列に接続されている。従って、このｎチャンネルＭＯＳＦＥＴ３５をオン又はオフすることにより、ゲート電圧ＶＧＳを立ち上がり電圧ＶＦ以上の電圧と立ち上がり電圧ＶＦ未満の電圧とに変化させて、ＪＦＥＴ１０の動作態様をユニポーラ動作とバイポーラ動作とのいずれかに切り替えることができる。ＪＦＥＴ１０をバイポーラ動作させたときには、第１の経路にゲート電流ＩＧが流れる。このゲート電流ＩＧを検出するために、電流測定器３６が第１の経路と第２の経路とが合流した合流部分に設けられている。また、ＪＦＥＴ１０のドレイン電流ＩＤを検出するために、ＪＦＥＴ１０と直列に電流測定器３７が接続されている。これらの電流測定器３６，３７によって測定された電流値は、図示しない制御回路や後述する出力切替回路３４などに与えられ、電流値の制御や過電流が生じた場合の保護処理に利用される。
第２の駆動回路３２は、ＭＯＳＦＥＴ３５をオン又はオフするための駆動信号を出力するものであって、第１の駆動回路３１と同様に、図示しない制御回路からＪＦＥＴ１０をオンするタイミングに合わせて副電圧信号Ｔａｕｘ−１が入力される。第２の駆動回路３２は、入力された副電圧信号Ｔａｕｘ−１を利用して、ＭＯＳＦＥＴ３５をオンするための駆動信号を抵抗Ｒ４を介して出力する。以下に、第２の駆動回路３２が、ＭＯＳＦＥＴ３５をオンする駆動信号を出力する条件やタイミングについて説明する。
第２の駆動回路３２は、まず、ＪＦＥＴ１０が高温となったときに、ＪＦＥＴ１０をバイポーラ動作させるべく、ＭＯＳＦＥＴ３５をオンするための駆動電圧信号を出力する。そのため、第２の駆動回路３２には、出力切替回路３４から、ＪＦＥＴ１０のオン期間において断続的もしくは連続的にＭＯＳＦＥＴ３５をオンするように出力切替指示が与えられる。この出力切替回路３４には、ＪＦＥＴ１０の温度に応じた温度信号を出力する温度センサ３８の出力信号に基づいてＪＦＥＴ１０の温度を検出する温度検出装置３３から検出温度信号が入力される。出力切替回路３４は、入力されたＪＦＥＴ１０の温度を示す検出温度信号に基づいて、ＪＦＥＴ１０の温度が所定の閾値温度以上であるか否かを判定する。そして、ＪＦＥＴ１０の温度が所定の閾値温度以上である場合には、上述した出力切替指示を第２の駆動回路３２に与える。これにより、ＪＦＥＴ１０が高温になったときには、第２の駆動回路３２によってＭＯＳＦＥＴ３５がオンされるので、第１の駆動回路３１の発生した正電圧が、抵抗Ｒ１による電圧降下なしに、ＪＦＥＴ１０のゲート端子に印加されることになる。その結果、ゲート電圧ＶＧＳが立ち上がり電圧ＶＦを越えて、ＪＦＥＴ１０はバイポーラ動作する。
なお、ＪＦＥＴ１０が高温であるか否かを判定する閾値温度は、１５０℃以上の温度に設定されることが好ましく、２００℃以上の温度に設定されることがさらに好ましい。ＪＦＥＴの動作温度が１５０℃を超えると、オン抵抗が増加し始め、２００℃を超えると、そのオン抵抗の増加が顕著になるためである。
また、第２の駆動回路３２は、ＪＦＥＴ１０の温度が所定の閾値温度未満である場合にも、ＪＦＥＴ１０をオンする際に、初期の一部の期間だけ、ＪＦＥＴ１０をバイポーラ動作させるべく、ＭＯＳＦＥＴ３５をオンするための駆動電圧信号を出力する。つまり、第２の駆動回路３２は、出力切替回路３４から出力切替指示が与えられていない場合も、ＪＦＥＴ１０のオン期間の初期の一部の期間だけ、副電圧信号Ｔａｕｘ−１を利用して、ＭＯＳＦＥＴ３５をオンするための駆動電圧信号を出力する。
ここで、出力切替回路３４から出力切替指示を受けていないにもかかわらず、ＭＯＳＦＥＴ３５をオンする理由について説明する。
ノーマリオフ型のＪＦＥＴ１０では、ゲート電圧ＶＧＳが零であるときに、ドレイン−ソース間のチャネルが閉じられたピンチオフ状態となっている。このようなノーマリオフ型のＪＦＥＴ１０に、立ち上がり電圧ＶＦ以下の正電圧を印加してオンさせる場合、そのスイッチング時間は、ノーマリオン型のＪＦＥＴをスイッチングさせるよりも長くなるという特性がある。
例えば、実際にノーマリオフ型のＪＦＥＴ１０に、ほぼ立ち上がり電圧ＶＦに相当する正電圧（例えば３Ｖ）と負電圧（−１５Ｖ）を交互に印加して、ＪＦＥＴ１０をオンオフさせた場合、ターンオン時のスイッチング時間は７５０ｎｓとなった。その一方、ターンオフ時のスイッチング時間は１５０ｎｓであり、ターンオフに要する時間は短かった。
本実施形態では、上述したように、ＪＦＥＴ１０が高温になっておらず、出力切替回路３４から出力切替指示を受けていない場合であっても、ノーマリオフ型のＪＦＥＴ１０のターンオフ時間を短縮するため、ＪＦＥＴ１０のオン期間の初期の一部の期間だけＭＯＳＦＥＴ３５をオンするための駆動電圧信号を出力する。このようにＭＯＳＦＥＴ３５をオンすることにより、ＪＦＥＴ１０のオン期間の初期の一部の期間だけ、ＪＦＥＴ１０のゲート端子には立ち上がり電圧ＶＦ以上の電圧が印加され、ＪＦＥＴ１０はバイポーラ動作する。
この場合、ＪＦＥＴ１０のゲート端子には相対的に高い駆動電圧が印加されることに加え、ゲート電流も流れてバイポーラ動作を行なうため、ＪＦＥＴ１０のオン抵抗が低減される。この結果、ＪＦＥＴ１０のターンオンに要するスイッチング時間を短縮することができる。例えば、上述したノーマリオフ型のＪＦＥＴ１０に、＋１２Ｖの正電圧と−１２Ｖの負電圧を交互に印加した場合、ＪＦＥＴ１０のターンオン時のスイッチング時間は２２０ｎｓであり、ターンオフ時のスイッチング時間は１００ｎｓであった。また、＋１５Ｖの正電圧と−１５Ｖの負電圧を交互に印加した場合、ＪＦＥＴ１０のターンオン時のスイッチング時間は２００ｎｓであり、ターンオフ時のスイッチング時間は１５０ｎｓであった。
以上のようにして、第２の駆動回路がＭＯＳＦＥＴ３５をオンするようにした場合の、ＪＦＥＴ１０のゲート端子に流れるゲート電流ＩＧの様子を図６、図７に示す。なお、図６、図７において、右側のパターンは、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ以上の高温になっているときのゲート電流ＩＧを示し、左側のパターンはＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の温度であるときのゲート電流ＩＧを示している。
図６に示すように、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満である場合には、ターンオン期間の初期の一部の期間だけＪＦＥＴ１０がバイポーラ動作されるので、大きなゲート電流ＩＧが流れる。しかし、その後は、立ち上がり電圧ＶＦと同等かそれ未満の電圧が、ＪＦＥＴ１０のゲート端子に印加されるので、ゲート電流ＩＧはほぼゼロか、流れてもごく僅かとなり、ＪＦＥＴ１０はユニポーラ（擬似ユニポーラ）動作を行う。
一方、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ以上である場合には、ターンオン期間全体において、断続的にＪＦＥＴ１０がバイポーラ動作されて、ゲート電流ＩＧは、バイポーラ動作による大電流と、ユニポーラ動作による小電流（ゼロを含む）とを繰り返す。このようなバイポーラ動作とユニポーラ動作を繰り返す擬似的なバイポーラ動作によっても、全体としてＪＦＥＴ１０のオン抵抗を低減することが可能である。
また、図７に示すように、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ以上である場合には、ターンオン期間において、その温度に応じて必要な時間だけ継続的にＪＦＥＴ１０をバイポーラ動作するようにしても良い。
さらに、図６、図７において、ＪＦＥＴ１０が閾値温度Ｔｔｈ以上の高温である場合、その温度に応じてＪＦＥＴ１０をバイポーラ動作させる割合を変化させるようにしても良い。すなわち、ＪＦＥＴ１０の温度が、閾値温度Ｔｔｈ以上の範囲において、より高くなるほど、ＪＦＥＴ１０のバイポーラ動作時間を長くするようにしても良い。
次に、図５のスイッチング回路３０のより詳細な動作について、図８（ａ）〜（ｅ）の波形図、図９，図１１及び図１３の波形図、図１０，図１２及び図１４の回路図を用いて説明する。なお、これらの図８，図９，図１１及び図１３の波形図は、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満である場合のものである。
まず、図８（ａ）は、第１の駆動回路３１に入力される主電圧信号ＩＮを示しており、図８（ｂ）は、第２の駆動回路３２から出力されるＭＯＳＦＥＴ３５の駆動信号を示している。
第１の駆動回路３１は、図８（ａ）に示す主電圧信号ＩＮがオンとなっているとき正電圧を発生し、オフとなっているとき負電圧を発生する。また、第２の駆動回路３２は、図８（ｂ）に示すように、主電圧信号ＩＮの立ち上がりに同期して、一定時間、ＭＯＳＦＥＴ３５をオンするための駆動信号を出力する。そして、一定時間が経過すると、その駆動信号を０Ｖとするので、ＭＯＳＦＥＴ３５はオフする。
このような第１駆動回路３１及び第２駆動回路３２の動作により、ＪＦＥＴ１０のゲート端子には、図８（ｃ）に示すようなゲート電圧ＶＧＳが印加される。すなわち、主電圧信号ＩＮがオフとなっているときには、ゲート端子には負電圧（−１５Ｖ）が印加される。そして、主電圧信号ＩＮがオンとなった初期には、ＭＯＳＦＥＴ３５がオンして抵抗Ｒ１をバイパスする経路が開かれ、抵抗Ｒ２のみを介して第１駆動回路３１の発生した正電圧がＪＦＥＴ１０のゲート端子に印加されるので、ゲート端子には高い正電圧（例えば、＋１２Ｖ）が印加される。従って、上述したように、ゲート電流ＩＧがＪＦＥＴ１０に流れ、ＪＦＥＴ１０はバイポーラ動作する。
その後、第２の駆動回路３２が出力する駆動信号が０Ｖとなると、第１の駆動回路３１が発生する正電圧は、抵抗Ｒ１，Ｒ２を介してＪＦＥＴ１０のゲート端子に印加される。このため、ＪＦＥＴ１０のゲート端子には立ち上がり電圧ＶＦ未満の電圧が印加され、ＪＦＥＴ１０にはゲート電流ＩＧが流れないか、流れても極僅かであるため、ＪＦＥＴ１０はユニポーラ動作を行う。ただし、図８（ｄ）に示すように、ＪＦＥＴ１０のターンオン期間の初期に、大きなゲート電流ＩＧが流れて、ＪＦＥＴ１０が素早く（短いスイッチング時間で）ターンオンし、その後、ゲート電流ＩＧが流れないか、流れても極僅かであっても、図８（ｅ）に示すように、ＪＦＥＴ１０はオン状態を維持する。
図１０は、図９にターンオンモード１として示される、ターンオン期間の初期の一部のだけ、大きなゲート電流ＩＧが流れるとき、すなわちＪＦＥＴ１０がバイポーラ動作するときの、スイッチング回路３０における電流経路を示す説明図である。図１０に示すように、ゲート電流ＩＧは、第１経路において、抵抗Ｒ１をバイパスして、ＭＯＳＦＥＴ３５を介して流れる。なお、例えば抵抗Ｒ１の抵抗値は６０Ω、抵抗Ｒ２の抵抗値は０．５Ω程度に設定される。この抵抗Ｒ２の抵抗値及び第１の駆動回路３１が発生する正電圧の大きさにより、バイポーラ動作時のゲート電圧ＶＧＳ、ひいてはゲート電流ＩＧを調節することができる。本実施形態では、ＪＦＥＴ１０のバイポーラ動作時のゲート電圧ＶＧＳが約１２Ｖとなるように抵抗Ｒ２の抵抗値が設定されている。
図１２は、図１１にターンオンモード２として示される、ターンオン期間の中盤以降に、極小さな（ゼロを含む）ゲート電流ＩＧが流れるとき、すなわちＪＦＥＴ１０が（擬似）ユニポーラ動作するときの、スイッチング回路３０における電流経路を示す説明図である。図１２に示すように、ゲート電流ＩＧは、第１経路において、抵抗Ｒ１を及び抵抗Ｒ２を介して流れる。このため、ＪＦＥＴ１０のゲート端子には、立ち上がり電圧ＶＦ未満の小さなゲート電圧が印加され、ゲート電流も極僅か（ゼロを含む）となる。なお、本実施形態では、ＪＦＥＴ１０のユニポーラ動作時のゲート電圧ＶＧＳが約２．５Ｖとなるように抵抗Ｒ１，Ｒ２の抵抗値が設定されている。
図１４は、図１３にターンオフモードとして示される、ターンオフ期間における、スイッチング回路３０の電流経路を示す説明図である。ターンオフ期間においてはＪＦＥＴ１０がオフされ、かつ第１の駆動回路３１は負電圧（−１５Ｖ）を発生するので、図１４に示すように、ターンオン期間とは逆向きに第２経路を介して電流が流れる。これにより、ターンオン期間においてＪＦＥＴ１０のゲート端子に蓄積された電荷が放出される。このとき、本実施形態では、単にショットキーバリヤダイオードＤ１，Ｄ２を用いて電流経路を定めている。そして、本実施形態では、ターンオフ時の電流経路にキャパシタを含んでいないので、キャパシタからの放電が不要であり、速やかにゲート端子に蓄積された電荷を放出することができる。このとき、第２経路における抵抗Ｒ３によって、第２経路に流れる電流の大きさを調節することができる。換言すれば、ＪＦＥＴ１０をターンオフする際のスイッチング時間を抵抗Ｒ３によって調節することができる。なお、ターンオフ期間において、ゲート端子に蓄積された電荷が放出された後は、スイッチング回路３０を流れる電流はほぼゼロになる。
図１５（ａ）は、本実施形態によるスイッチング回路３０の要部を示す回路図である。本実施形態では、図１５（ａ）に示すように、抵抗Ｒ１と抵抗Ｒ２を直列接続しつつ、抵抗Ｒ１に対してＭＯＳＦＥＴ３５を並列に接続することにより、ターンオン期間におけるゲート電圧ＶＧＳの大きさを、立ち上がり電圧ＶＦ以上の電圧と、立ち上がり電圧ＶＦ未満の電圧とに切替えた。しかしながら、他の回路構成によっても、図１５（ａ）に示す回路と同等の機能を実現することができる。
例えば、図１５（ｂ）に示すように、第１の駆動回路３１が正電圧を出力するラインに抵抗Ｒ１を直列に接続するとともに、その抵抗Ｒ１に対して、ＭＯＳＦＥＴ３５と抵抗Ｒ２とを並列に接続するようにしても良い。このような回路構成により、ＭＯＳＦＥＴ３５がオンされたときには、抵抗Ｒ１と抵抗Ｒ２との合成抵抗値が、抵抗Ｒ１単独の抵抗値よりも低下する。このため、ショットキーバリヤダイオードＤ１を介してＪＦＥＴ１０のゲート端子に、立ち上がり電圧ＶＦ以上の電圧を印加し、ＪＦＥＴ１０をバイポーラ動作させることができる。
また、図１５（ｃ）に示すように、スイッチング素子Ｓ１と抵抗Ｒ１との直列接続回路と、スイッチング素子Ｓ２と抵抗Ｒ２との直列接続回路とを並列に接続した回路を、第１の駆動回路３１が正電圧を出力するラインに接続しても良い。この場合、スイッチング素子Ｓ１をオンすることにより、ＪＦＥＴ１０のゲート端子には、立ち上がり電圧ＶＦ未満のゲート電圧ＶＧＳが印加される。一方、スイッチング素子Ｓ１をオフして、スイッチング素子Ｓ２をオンするか、スイッチング素子Ｓ１とスイッチング素子Ｓ２とを同時にオンすることにより、ＪＦＥＴ１０のゲート端子には、立ち上がり電圧ＶＦ以上のゲート電圧ＶＧＳが印加される。
図１６は、ターンオン期間において、ゲート電圧ＶＧＳが高められる間のゲート電流Ｇによる損失を評価するための回路模式図を示している。図１６の回路において、電源ＶＤＣ＝０Ｖ、かつ第１の駆動回路３１が直流に対してオープンとなるキャパシタとみなして、ＪＦＥＴ１０の周期的な駆動による損失を評価した。この状態において、駆動損失が生じるのは、ゲート−ソース間の第１部分と、ゲート−ドレイン間の第２部分である。なお、ＪＦＥＴ１０をターンオフさせる際の損失は無視できる。
定常的なオン状態の損失は、ＪＦＥＴ１０のスイッチング周波数に依存し、それは、ゲート電圧ＶＧＳ、ゲート電流ＩＧ、及びデューティサイクルＶＴから予測可能である。
すなわち、ＪＦＥＴ１０を周期的に駆動する際のオン状態損失は以下の数式１により求めることができる。
（数１）
ＰGon＝ＶGSon-state×ＩGon-state
ＥGon-period＝ＰGon×（ＶＴ／ｆＰ−taux）
ＰGon-average＝ＥGon-period×ｆＰ
すなわち、平均のオン状態損失は、高められたゲート電圧ＶＧＳに対応するパルスの期間に関連する。
同様にして、ｔaux期間（ゲート電圧ＶＧＳが高められる期間）における、ゲート−ソース間の第１部分、及びゲート−ドレイン間の第２部分での損失、及びそれらの合計は、以下のようになる。
（数２）
ＰGS-taux＝ＥGS-taux×ｆＰ
ＰGD-taux＝ＥGD-taux×ｆＰ
ＰGtaux＝ＰGS-taux＋ＰGD-taux
数式１，２より、トータルの損失は、以下の数式３により得られる。
（数３）
Ｐtotal＝ＰGtaux＋ＰGon-average
定常的なオン状態においては、極僅かなゲート電流ＩＧが流れるだけであるので、オン状態損失も極小さい。従って、大部分の損失は、ｔａｕｘ期間において発生するが、そのｔａｕｘ期間は、ＪＦＥＴ１０のターンオン期間の初期の一部の期間に限られる。従って、トータルの損失も十分に小さくなる。
（第２実施形態）
次に、本発明の第２実施形態について、図１７〜図２０に基づいて説明する。なお、上述した第１実施形態と同様の構成に対しては同じ参照番号を付与することにより、説明を省略する。
上述した第１実施形態では、抵抗Ｒ１に対して並列にＭＯＳＦＥＴ３５を接続し、このＭＯＳＦＥＴ３５をオン・オフすることにより、第１駆動回路３１が発生した正電圧から、立ち上がり電圧ＶＦ以上の高ゲート電圧ＶＧＳと、立ち上がり電圧ＶＦ未満の低ゲート電圧ＶＧＳとを発生させた。
本実施形態では、立ち上がり電圧ＶＦ以上の高ゲート電圧ＶＧＳとして、レベルの異なる２種類の電圧をＪＦＥＴ１０のゲート端子に印加できるように、第１経路に抵抗Ｒ１ａ，抵抗Ｒ１ｂを有し、かつそれぞれの抵抗Ｒ１ａ，Ｒ１ｂと並列にＭＯＳＦＥＴ３５ａ，３５ｂを接続した。
これにより、例えば、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満であって、ＪＦＥＴ１０をオンする際に初期の一部の期間だけＪＦＥＴ１０をバイポーラ動作させるときには、２つの第２の駆動回路３２ａ，３２ｂの一方のみから駆動信号を出力させ、ＭＯＳＦＥＴ３５ａ，３５ｂの一方のみをオンする。これにより、立ち上がり電圧ＶＦ以上であるが、相対的に低いゲート電圧ＶＧＳをＪＦＥＴ１０のゲート端子に印加することができる。その相対的に低いゲート電圧ＶＧＳは、ＪＦＥＴ１０をターンオンする際のスイッチング時間を短縮するために印加されるものであるが、そのゲート電圧ＶＧＳの印加によって流れるゲート電流ＩＧの電流値を、図１８に示すように、小さく抑えることができる。これにより、ＪＦＥＴ１０をターンオンする際の損失をより低減することができる。
そして、ＪＦＥＴ１０が高温となったときには、２つの第２の駆動回路３２ａ，３２ｂの両方から駆動信号を出力させ、２つのＭＯＳＦＥＴ３５ａ，３５ｂを同時にオンする。これにより、第１の駆動回路３１が発生した正電圧は、抵抗Ｒ１ａ，Ｒ１ｂの両方をバイパスして伝えられるので、相対的に高いゲート電圧ＶＧＳをＪＦＥＴ１０のゲート端子に印加することができる。これにより、図１８に示すように、より高いゲート電流ＩＧがＪＦＥＴ１０を流れるので、ＪＦＥＴ１０の高温動作時のオン抵抗をより効果的に低減することができる。
また、図１９に示すように、ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ以上である場合には、ターンオン期間において、その温度に応じて必要な時間だけ継続的にＪＦＥＴ１０に相対的に高いゲート電流ＩＧが流れるようにしてバイポーラ動作させても良い。
さらに、図２０に示すように、ＪＦＥＴ１０の温度に関する閾値温度を２段階に設定し、ＪＦＥＴ１０の温度が属する温度領域に応じて、ＪＦＥＴ１０をバイポーラ動作させる際の態様を変更させても良い。具体的には、ＪＦＥＴ１０の温度が、１段階目の閾値温度を越えた場合には、一方のＭＯＳＦＥＴ３５ａ，３５ｂのみをオンさせて、ＪＦＥＴ１０に相対的に低いゲート電流ＩＧが流れるようにし、２段階目の閾値温度を越えた場合には、両方のＭＯＳＦＥＴ３５ａ，３５ｂをオンさせて、ＪＦＥＴ１０に相対的に高いゲート電流ＩＧが流れるようにしても良い。
このようにすれば、ＪＦＥＴ１０の温度が高くなるほど、ＪＦＥＴ１０のオン抵抗の低減度合を高めることができるので、ＪＦＥＴ１０をより高い温度範囲まで動作させることが可能になる。
なお、上記した例では、ＪＦＥＴ１０をバイポーラ動作させる際に、ゲート電流ＩＧの大きさを２段階に変化させたが、抵抗及びＭＯＳＦＥＴの組を３個以上設けて、ゲート電流ＩＧの大きさを３段階以上に変化させても良い。
（第３実施形態）
次に、本発明の第３実施形態について、図２１〜図２３に基づいて説明する。なお、上述した第１実施形態と同様の構成に対しては同じ参照番号を付与することにより、説明を省略する。
本実施形態も、第２実施形態と同様に、ＪＦＥＴ１０の温度などに応じて、ＪＦＥＴ１０を流れるゲート電流ＩＧの大きさを変更できるようにしたものである。ただし、第２実施形態では、ゲート電流ＩＧの大きさを段階的にしか変更することができなかったが、本実施形態では、連続的にゲート電流ＩＧの大きさを変更できるようにした点が異なる。
ゲート電流ＩＧの大きさを連続的に変化できるようにするために、本実施形態では、定電流源４０、定電流源４０からの電流を調節して出力するＭＯＳＦＥＴ４１、及びＪＦＥＴ１０の温度に応じてＭＯＳＦＥＴ４１のオン状態を制御する第３の駆動回路４２を備えている。
本実施形態では、ＪＦＥＴ１０の温度が閾値電圧Ｔｔｈ未満である場合には、第１実施形態と同様に、ＭＯＳＦＥＴ３５が、ＪＦＥＴ１０のターンオン期間の初期の一部の期間のみオンされる。
ただし、ＪＦＥＴ１０の温度が閾値電圧Ｔｔｈ以上になると、ＭＯＳＦＥＴ３５に加えて、ＭＯＳＦＥＴ４１もオンされる。ＭＯＳＦＥＴ４１のオン状態は、ＪＦＥＴ１０の温度に応じて、温度が高くなるほど、より高い電流が流れるように、第３の駆動回路４２によって制御される。この結果、図２２又は図２３に示されるように、ＪＦＥＴ１０の温度が高くなるほど、ＪＦＥＴ１０には高いゲート電流ＩＧが流されることによって、ＪＦＥＴ１０はバイポーラ動作を行う。従って、第２実施形態に比較しても、より高精度に、高温時におけるＪＦＥＴ１０のオン抵抗の低減を図ることができる。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態に何ら制限されることなく、本発明の主旨を逸脱しない範囲において、種々の変形が可能である。
例えば、上述した実施形態では、本発明のスイッチング回路３０をノーマリオフ型のＪＦＥＴ１０に適用した例について説明した。しかしながら、本発明のスイッチング回路は、ノーマリオン型のＪＦＥＴに適用しても良い。ただし、ノーマリオン型のＪＦＥＴは、ターンオンのスイッチング時間は元々短いので、ＪＦＥＴの温度が閾値温度以上の高温になったときにだけ、ＪＦＥＴをバイポーラ動作させれば良い。これにより、上述した実施形態と同様に、高温時のオン抵抗の増加を抑制することができる。
また、上述した実施形態では、温度センサを用いてＪＦＥＴ１０の温度を測定するように構成されたが、例えば、ＪＦＥＴ１０やショットキーバリヤダイオードがオンするオン電圧は、温度に応じて変化するので、それらのオン電圧に基づいて、ＪＦＥＴ１０の温度を検出するようにしても良い。
また、上述した各実施形態において、ＪＦＥＴの温度に関する閾値温度は１５０℃以上の温度に設定されることが好ましい。さらに、その閾値温度を２００℃以上の温度に設定することが好ましい。ＪＦＥＴの動作温度が１５０℃を超えると、オン抵抗が増加し始め、２００℃を超えると、そのオン抵抗の増加が顕著になるためである。
ＪＦＥＴの温度変化に伴うオン抵抗の増加を示すグラフである。 （ａ）は、チップにおいて、ＪＦＥＴを形成したエリアを示す図であり、（ｂ）は、一例としてのＪＦＥＴ１０の構成を示す断面図であり、（ｃ）は、（ａ）に示すチップの一部断面図である。 室温（約２５℃）時において、ゲート電極に立ち上がり電圧ＶＦ以下の正電圧を印加して、ＪＦＥＴ１０をユニポーラ動作させた場合と、ゲート電極に立ち上がり電圧ＶＦ以上の電圧を印加して、ゲート電流ＩＧが流れるようにしてＪＦＥＴ１０をバイポーラ動作させた場合とにおける、ドレイン−ソース間の端子電圧ＶＤＳとドレイン電流ＩＤとの関係を調べてグラフ化した図である 高温（２５０℃）時において、ゲート電極に立ち上がり電圧ＶＦ以下の正電圧を印加して、ＪＦＥＴ１０をユニポーラ動作させた場合と、ゲート電極に立ち上がり電圧ＶＦ以上の電圧を印加して、ゲート電流ＩＧが流れるようにしてＪＦＥＴ１０をバイポーラ動作させた場合とにおける、ドレイン−ソース間の端子電圧ＶＤＳとドレイン電流ＩＤとの関係を調べてグラフ化した図である。 第１実施形態による、スイッチング回路３０の構成を示す回路図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０のゲート端子に流れるゲート電流ＩＧの様子を示した図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０に、図６とは異なる態様でゲート電流ＩＧを流した場合の様子を示した図である。 スイッチング回路３０の動作を説明するためのものであって、（ａ）は、第１の駆動回路３１に入力される主電圧信号ＩＮを示す波形図、（ｂ）は、第２の駆動回路３２から出力されるＭＯＳＦＥＴ３５の駆動信号を示す波形図、（ｃ）は、ＪＦＥＴ１０のゲート端子に印加されるゲート電圧ＶＧＳを示す波形図、（ｄ）は、ＪＦＥＴ１０に流れるゲート電流ＩＧを示す波形図、（ｅ）は、ＪＦＥＴ１０のドレインーソース間電圧を示す波形図である。 ターンオン期間の初期の一部のだけ、大きなゲート電流ＩＧが流れる、ターンオンモード１を説明するための波形図である。 ターンオンモード１において、スイッチング回路３０に流れる電流の経路を示す回路図である。 ターンオン期間の中盤以降に、極小さなゲート電流ＩＧが流れる、ターンオンモード２を説明するための波形図である。 ターンオンモード２において、スイッチング回路３０に流れる電流の経路を示す回路図である。 ＪＦＥＴ１０がターンオフされるターンオフモードを示す波形図である。 ターンオフモードにおいて、スイッチング回路３０に流れる電流の経路を示す回路図である。 （ａ）は、第１実施形態によるスイッチング回路３０の要部を示す回路図、（ｂ）は、スイッチング回路３０の要部の他の回路構成を示す回路図、（ｃ）は、さらにスイッチング回路３０の要部のその他の回路構成を示す回路図である。 ターンオン期間において、ゲート電圧ＶＧＳが高められる間のゲート電流Ｇによる損失を評価するための回路模式図である。 第２実施形態による、スイッチング回路３０の構成を示す回路図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０のゲート端子に流れるゲート電流ＩＧの様子を示した図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０に、図１８とは異なる態様でゲート電流ＩＧを流した場合の様子を示した図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０に、図１８、図１９とは異なる態様でゲート電流ＩＧを流した場合の様子を示した図である。 第３実施形態による、スイッチング回路３０の構成を示す回路図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０のゲート端子に流れるゲート電流ＩＧの様子を示した図である。 ＪＦＥＴ１０の温度が閾値温度Ｔｔｈ未満の場合と、閾値温度Ｔｔｈ以上の場合に、ＪＦＥＴ１０に、図２２とは異なる態様でゲート電流ＩＧを流した場合の様子を示した図である。
符号の説明
１ チップ
２ ＪＦＥＴ形成エリア
３ ショットキーバリヤダイオード形成エリア
１０ ＪＦＥＴ
３０ スイッチング回路
３１ 第１の駆動回路
３２ 第２の駆動回路
３３ 温度検出装置
３４ 出力切替回路
３５ ＭＯＳＦＥＴ
３６、３７ 電流測定器
３８ 温度センサ

Claims (11)

  1. 所定閾値電圧未満のゲート電圧の印加により、ユニポーラトランジスタとしてスイッチング動作（ユニポーラ動作）を行なうとともに、前記所定閾値電圧以上のゲート電圧の印加により、ゲート電流が流れてバイポーラトランジスタとしてスイッチング動作（バイポーラ動作）を行う接合型電界効果トランジスタと、
    前記接合型電界効果トランジスタの温度を検出する温度検出手段と、
    前記温度検出手段によって検出された温度が所定の閾値温度未満であるとき、前記所定閾値電圧未満のゲート電圧を印加して前記接合型電界効果トランジスタをユニポーラ動作させる一方、前記閾値温度以上であるとき、前記所定閾値電圧以上のゲート電圧を印加して前記接合型電界効果トランジスタをバイポーラ動作させるゲート電圧印加回路と、を備えることを特徴とするスイッチング回路。
  2. 前記ゲート電圧印加回路は、
    前記接合型電界効果トランジスタに対して前記所定閾値電圧以上のゲート電圧を印加するために、前記所定閾値電圧以上の正電圧を発生する電圧発生回路と、
    前記電圧発生回路と前記接合型電界効果トランジスタのゲート端子との間に設けられ、抵抗値を変化させる抵抗値可変回路と、を備え
    前記抵抗値可変回路によって、前記電圧発生回路と前記接合型電界効果トランジスタのゲート端子間の抵抗値を変化させることにより、前記電圧発生回路が発生する正電圧に基づいて前記接合型電界効果トランジスタのゲート端子に印加するゲート電圧を、前記所定閾値電圧未満の電圧と所定閾値電圧以上の電圧とに切り替えることを特徴とする請求項１に記載のスイッチング回路。
  3. 前記抵抗値可変回路は、３段階以上の複数段階に抵抗値を変化させるものであって、前記閾値温度以上となったときの前記接合型電界効果トランジスタの温度レベルに応じて、前記ゲート電圧を、前記所定閾値電圧以上の範囲で複数段階に変化させることを特徴とする請求項２に記載のスイッチング回路。
  4. 前記ゲート電圧印加回路は、前記接合型電界効果トランジスタの温度が前記所定閾値温度以上となったとき、前記接合型電界効果トランジスタのゲート端子に印加するゲート電圧を、所定閾値電圧以上の電圧と前記所定閾値電圧未満の電圧とに交互に切り替えることを特徴とする請求項２又は請求項３に記載のスイッチング回路。
  5. 前記ゲート電圧印加回路は、前記電圧発生回路と前記接合型電界効果トランジスタのゲート端子との接続線に補助電流を供給するとともに、当該補助電流を連続的に変化させる補助電流供給回路をさらに備え、
    前記電圧発生回路及び抵抗値可変回路によって、前記所定閾値電圧以上のゲート電圧が前記接合型電界効果トランジスタのゲート端子に印加されるとき、前記補助電流供給回路は、前記接合型電界効果トランジスタの温度が高くなるにつれて、前記補助電流を増加させることにより、前記接合型電界効果トランジスタの温度に応じて前記ゲート電流を連続的に調整することを特徴とする請求項２に記載のスイッチング回路。
  6. 前記接合型電界効果トランジスタは、ノーマリオフ型のものであり、
    前記ゲート電圧印加回路は、前記接合型電界効果トランジスタの温度が前記所定閾値温度未満である場合にも、前記接合型電界効果トランジスタをオンする際に、初期の一部の期間だけ、前記所定閾値電圧以上のゲート電圧を印加して前記接合型電界効果トランジスタをバイポーラ動作させることを特徴とする請求項１乃至請求項５のいずれかに記載のスイッチング回路。
  7. 前記電圧発生回路は、前記所定閾値電圧以上の正電圧に加え、負電圧も発生するものであり、
    前記抵抗値可変回路は、前記電圧発生回路が正電圧を発生したときに、前記電圧発生回路から前記接合型電界効果トランジスタのゲート端子へと電流を導通させる第１の導通経路と、前記電圧発生回路が負電圧を発生したときに、前記接合型電界効果トランジスタのゲート端子から前記電圧発生回路へと電流を導通させる第２の導通経路とを独立して備えることを特徴とする請求項２乃至請求項５のいずれかに記載のスイッチング回路。
  8. 前記第１の導通経路と前記第２の導通経路とにはそれぞれショットキーバリヤダイオードが挿入され、それらのショットキーバリヤダイオードによって電流の導通方向が制限されることを特徴とする請求項７に記載のスイッチング回路。
  9. 前記接合型電界効果トランジスタは、ワイドギャップ半導体である、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及びダイヤモンドのいずれかからなることを特徴とする請求項１乃至請求項８のいずれかに記載のスイッチング回路。
  10. 前記接合型電界効果トランジスタは、前記炭化ケイ素（ＳｉＣ）からなるとともに、前記所定の閾値温度が１５０℃以上の温度に設定されることを特徴とする請求項９に記載のスイッチング回路。
  11. 前記所定の閾値温度が２００℃以上の温度に設定されることを特徴とする請求項１０に記載のスイッチング回路。
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