JP6223938B2 - ゲート制御装置、半導体装置、及び半導体装置の制御方法 - Google Patents

ゲート制御装置、半導体装置、及び半導体装置の制御方法 Download PDF

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Description

本発明の実施形態は、ゲート制御装置、半導体装置、及び半導体装置の制御方法に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系の半導体が期待されている。ＧａＮ系の半導体デバイスはＳｉ（シリコン）と比較して広いバンドギャップを備え、Ｓｉの半導体デバイスと比較して、高い耐圧、低い損失が実現できる。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。ＧａＮ系のＨＥＭＴの１種として接合型のＨＥＭＴがある。
接合型のＨＥＭＴでは、例えば、ゲート電極にｐ型のＧａＮ系半導体を適用することにより、ノーマリーオフ動作を実現する。同時に、ゲート電極からチャネルに正孔（ホール）を注入することにより伝導度変調を生じさせ、オン抵抗を低減することが可能である。しかし、正孔が注入されることにより、スイッチング時間が長くなるという問題がある。
特開２０１３−４２１９３号公報
本発明が解決しようとする課題は、接合型電界効果トランジスタのスイッチング時間を短くするゲート制御装置を提供することにある。
実施形態のゲート制御装置は、ソース電極とドレイン電極とゲート電極を有し、トランジスタがオン状態になる第１の閾値と、トランジスタに伝導度変調が生ずる第２の閾値を有する接合型電界効果トランジスタの前記ゲート電極に印加するゲート電圧を、前記ドレイン電極から前記ソース電極に向かう向きの順方向電流を流す際に、前記ゲート電圧が前記第２の閾値以上となるよう制御し、前記順方向電流を遮断する際に、前記ゲート電圧の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御し、前記ソース電極から前記ドレイン電極に向かう向きの逆方向電流を流す際に、前記ゲート電圧と前記ドレイン電圧の差分が前記第２の閾値以上となるよう制御し、前記ゲート電圧とドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御した後、前記ゲート電圧と前記ドレイン電圧の差分を前記第１の閾値未満に制御する。
第１の実施形態の半導体装置の要部を示す回路図。 第１の実施形態の接合型電界効果トランジスタの模式断面図。 第１の実施形態の接合型電界効果トランジスタの動作の説明図。 第１の実施形態の接合型電界効果トランジスタの閾値の説明図。 第１の実施形態の半導体装置の制御方法の一例の説明図。 第１の実施形態の半導体装置の制御方法の別の一例の説明図。 比較形態の半導体装置の制御方法の説明図。 比較形態の半導体装置の動作のシミュレーション結果を示す図。 第１の実施形態の接合型電界効果トランジスタの動作の説明図。 第１の実施形態の半導体装置の制御方法の一例の説明図。 第２の実施形態の半導体装置の要部を示す回路図。 第３の実施形態の半導体装置の要部を示す回路図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、及び、それらの中間組成を備える半導体の総称である。
また、本明細書中、「ゲート電圧」、「ドレイン電圧」とは、「ソース電圧」を基準とする電圧を意味する。
（第１の実施形態）
本実施形態の半導体装置は、ソース電極とドレイン電極とゲート電極を有し、トランジスタがオン状態になり、ソース電極とドレイン電極との間に電流が流れ始める第１の閾値と、トランジスタに伝導度変調が生じ、ソース電極とゲート電極との間に電流が流れ始める第２の閾値を有する接合型電界効果トランジスタと、ゲート電極に印加するゲート電圧を、ドレイン電極からソース電極に向かう向きの順方向電流を流す際に、ゲート電圧が第２の閾値以上となるよう制御し、順方向電流を遮断する際に、ゲート電圧の時間変化割合が第２の閾値と１の閾値との間の電圧で減少に転ずる点を有するよう制御するゲート制御装置と、を備える。
図１は、本実施形態の半導体装置の要部を示す回路図である。本実施形態の半導体装置は、例えば、インバータ回路を備えるインテリジェントパワーモジュールである。図１は、インバータ回路を構成するスイッチングユニットの一つを示す図である。図１（ａ）は、スイッチングユニットの全体回路図、図１（ｂ）は、スイッチングユニット内の遅延回路の一例を示す回路図である。
本実施形態の半導体装置は、接合型電界効果トランジスタ（ＪＦＥＴ）の一例となるＧａＮ系ＨＥＭＴ１０と、ゲート制御装置の一例となるゲート駆動回路２０を備える。
図２は、本実施形態の接合型電界効果トランジスタの模式断面図である。ＧａＮ系ＨＥＭＴ１０は、ノーマリーオフ型のトランジスタである。ＧａＮ系ＨＥＭＴ１０は、ＧａＮのチャネル層１４、ＡｌＧａＮのバリア層１５、ソース電極１１、ドレイン電極１２、ゲート電極１３を備える。
ソース電極１１及びドレイン電極１２は、例えば、金属である。ゲート電極１３は、例えば、ｐ型のＡｌＧａＮのキャップ層１３ａと金属層１３ｂとの積層構造である。
図３は、本実施形態の接合型電界効果トランジスタの動作の説明図である。
ＧａＮ系ＨＥＭＴ１０では、ＧａＮのチャネル層１４とＡｌＧａＮのバリア層１５とのの界面に、２次元電子ガス（２ＤＥＧ）が誘起される。ゲート電極１３に、ゲート電圧として第１の閾値（Ｖｔｈ１）以上の電圧が印加されると、トランジスタがオン状態になる。トランジスタがオン状態になると、ソース電極１１とドレイン電極１２間に電流が流れ始める（図３（ａ））。
本明細書では、ドレイン電極１２からソース電極１１に向かう向きの電流を、順方向電流、ソース電極１１からドレイン電極１２に向かう向きの電流を、逆方向電流と称する。図３は、順方向電流の場合を示している。
また、ゲート電極１３に、ＡｌＧａＮのバリア層１５とｐ型のＡｌＧａＮのキャップ層１３ａとの接合の順方向降下電圧（ＶＦ）以上のゲート電圧が印加されると、ゲート電極１３からチャネル層１４に正孔が注入され、伝導度変調が生ずる（図３（ｂ））。伝導度変調が生ずるゲート電圧を第２の閾値（Ｖｔｈ２）とする。伝導度変調が生ずることにより、ＧａＮ系ＨＥＭＴ１０のオン抵抗が低減する。この際、ゲート電極１３とソース電極１１との間にゲート電流が流れる。
図４は、本実施形態の接合型電界効果トランジスタの閾値の説明図である。図４（ａ）が第１の閾値（Ｖｔｈ１）の定義を示す図である。図４（ｂ）が第２の閾値（Ｖｔｈ２）を定義する図である。
図４（ａ）に示すように、トランジスタがオン状態になる第１の閾値（Ｖｔｈ１）は、Ｘ軸をゲート電圧、Ｙ軸をドレイン電流とした場合の電流−電圧曲線の接線のうち、最大傾斜を持つもののＸ切片の値と定義する。また、図４（ｂ）に示すように、トランジスタに伝導度変調が生ずる第２の閾値（Ｖｔｈ２）は、Ｘ軸をゲート電圧、Ｙ軸をゲート電流とした場合の電流−電圧曲線の接線のうち、最大傾斜を持つもののＸ切片の値と定義する。ドレイン電圧（Ｖｄ）＝１Ｖで計測を行う。
図１に示すように、ＧａＮ系ＨＥＭＴ１０のソース電極１１はソース端子１００に、ドレイン電極１２はドレイン端子２００に、ゲート電極１３はゲート端子３００に、それぞれ接続されている。ドレイン端子２００は、例えば、モータなどの誘導性負荷に接続される。
ゲート駆動回路２０は、高ゲート電圧（ＶｇＨ）用の電源が接続される電源端子２１ａ、低ゲート電圧（ＶｇＬ）用の電源が接続される電源端子２１ｂ、スイッチ回路２２ａ、２２ｂ、２２ｃ、抵抗素子２３ａ、２３ｂ、ＸＯＲ回路２４、ＮＯＲ回路２５、遅延回路２６、ソース端子１００の電位又はソース端子１００の電位よりも低い電位が与えられる端子２７を備える。図１（ｂ）は、遅延回路２６の一例を示す。
ゲート駆動回路２０は、ゲート駆動信号発生源３０に接続される。ゲート駆動回路２０は、ゲート駆動信号発生源３０から入力されるオン・オフ信号に基づき、ＧａＮ系ＨＥＭＴ１０のゲート電圧を制御する。
ゲート駆動回路２０は、ドレイン電極１２からソース電極１１に向かう向きの順方向電流を流す際に、ゲート電圧が第２の閾値（Ｖｔｈ２）以上となるよう制御し、順方向電流を遮断する際に、ゲート電圧の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点を有するよう制御する機能を備えている。
次に、本実施形態の半導体装置の制御方法について説明する。
本実施形態の半導体装置の制御方法は、ソース電極とドレイン電極とゲート電極を有し、ソース電極とドレイン電極との間に電流が流れ始める第１の閾値と、ソース電極とゲート電極との間に電流が流れ始める第２の閾値を有する接合型電界効果トランジスタのゲート電極に印加するゲート電圧を、ドレイン電極からソース電極に向かう向きの順方向電流を流す際に、ゲート電圧が第２の閾値以上となるよう制御し、順方向電流を遮断する際に、ゲート電圧の時間変化割合が第２の閾値と第１の閾値との間の電圧で減少に転ずる点を有するよう制御する。
図５は、本実施形態の半導体装置の制御方法の一例の説明図である。横軸が時間、縦軸が図１のＧａＮ系ＨＥＭＴ１０のゲート電極１３に印加されるゲート電圧（Ｖｇｓ）を示す。
ＧａＮ系ＨＥＭＴ１０をオン状態にする場合、すなわち、ドレイン電極１２からソース電極１１に向かう向きの順方向電流を流す際に、ゲート駆動回路２０が、ゲート電圧が第２の閾値（Ｖｔｈ２）以上となるよう制御する。ゲート電圧が第２の閾値（Ｖｔｈ２）以上であるため、正孔がチャネル層１４に注入されて伝導度変調が生じ、ＧａＮ系ＨＥＭＴ１０のオン抵抗の低い状態が維持される。
次に、ＧａＮ系ＨＥＭＴ１０をオフ状態にする場合、すなわち、順方向電流を遮断する際に、ゲート電圧の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点（図５中点Ｐ）を有するよう制御する。そして、その後、ゲート電圧を第１の閾値（Ｖｔｈ１）未満とする。
図５では、ゲート電圧を階段状に変化させ、ゲート電圧を第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の一定の電圧で所定の時間（ｔｄ）維持するよう制御する場合を示している。図５の場合は、点Ｐで、ゲート電圧の時間変化割合がゼロになる。
図１（ａ）のゲート制御回路２０では、第２の閾値（Ｖｔｈ２）以上の電圧（ＶｇＨ）が電源端子２１ａから供給される。また、第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧（ＶｇＬ）が電源端子２１ｂから供給される。
図６は、本実施形態の半導体装置の制御方法の別の一例の説明図である。横軸が時間、縦軸が図１のＧａＮ系ＨＥＭＴ１０のゲート電極１３に印加されるゲート電圧を示す。
図６の場合は、図５と異なり、ＧａＮ系ＨＥＭＴ１０をオフ状態にする場合、ゲート電圧をなだらかに低下させる。図６の場合も、ゲート電圧の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点（図６中点Ｐ）を有するよう制御される。図６の場合、ゲート電圧が、第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧に所定の時間（ｔｄ）維持される。図６の場合、時間−電圧曲線が、第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間で、下に凸の変曲点を持つよう制御されている。
次に、本実施形態の作用及び効果について説明する。
図７は、比較形態の半導体装置の制御方法の説明図である。横軸が時間、縦軸がＧａＮ系ＨＥＭＴのゲート電極に印加されるゲート電圧（Ｖｇｓ）を示す。
比較形態では、ＧａＮ系ＨＥＭＴをオン状態にする場合、本実施形態同様、ゲート電圧が第２の閾値（Ｖｔｈ２）以上となるよう制御する。一方、ＧａＮ系ＨＥＭＴをオフ状態にする場合は、本実施形態と異なり、ゲート電圧を直線的にゼロにまで落としている。
比較形態の場合は、ゲート電圧をゼロにした後も、チャネル層には注入された正孔が残り、この正孔が消滅するまでドレイン電流が流れ続ける。このため、スイッチング時間が長くなるという問題が生ずる。
本実施形態によれば、ＧａＮ系ＨＥＭＴ１０をオフ状態にする場合、すなわち、順方向電流を遮断する際に、ゲート電圧の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点（図５、図６中点Ｐ）を有するよう制御する。これにより、ゲート電圧をゼロにするまでの間、所定の時間（ｔｄ）の間、正孔が注入されずにトランジスタがオンしている状態が保たれる。
正孔が注入されない時間を設けることにより、この時間内にチャネル層１４内の正孔が消滅する。よって、ＧａＮ系ＨＥＭＴ１０のスイッチング時間を短くすることが可能となる。
図８は、比較形態の半導体装置の動作の実測波形である。正孔によるスイッチング時間の遅延を計測するためにゲート電圧を負電圧まで下げている。
ゲート電圧を十分に下げてオフした場合でも、ドレイン電圧が所望の値に達するまでに１８ｎｓｅｃかかっている。少なくとも、この１８ｎｓｅｃの間は、チャネル層に正孔が残留していると考えられる。
したがって、本実施形態において、ゲート電圧が、第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧に維持される所定の時間（ｔｄ）が、１８ｎｓｅｃ以上であることが望ましい。
次に、本実施形態の半導体装置及びその制御方法において、ソース電極からドレイン電極に向かう向きの逆方向電流を流す際に、ゲート電圧とドレイン電圧の差分が第２の閾値以上となるよう制御し、ゲート電圧とドレイン電圧の差分を第２の閾値から低下させる際に、ゲート電圧とドレイン電圧の差分の時間変化割合が第２の閾値と第１の閾値との間の電圧で減少に転ずる点を有するよう制御した後、ゲート電圧とドレイン電圧の差分を第１の閾値以下に制御する場合について説明する。
ソース電極からドレイン電極に向かう向きの逆方向電流を流す場合とは、例えば、半導体装置がインバータ回路を構成するスイッチングユニットの一つであり、ＧａＮ系ＨＥＭＴ１０に還流電流を流す場合である。すなわち、図１で、ソース端子１００側が相対的に正の電圧、ドレイン端子２００側が相対的に負の電圧となる場合である。
図９は、本実施形態の接合型電界効果トランジスタの動作の説明図である。ソース電極１１からドレイン電極１２に向かう向きの逆方向電流を流す場合の動作を説明する。逆方向電流を流す場合、ソース電極１１の電圧が、相対的にドレイン電極１２よりも高くなっている。
ＧａＮ系ＨＥＭＴ１０では、ＧａＮのチャネル層１４とＡｌＧａＮのバリア層１５とのの界面に、２次元電子ガス（２ＤＥＧ）が誘起される。ゲート電極１３とドレイン電極１２に、ゲート電圧とドレイン電圧の差分が第１の閾値（Ｖｔｈ１）以上となる電圧が印加されると、トランジスタがオン状態になる。トランジスタがオン状態になると、ソース電極１１とドレイン電極１２間に電流が流れ始める（図９（ａ））。
上述のように、本明細書では、ドレイン電極１２からソース電極１１に向かう向きの電流を、順方向電流、ソース電極１１からドレイン電極１２に向かう向きの電流を、逆方向電流と称する。図９は、逆方向電流の場合を示している。
また、ゲート電極１３及びドレイン電極１２に、ゲート電圧とドレイン電圧の差分が第２の閾値（Ｖｔｈ２）以上の電圧が印加されると、伝導度変調が生ずることにより、ＧａＮ系ＨＥＭＴ１０のオン抵抗が低減する（図９（ｂ））。
ゲート駆動回路２０は、ソース電極１１からドレイン電極１２に向かう向きの逆方向電流を流す際に、ゲート電圧とドレイン電圧の差分が第２の閾値（Ｖｔｈ２）以上となるよう制御し、ゲート電圧とドレイン電圧の差分を第２の閾値（Ｖｔｈ２）から低下させる際に、ゲート電圧とドレイン電圧の差分の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点を有するよう制御した後、ゲート電圧とドレイン電圧の差分を第１の閾値（Ｖｔｈ１）以下に制御する機能を備えていることが望ましい。
本実施形態の半導体装置の制御方法において、ソース電極１１からドレイン電極１２に向かう向きの逆方向電流を流す際に、ゲート電圧とドレイン電圧の差分が第２の閾値（Ｖｔｈ２）以上となるよう制御し、ゲート電圧とドレイン電圧の差分を第２の閾値（Ｖｔｈ２）から低下させる際に、ゲート電圧とドレイン電圧の差分の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点を有するよう制御した後、ゲート電圧とドレイン電圧の差分を第１の閾値（Ｖｔｈ１）以下に制御することが望ましい。
図１０は、本実施形態の半導体装置の制御方法の一例の説明図である。上図は、横軸が時間、縦軸が図１のＧａＮ系ＨＥＭＴ１０のゲート電極１３及びドレイン電極１２に印加される、ゲート電圧とドレイン電圧の差分（Ｖｇｓ−Ｖｄｓ）を示す。また、下図はＧａＮ系ＨＥＭＴ１０に流れる逆方向電流を示す。
下図に示すように、還流期間の間、ＧａＮ系ＨＥＭＴ１０に還流電流が流れる。すなわち、逆方向電流が流れる。この還流期間は、インバータ回路の動作で規定される。
一般に、還流期間の所定の時間内の間、ＧａＮ系ＨＥＭＴ１０のオン抵抗を低減して損失を低減するため、ゲート電圧とドレイン電圧の差分を所定の電圧まで上げる。この期間を同期整流期間と称する。還流期間と同期整流期間を一致させると、インバータ回路内で短絡が生じる恐れがあるため、一般に還流期間と同期整流期間との間にはタイムラグが設けられる。還流期間が終了する前のタイムラグを第２の所定時間（ｔｄｒ２）とする。
仮に、同期整流期間を終了させる場合、ゲート電圧とドレイン電圧の差分を直線的にゼロにまで落とすと、ゲート電圧とドレイン電圧の差分をゼロにした後も、チャネル層には正孔が残る。このため、仮に第２の所定時間（ｔｄｒ２）が短いと、還流期間が終了した後も、ＧａＮ系ＨＥＭＴ１０に逆回復電流が流れ、インバータ回路内で短絡が生じる恐れがある。
本実施形態では、同期整流期間において、ゲート電圧とドレイン電圧の差分を第２の閾値（Ｖｔｈ２）から低下させる際に、ゲート電圧とドレイン電圧の差分の時間変化割合が第２の閾値（Ｖｔｈ２）と第１の閾値（Ｖｔｈ１）との間の電圧で減少に転ずる点（図１０の上図点Ｐ）を有するよう制御した後、ゲート電圧とドレイン電圧の差分を第１の閾値（Ｖｔｈ１）以下に制御する。
これにより、同期整流期間において、所定の時間（ｔｄｒ１）の間、正孔が注入されずにトランジスタがオンしている状態が保たれる。
正孔が注入されない時間を設けることにより、この時間内にチャネル層１４内の正孔が消滅する。したがって、ＧａＮ系ＨＥＭＴ１０に逆回復電流が流れ、インバータ回路内で短絡が生じることを防止できる。
特に、図１０の例では、ゲート電圧とドレイン電圧の差分を階段状に変化させ、ゲート電圧とドレイン電圧の差分を第２の閾値（Ｖｔｈ２）から低下させる際に、ゲート電圧とドレイン電圧の差分を第２の閾値（Ｖｔｈ２）と１の閾値との間の一定の電圧で第１の所定の時間（ｔｄｒ１）維持するよう制御する。その後、ゲート電圧とドレイン電圧の差分を、逆方向電流の遮断に至るまで、すなわち還流期間が終わるまでに、第１の閾値（Ｖｔｈ１）未満に第２の所定の時間（ｔｄｒ２）維持する。図１０の場合は、点Ｐで、ゲート電圧とドレイン電圧の差分の時間変化割合がゼロになる。
還流期間が終了した後に、ＧａＮ系ＨＥＭＴ１０に逆回復電流が流れることを防止する観点から、第１の所定の時間（ｔｄｒ１）と第２の所定の時間（ｔｄｒ２）の和が１８ｎｓｅｃ以上であることが望ましい。
以上、本実施形態によれば、接合型電界効果トランジスタのスイッチング時間を短くするゲート制御装置、半導体装置、及び半導体装置の制御方法が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、ゲート制御回路の回路構成が異なること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の要部を示す回路図である。本実施形態の半導体装置は、例えば、インバータ回路を備えるインテリジェントパワーモジュールである。図１１は、インバータ回路を構成するスイッチングユニットの一つを示す図である。図１１は、スイッチングユニットの全体回路図である。
本実施形態のゲート駆動回路４０は、ゲート電圧用の電源が接続される電源端子４１、スイッチ回路４２ａ、４２ｂ、４２ｃ、抵抗素子４３ａ、４３ｂ、ＮＯＲ回路４５、降圧用ダイオード４４、遅延回路４６、ソース端子１００の電位又はソース端子１００の電位よりも低い電位が与えられる端子４７を備える。を備える。降圧用ダイオード４４は、例えば、ＰＩＮダイオードである。
ゲート駆動回路４０は、ゲート駆動信号発生源３０に接続される。ゲート駆動回路４０は、ゲート駆動信号発生源３０から入力されるオン・オフ信号に基づき、ＧａＮ系ＨＥＭＴ１０のゲート電圧を制御する。
本実施形態によれば、第１の実施形態同様、接合型電界効果トランジスタのスイッチング時間を短くするゲート制御装置、半導体装置、及び半導体装置の制御方法が実現できる。また、ゲート電圧用の電源として、高低２つの電源を設けることが不要となり簡単な回路構成となる。
（第３の実施形態）
本実施形態の半導体装置は、ゲート制御回路の回路構成が異なること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の要部を示す回路図である。本実施形態の半導体装置は、例えば、インバータ回路を備えるインテリジェントパワーモジュールである。図１２は、インバータ回路を構成するスイッチングユニットの一つを示す図である。図１２は、スイッチングユニットの全体回路図である。
本実施形態のゲート駆動回路５０は、ゲート電圧用の電源が接続される電源端子４１、スイッチ回路４２ａ、４２ｂ、４２ｃ、抵抗素子４３ａ、４３ｂ、ＮＯＲ回路４５、降圧用ダイオード５４、遅延回路４６、ソース端子１００の電位又はソース端子１００の電位よりも低い電位が与えられる端子４７を備える。降圧用ダイオード５４は、ツェナーダイオードである。
ゲート駆動回路５０は、ゲート駆動信号発生源３０に接続される。ゲート駆動回路５０は、ゲート駆動信号発生源３０から入力されるオン・オフ信号に基づき、ＧａＮ系ＨＥＭＴ１０のゲート電圧を制御する。
本実施形態によれば、第１の実施形態同様、接合型電界効果トランジスタのスイッチング時間を短くするゲート制御装置、半導体装置、及び半導体装置の制御方法が実現できる。また、ゲート電圧用の電源として、高低２つの電源を設けることが不要となり簡単な回路構成となる。さらに、降圧用ダイオード５４を、ツェナーダイオードとすることにより、ゲート駆動回路５０の特性の温度依存性が低減する。
（第４の実施形態）
本実施形態の半導体装置は、ゲート制御装置が、マイクロコンピュータであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
本実施形態では、例えば、マイクロコンピュータとマイクロコンピュータ内のメモリに記憶される制御プログラムにより接合型電界効果トランジスタのゲート電圧を制御する。
本実施形態によれば、第１の実施形態同様、接合型電界効果トランジスタのスイッチング時間を短くするゲート制御装置、半導体装置、及び半導体装置の制御方法が実現できる。また、ゲート制御装置を、マイクロコンピュータとすることにより、例えば、インバータ回路の還流モードとなるタイミング等、インバータ回路の動作と同期したゲート電圧の制御が容易になる。
実施形態では、ゲート制御装置として論理回路とアナログ回路の組み合わせ、及び、マイクロコンピュータを用いる場合を例に説明したが、本発明のゲート制御が実現可能であれば、例えば、ゲート制御専用のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を用いてもかまわない。
また、実施形態では、接合型電界効果トランジスタとして、ＧａＮ系ＨＥＭＴを例に説明したが、接合型電界効果トランジスタであれば、例えば、ＳｉＣ（炭化珪素）やダイアモンドを用いたトランジスタに本発明を適用することも可能である。
また、実施形態では、半導体装置として、インバータ回路を備えるインテリジェントパワーモジュールを例に説明したが、本発明は、接合型電界効果トランジスタを用いるその他の半導体装置に適用することも可能である。
接合型電界効果トランジスタとして、ＧａＮ系ＨＥＭＴを例に説明したが、接合型電界効果トランジスタであれば、例えば、ＳｉＣ（炭化珪素）やダイアモンドを用いたトランジスタに本発明を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＧａＮ系ＨＥＭＴ（接合型電界効果トランジスタ）
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
２０ ゲート制御回路（ゲート制御装置）

Claims (16)

  1. ソース電極とドレイン電極とゲート電極を有し、トランジスタがオン状態になる第１の閾値と、トランジスタに伝導度変調が生ずる第２の閾値を有する接合型電界効果トランジスタの前記ゲート電極に印加するゲート電圧を、
    前記ドレイン電極から前記ソース電極に向かう向きの順方向電流を流す際に、前記ゲート電圧が前記第２の閾値以上となるよう制御し、
    前記順方向電流を遮断する際に、前記ゲート電圧の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御し、
    前記ソース電極から前記ドレイン電極に向かう向きの逆方向電流を流す際に、前記ゲート電圧とドレイン電圧の差分が前記第２の閾値以上となるよう制御し、
    前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御した後、前記ゲート電圧と前記ドレイン電圧の差分を前記第１の閾値未満に制御するゲート制御装置。
  2. 前記順方向電流を遮断する際に、前記ゲート電圧を前記第２の閾値と前記第１の閾値との間の電圧で所定の時間維持するよう制御する請求項１記載のゲート制御装置。
  3. 前記所定の時間が１８ｎｓｅｃ以上である請求項２記載のゲート制御装置。
  4. 前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値と前記１の閾値との間の電圧で第１の所定の時間維持するよう制御し、前記ゲート電圧と前記ドレイン電圧の差分を、前記逆方向電流の遮断に至るまでに前記第１の閾値未満に第２の所定の時間維持するよう制御する請求項１ないし請求項３いずれか一項記載のゲート制御装置。
  5. 前記第１の所定の時間と前記第２の所定の時間の和が１８ｎｓｅｃ以上である請求項４記載のゲート制御装置。
  6. ソース電極とドレイン電極とゲート電極を有し、トランジスタがオン状態になる第１の閾値と、トランジスタに伝導度変調が生ずる第２の閾値を有する接合型電界効果トランジスタと、
    前記ゲート電極に印加するゲート電圧を、前記ドレイン電極から前記ソース電極に向かう向きの順方向電流を流す際に、前記ゲート電圧が前記第２の閾値以上となるよう制御し、前記順方向電流を遮断する際に、前記ゲート電圧の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御し、
    前記ソース電極から前記ドレイン電極に向かう向きの逆方向電流を流す際に、前記ゲート電圧とドレイン電圧の差分が前記第２の閾値以上となるよう制御し、
    前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御した後、前記ゲート電圧と前記ドレイン電圧の差分を前記第１の閾値未満に制御するゲート制御装置と、
    を備える半導体装置。
  7. 前記順方向電流を遮断する際に、前記ゲート電圧を前記第２の閾値と前記第１の閾値との間の電圧で所定の時間維持するよう制御する請求項６記載の半導体装置。
  8. 前記所定の時間が１８ｎｓｅｃ以上である請求項７記載の半導体装置。
  9. 前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値と前記１の閾値との間の電圧で第１の所定の時間維持するよう制御し、前記ゲート電圧と前記ドレイン電圧の差分を、前記逆方向電流の遮断に至るまでに前記第１の閾値未満に第２の所定の時間維持するよう制御する請求項６ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第１の所定の時間と前記第２の所定の時間の和が１８ｎｓｅｃ以上である請求項９記載の半導体装置。
  11. 前記接合型電界効果トランジスタはＧａＮ系のＨＥＭＴである請求項６ないし請求項１０いずれか一項記載の半導体装置。
  12. ソース電極とドレイン電極とゲート電極を有し、トランジスタがオン状態になる第１の閾値と、トランジスタに伝導度変調が生ずる第２の閾値を有する接合型電界効果トランジスタの前記ゲート電極に印加するゲート電圧を、
    前記ドレイン電極から前記ソース電極に向かう向きの順方向電流を流す際に、前記ゲート電圧が前記第２の閾値以上となるよう制御し、
    前記順方向電流を遮断する際に、前記ゲート電圧の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有する制御し、
    前記ソース電極から前記ドレイン電極に向かう向きの逆方向電流を流す際に、前記ゲート電圧とドレイン電圧の差分が前記第２の閾値以上となるよう制御し、
    前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分の時間変化割合が前記第２の閾値と前記第１の閾値との間の電圧で減少に転ずる点を有するよう制御した後、前記ゲート電圧と前記ドレイン電圧の差分を前記第１の閾値未満に制御する半導体装置の制御方法。
  13. 前記順方向電流を遮断する際に、前記ゲート電圧を前記第２の閾値と前記第１の閾値との間の電圧で所定の時間維持するよう制御する請求項１２記載の半導体装置の制御方法。
  14. 前記所定の時間が１８ｎｓｅｃ以上である請求項１３記載の半導体装置の制御方法。
  15. 前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値から低下させる際に、前記ゲート電圧と前記ドレイン電圧の差分を前記第２の閾値と前記１の閾値との間の電圧で第１の所定の時間維持するよう制御し、前記ゲート電圧と前記ドレイン電圧の差分を、前記逆方向電流の遮断に至るまでに前記第１の閾値未満に第２の所定の時間維持するよう制御する請求項１２ないし請求項１４いずれか一項記載の半導体装置の制御方法。
  16. 前記第１の所定の時間と前記第２の所定の時間の和が１８ｎｓｅｃ以上である請求項１５記載の半導体装置の制御方法。
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