JP2010088272A - 接合型電界効果トランジスタの駆動装置および駆動方法 - Google Patents

Abstract

【課題】一時的な過電流による接合型電界効果トランジスタの発熱を抑制できる接合型電界効果トランジスタの駆動装置および駆動方法を提供する。
【解決手段】電流検知部９０でモニタする電流が閾値電流を超えた場合、接合型電界効果トランジスタ（ＪＦＥＴ）３２をターンオンするときのゲート電圧をＰＮ接合のビルトイン電圧より大きくする。これにより、ＪＦＥＴ３２のオン抵抗を低減させてＪＦＥＴ３２の発熱を抑制する。一方、電流検知部９０によるモニタ電流が閾値電流以下の場合には、ターンオン時のゲート電圧をビルトイン電圧より小さくすることにより、ＪＦＥＴ３２を高速にスイッチングさせる。
【選択図】図１

Description

この発明は、接合型電界効果トランジスタのオン／オフを制御する駆動装置および駆動方法に関する。

エレクトロニクス製品の電源部に搭載されている一般にインバータやコンバータと呼ばれる電力変換装置の技術動向は、近年のよりいっそうの省資源化・省電力化要求に応えるため、小型・高効率技術革新が進んでおり、これを支えている要素の一つとして、その電力変換装置に搭載される半導体パワーデバイス（以下、パワーデバイスと称する）の高性能化が挙げられる。

その代表例としては、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ(Insulated Gate Bipolar Transistor）、ＧＴＯ（Gate Turn-Off Thyristor）などがあり、適用されるアプリケーションの動作条件に応じて使い分けられているのが現状である。

これらパワーデバイスに要求される具体的な性能は主に、低オン抵抗、低飽和電圧、信号に対する高速追従性が挙げられる。しかし、絶縁ゲート構造を有するＭＯＳＦＥＴやＩＧＢＴでは、信号に対する高速追従性がゲート絶縁膜の固定容量により制限され、また、ＩＧＢＴやＢＪＴ、ＧＴＯといったバイポーラデバイスでは、電流の担い手キャリアであるホールの収束時間により信号に対する高速追従性が制限され、いずれも特性改善に限界がある。

一方、パワーデバイスの一つである接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）は、チャネル領域の側部に設けられたＰＮ接合に逆バイアス電圧が印加されることによって、チャネル領域への空乏層の拡がりが制御されてスイッチング動作を行なう。一般的にＪＦＥＴをオフさせる場合、制御端子であるゲート・ソース間にマイナス電圧を印加する必要はあるが、ＭＯＳＦＥＴやＩＧＢＴのようなゲート絶縁膜を持たないため固定容量がない構造が可能となるため、信号に対する高速追従性が優れる特長を持つ。

ＪＦＥＴの主なデバイス構造としては、デバイス表面にゲート・ソース・ドレインの全電極が配され、主電流がデバイス表面に沿う方向に流れることを特長とする横型構造と、主電極であるドレインがデバイス裏面に配され、主電流がデバイス表面に対し深さ方向に流れることを特長とする縦型構造がある。

縦型構造は高耐圧で大容量のデバイスが期待できる半面、主電流経路にある基板抵抗の影響による抵抗成分の増加や、構造の影響による製造難易度の高さが課題となっている。

一方、横型構造は基板抵抗の影響を受けず低抵抗化が期待できる半面、高耐圧化に伴うデバイス面積拡大の影響による抵抗成分の増加や大容量化が課題となっている。

以上の理由により特に横型構造を持つＪＦＥＴは、低耐圧で高速性能が要求されるアプリケーションに適用される例が多い。

一般的にＪＦＥＴも含めたパワーデバイスの主要な性能指標として耐圧性能とオン抵抗性能があり、これらはパワーデバイスに適用される半導体材料によって限界特性が制限される。現在一般的に市場で用いられているシリコンを材料としたものについては、技術革新が進んだことで材料の限界特性に近づきつつあり、大きな性能改善が望めない状況にある。

よって耐圧性能を維持した上で、オン抵抗性能の大幅な改善を達成するための手段として、近年では半導体材料にワイドバンドギャップの炭化ケイ素（ＳｉＣ：Silicon Carbide）を用いることや、ＲＥＳＵＲＦ（REduced Surface Field：表面電界緩和）型の素子構造（たとえば、特許第３８１２４２１号公報（特許文献１）参照。）にすることが提案されている。これによって、従来のシリコンのパワーデバイスを超える高耐圧、低損失性能の実現が期待される。

特に、従来はＭＯＳＦＥＴやＩＧＢＴ、ＢＪＴといった大容量、高耐圧デバイスが適用されてきた、電力変換装置へのＲＥＳＵＲＦ型のＪＦＥＴの適用が期待される。

このような高性能パワーデバイスの実現に向けた試みとして、５０Ｗ級のスイッチング電源用に６００Ｖ／２ＡのＲＥＳＵＲＦ型ＳｉＣ−ＪＦＥＴが開発されている（「６００Ｖ／２Ａ ４Ｈ−ＳｉＣ ＲＥＳＵＲＦ型ＪＦＥＴ」、第１５回ＳｉＣ及び関連ワイドギャップ半導体研究会予稿集、２００６年１１月、ｐ．１３５−１３６（非特許文献１）参照）。
特許第３８１２４２１号公報 藤川一洋、外７名、「６００Ｖ／２Ａ ４Ｈ−ＳｉＣ ＲＥＳＵＲＦ型ＪＦＥＴ」、第１５回ＳｉＣ及び関連ワイドギャップ半導体研究会予稿集、２００６年１１月、ｐ．１３５−１３６

一方で、パワーデバイスが搭載されるこれら電力変換回路では、一時的ではあるが通常動作時よりも大きな電流が流れる場合がある。

たとえば、モータを負荷とする電力変換回路では、運転開始時にはモータが停止状態から回転を始める時に一時的に大電力を必要とするため、電力変換装置には、効率を大幅に損ねること無く、一時的な大電力を負荷に供給する必要が生じる。

また、負荷に異常が発生し、出力インピーダンスが急激に低下することで、電力変換装置には一時的に大きな出力電流が発生する場合がある。

これらの状況下では、適用されるデバイスの出力端子間に定常状態での出力電流に対して大きな過電流が発生する。

たとえばＪＦＥＴをこのような電力変換回路に適用する場合には、上述の動作条件下においてもデバイスが劣化または破壊しないように、このような一時的な過電流に対処する必要がある。

この発明の目的は、一時的な過電流による接合型電界効果トランジスタ（ＪＦＥＴ）の発熱を抑制することが可能な接合型電界効果トランジスタの駆動装置および駆動方法を提供することである。

この発明は要約すれば、負荷に電力を出力する電力回路に用いられる接合型電界効果トランジスタの駆動装置であって、電流検知部とゲート駆動部とを備える。電流検知部は、電力回路の予め定める箇所を流れるモニタ電流を検知する。ゲート駆動部は、モニタ電流の絶対値が予め定める閾値電流以下の場合、接合型電界効果トランジスタをオン状態にするときに接合型電界効果トランジスタのゲート・ソース間に第１の電圧を印加し、モニタ電流の絶対値が閾値電流を超える場合、接合型電界効果トランジスタをオン状態にするときに接合型電界効果トランジスタのゲート・ソース間に第２の電圧を印加する。ここで、第１の電圧の絶対値は、接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧より小さく、第２の電圧の絶対値は、接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧以上である。

モニタ電流が閾値電流を超えた場合、オン状態の接合型電界効果トランジスタのゲート・ソース間には、ビルトイン電圧より大きな絶対値の電圧が印加される。この場合、接合型電界効果トランジスタのチャネル領域に少数キャリア（Ｎチャネルの場合にはホール、Ｐチャネルの場合には電子）が注入されることになる。以下、このときの接合型電界効果トランジスタの動作モードをバイポーラモードと称する。この結果、接合型電界効果トランジスタのオン抵抗が低下するので、接合型電界効果トランジスタの発熱を抑制することができる。

一方、モニタ電流が閾値電流以下の通常状態では、オン状態のゲート・ソース間には絶対値がビルトイン電圧より小さな電圧が印加されるので、少数キャリアの注入は生じない。以下、この場合の接合型電界効果トランジスタの動作モードをユニポーラモードと称する。通常状態ではユニポーラモードで動作させることによって、接合型電界効果トランジスタを高速にスイッチングさせることができる。

上記接合型電界効果トランジスタの駆動装置において、モニタ電流は、接合型電界効果トランジスタのドレイン電流であってもよいし、電力回路から負荷に出力される電流であってもよい。

ドレイン電流をモニタすることによって、接合型電界効果トランジスタの発熱の原因であるドレイン電流の上昇を直接検知できる。また、負荷電流をモニタすることによって、負荷電流の増減に応じて接合型電界効果トランジスタの動作モードを切替えることができる。

また、好ましくは、接合型電界効果トランジスタはＲＥＳＵＲＦ型のトランジスタである。

ＲＥＳＵＲＦ型の接合型電界効果トランジスタは、同一耐圧の他の接合型電界効果トランジスタに比べて、オン抵抗を減少させることができるので、より大電流を流すことができる。本発明では、過電流時に接合型電界効果トランジスタをバイポーラモードで動作させることによってオン抵抗をさらに減少させることができるので、大電流動作というＲＥＳＵＲＦ型素子の特徴を活かすことができる。

また、好ましくは、接合型電界効果トランジスタに用いられる半導体材料のバンドギャップはシリコンのバンドギャップより大きい。

いわゆるワイドバンドギャップの半導体材料を用いた接合型電界効果トランジスタは、シリコンを用いた場合よりも、オン抵抗を減少させることができるので、より大電流を流すことができる。本発明では、過電流時に接合型電界効果トランジスタをバイポーラモードで動作させることによってオン抵抗をさらに減少させることができるので、大電流動作というワイドバンドギャップの半導体材料の特徴を活かすことができる。

この発明は、他の局面において、負荷に電力を出力する電力回路に用いられる接合型電界効果トランジスタの駆動方法である。この発明による駆動方法は、接合型電界効果トランジスタをオン状態にするときに接合型電界効果トランジスタのゲート・ソース間に印加する電圧を第１の電圧に初期設定するステップを備える。ここで、第１の電圧の絶対値は、接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧より小さい。この発明による駆動方法は、さらに、電力回路の予め定める箇所を流れるモニタ電流を検知するステップと、モニタ電流の絶対値が予め定める閾値電流を超えた場合に、接合型電界効果トランジスタをオン状態にするときに接合型電界効果トランジスタのゲート・ソース間に印加する電圧を第１の電圧から第２の電圧に変更するステップとを備える。ここで、第２の電圧の絶対値は、接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧以上である。

モニタ電流が閾値電流以下の通常状態では、ユニポーラモードで動作させることによって、接合型電界効果トランジスタが本来有する高速スイッチング特性を活かすことができる。一方、モニタ電流が閾値電流を超えた場合には、オン状態の接合型電界効果トランジスタをバイポーラモードで動作させる。バイポーラモードでは、ゲート電極から注入された少数キャリアによって、ゲート・ソース間での電圧降下が小さくなるので、接合型電界効果トランジスタのオン抵抗を低下させることができる。この結果、接合型電界効果トランジスタの発熱を抑制することができる。

以上のとおり、この発明の接合型電界効果トランジスタの駆動装置および駆動方法によれば、一時的な過電流による接合型電界効果トランジスタの発熱を抑制することができる。

以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。また、以下では、ＲＥＳＵＲＦ型の横型ＪＦＥＴを例にして説明するが、本発明は、ＲＥＳＵＲＦ型でないＪＦＥＴにも適用可能であるし、縦型ＪＦＥＴにも適用可能である。また、以下の説明では、ＪＦＥＴが用いられる電力回路の例として、非絶縁型1石式昇圧ＤＣ−ＤＣコンバータ(以下では昇圧チョッパと称する)を挙げているが、無論これに限るものでない。インバータ回路や、ＤＣ−ＤＣコンバータなど種々の電力変換回路にＪＦＥＴを用いることができる。

［実施の形態１］
図１は、本発明の実施の形態１によるＪＦＥＴの駆動装置１の構成を示す回路図である。また、図１は、電力回路としての昇圧チョッパ３０、昇圧チョッパ３０に接続される負荷４０、および昇圧チョッパ３０を駆動する主電源１０を併せて示す。主電源１０、昇圧チョッパ３０、および負荷４０によって主回路が構成される。駆動装置１の制御対象であるＲＥＳＵＲＦ型の横型ＪＦＥＴ３２は、昇圧チョッパ３０に含まれる。

図１を参照して、まず、主電源１０について説明する。主電源１０は、交流電源１１と、整流ブリッジ１２と、平滑用のコンデンサ１３と、フライバック型コンバータ１４とを含む。

整流ブリッジ１２は、交流電源１１の出力を直流に変換する回路である。整流ブリッジ１２は、ダイオード１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを含む。ダイオード１２Ａ，１２Ｂは、高圧側のノードＮ５と低圧側のノードＮ６との間に逆方向に直列接続される。ダイオード１２Ｃ，１２Ｄも、高圧側のノードＮ５と低圧側のノードＮ６との間に逆方向に直列接続される。交流電源１１は、ダイオード１２Ａ，１２Ｂの接続ノードとダイオード１２Ｃ，１２Ｄの接続ノードとの間に設けられる。高圧側のノードＮ５と低圧側のノードＮ６との間には、さらに、平滑用のコンデンサ１３が接続される。整流ブリッジ１２によって変換された直流電力はフライバック型コンバータ１４に出力される。

フライバック型コンバータ１４は、トランス１５と、ＮチャネルのＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）１６と、ダイオード１７と、平滑用のコンデンサ１８とを含む。

トランス１５の１次巻線およびＭＯＳＦＥＴ１６は、１次側のノードＮ５，Ｎ６間に直列に接続される。トランス１５の２次巻線およびダイオード１７は、２次側のノードＮ７，Ｎ８間に直列に接続される。ノードＮ７，Ｎ８間には、コンデンサ１８も接続される。フライバック型の場合、ＭＯＳＦＥＴ１６がオン状態のとき、２次巻線に発生する電流はダイオード１７によって阻止される。ＭＯＳＦＥＴ１６がオフ状態のとき、トランス１５に蓄積されたエネルギーによって、２次巻線からダイオード１７を介して電流が流れる。

主電源１０は、さらに、ＭＯＳＦＥＴ１６のゲート保護用の抵抗素子１９と、抵抗素子１９を介してＭＯＳＦＥＴ１６のゲートに制御信号を出力する主電源制御部２０とを含む。主電源制御部２０は、ＭＯＳＦＥＴ１６の通電率を調節することによって、フライバック型コンバータ１４の出力電圧を制御する。ここで、スイッチング素子の通電率は、オン時間をＴｏｎ、オフ時間をＴｏｆｆとしたとき、Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）と表わされる。

次に、電力回路としての昇圧チョッパ３０について説明する。昇圧チョッパ３０は、フライバック型コンバータ１４の２次側のノードＮ７，Ｎ８から出力された直流電圧を昇圧する回路である。昇圧チョッパ３０は、リアクトル３１と、ＲＥＳＵＲＦ型の横型ＪＦＥＴ３２と、逆流阻止用のダイオード３３と、コンデンサ３４と、ＪＦＥＴ３２のゲート保護用の抵抗素子３５とを含む。これらの接続について説明すると、昇圧チョッパ３０の入力側のノードＮ７とＪＦＥＴ３２のドレインＤとの間にリアクトル３１が接続され、入力側のノードＮ８にＪＦＥＴ３２のソースＳが接続される。また、昇圧チョッパ３０の出力側のノードＮ９にダイオード３３のカソードが接続され、ダイオード３３のアノードはＪＦＥＴ３２のドレインＤに接続される。昇圧チョッパ３０の出力側のノードＮ１０は、ＪＦＥＴ３２のソースＳに接続される。以下では、まず、ＪＦＥＴ３２の構造および動作について説明する。

図２は、図１のＲＥＳＵＲＦ型の横型ＪＦＥＴ３２の構成を模式的に示す断面図である。

図２を参照して、半導体基板として、導電型は問わずＳｉＣ単結晶基板１０１が用いられる。このＳｉＣ単結晶基板１０１の上には、ｐ-型エピタキシャル層１０２が設けられている。このｐ-型エピタキシャル層１０２の上には、ｐ-型エピタキシャル層１０２よりも不純物濃度が高いｎ型エピタキシャル層１０３が設けられている。このｎ型エピタキシャル層１０３の上には、ｐ型エピタキシャル層１０６が設けられている。ｐ-型エピタキシャル層１０２とｐ型エピタキシャル層１０６とで挟まれたｎ型エピタキシャル層１０３が電流の通路であるＮチャネルとなる。

このｐ型エピタキシャル層１０６の中には、所定の間隔を隔てて、ｎ型エピタキシャル層１０３の不純物濃度よりも高いｎ+型のソース領域層１０５、およびｎ+型のドレイン領域層１０９が設けられている。また、ソース領域層１０５、およびドレイン領域層１０９の間に、下面がｎ型エピタキシャル層１０３の中にまで延在するように、ｎ型エピタキシャル層１０３よりも不純物濃度の高いｐ+型ゲート領域層１０７が設けられている。

ｎ+型のソース領域層１０５、ｐ+型ゲート領域層１０７、およびｎ+型のドレイン領域層１０９の表面には、それぞれソース電極１１０、ゲート電極１１１、ドレイン電極１１２が設けられている。なお、ソース領域層１０５の横には、ｐ-型エピタキシャル層１０２に達するｐ+型の半導体層１０４が形成されている。また、上記の電極部分を除くＪＦＥＴの表面には熱酸化膜１１３が形成されている。

実施の形態１のＪＦＥＴでは、ドレイン電流を増加させるために、オン状態ではゲート・ソース間に正電圧を印加する。このとき、ゲート電極からのホールの注入によってＪＦＥＴのスイッチング速度を低下させないように、オン状態で印加される正電圧は、通常、ＰＮ接合のビルトイン電圧より小さくに設定される。

ＪＦＥＴをオフ状態にするには、ゲート・ソース間に負電圧を印加して、ゲート・ドレイン間に空乏層を広げてＮチャネルを狭める。このとき、上記の構造では、トランジスタオフ時の電界分布が、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布になる。したがって、従来構造の横型ＪＦＥＴに比べて、電界集中による絶縁破壊を抑制でき、デバイスの耐圧特性が向上する。これを別の視点からとらえれば、従来構造の横型ＪＦＥＴに比べて、同一耐圧では、ゲート・ドレイン間の距離を短くすることができるとともに、ｎ型エピタキシャル層１０３の不純物密度を増加させることができる。このため、ＲＥＳＵＲＦ型のＪＦＥＴでは、同一耐圧の従来構造に比べてオン抵抗を低減することができる。さらに、ｎ型エピタキシャル層１０３とｐ型エピタキシャル層１０６との不純物濃度を両者等しくすれば、より効果的に、耐圧を保持したまま、オン抵抗を最も下げることが可能になる。

上記の基板および各半導体層の材料には、ワイドバンドギャップのＳｉＣが用いられる。ワイドバンドギャップの半導体材料は、一般に、絶縁破壊電圧が大きい。このため、同一耐圧のシリコンパワーデバイスと比較すると、ゲート・ドレイン間の距離を短くすることができるとともに、ｎ型エピタキシャル層１０３の不純物密度を増加させることができる。このため、ＳｉＣを用いたＪＦＥＴでは、オン抵抗をシリコンデバイスよりも低減できる。

再び図１を参照して、このＪＦＥＴ３２を用いた昇圧チョッパ３０の動作について説明する。ＪＦＥＴ３２のゲート・ソース間に正電圧が印加されてＪＦＥＴ３２がオン状態の場合、リアクトル３１にエネルギーが蓄積される。逆に、ゲート・ソース間に負電圧が印加されてＪＦＥＴ３２がオフ状態の場合に、ノードＮ７、Ｎ８間に入力される電圧と直列にリアクトルに蓄積されたエネルギーがコンデンサ３４に放出される。昇圧チョッパ３０の入力電圧に対する出力電圧の比は、ＪＦＥＴ３２のオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを用いて、（Ｔｏｎ＋Ｔｏｆｆ）／Ｔｏｆｆと表わされる。出力電圧は、ノードＮ９，Ｎ１０を介して負荷４０に供給される。このとき、ＪＦＥＴ３２の通電率が駆動装置１によって制御されることによって、出力電圧の大きさが設定される。

次に、本発明が関係するＪＦＥＴの駆動装置１について説明する。ＪＦＥＴの駆動装置１は、電流検知部９０とゲート駆動部５０とを含む。

電流検知部９０は、昇圧チョッパ３０から負荷４０に出力される直流の負荷電流を検知する。電流検知部９０として、たとえば、ホール素子を利用した電流センサを用いることができる。また、電力回路と負荷４０との間にシャント抵抗を挿入して、シャント抵抗に生じる電圧によって負荷電流を検知してもよい。

ゲート駆動部５０は、ＪＦＥＴ３２のゲート・ソース間に、ＪＦＥＴ３２のオン／オフを制御するための正電圧および負電圧を供給する。ゲート駆動部５０は、直流電源５１，６１と、昇圧チョッパ５７，６７と、ドライブ回路７３，７８と、制御信号源７１と、正電圧制御部５８と、負電圧制御部６８とを含む。正電圧制御部５８および負電圧制御部６８は、コンピュータ７０によって構成される。

昇圧チョッパ５７は、直流電源５１の電圧を昇圧して、昇圧した電圧をノードＮ１，Ｎ２間に出力する。昇圧チョッパ５７は、リアクトル５２と、ＮチャネルのＪＦＥＴ５３と、逆流阻止用のダイオード５４と、コンデンサ５５と、ＪＦＥＴ５３のゲート保護用の抵抗素子５６とを含む。

昇圧チョッパ５７の各構成要素の接続を示すと、直流電源５１の正側の出力ノードとＪＦＥＴ５３のドレインとの間にリアクトル５２が接続される。ＪＦＥＴ５３のソースは、直流電源５１の負側の出力ノードとノードＮ２とに接続される。また、ダイオード５４のアノードはＪＦＥＴ５３のドレインに接続され、カソードはノードＮ１に接続される。コンデンサ５５は、ノードＮ１，Ｎ２間に接続される。昇圧チョッパ５７の動作は昇圧チョッパ３０の場合と同様なので説明を繰返さない。

昇圧チョッパ６７は、直流電源６１の電圧を昇圧して、昇圧した電圧をノードＮ２，Ｎ３間に出力する。昇圧チョッパ６７は、リアクトル６２と、ＮチャネルのＪＦＥＴ６３と、逆流阻止用のダイオード６４と、平滑用のコンデンサ６６と、ＪＦＥＴ６３のゲート保護用の抵抗素子６６とを含む。昇圧チョッパ６７の各構成要素の接続および動作は昇圧チョッパ６７と同様なので、説明を繰返さない。

図１に示すように、ノードＮ２は昇圧チョッパ５７，６７で共通の出力用のノードとなっている。このノードＮ２の電位を０Ｖとしたとき、出力用のノードＮ１の電位が正の電位になり、出力用のノードＮ３の電位が負の電位になる。ノードＮ２は、ＪＦＥＴ３２のソースＳに接続される。ノードＮ２の電位は、ＪＦＥＴ３２の基準電位となる。

ドライブ回路７３，７８は、縦続接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）のＮＯＴ回路である。ドライブ回路７３，７８は、いずれもノードＮ１，Ｎ３間の出力電圧によって駆動される。前段のドライブ回路７３には、制御信号源７１からトランス７２を介して制御信号が入力される。この制御信号の論理レベルに応じて、後段のドライブ回路７８の出力ノードＮ４には、ノードＮ１の電位に等しい正の電位とノードＮ３の電位に等しい負の電位とが発生する。出力ノードＮ４は、ゲート保護用の抵抗素子３５を介してＪＦＥＴ３２のゲートに接続される。したがって、ＪＦＥＴ３２のゲート・ソース間電圧は、出力ノードＮ４の電位に応じて決まることになる。

具体的構成として、ドライブ回路７３は、ノードＮ１，Ｎ３間に直列に接続されるＰチャネルのＭＯＳＦＥＴ７４およびＮチャネルのＭＯＳＦＥＴ７６と、ゲート保護用の抵抗素子７５，７７とを含む。ＭＯＳＦＥＴ７４，７６のゲートには、抵抗素子７５，７７をそれぞれ介して制御信号が入力される。ドライブ回路７８は、ノードＮ１，Ｎ３間に直列に接続されるＰチャネルのＭＯＳＦＥＴ７９およびＮチャネルのＭＯＳＦＥＴ８１と、ゲート保護用の抵抗素子８０，８２を含む。ＭＯＳＦＥＴ７９，８１のゲートは、前段のドライブ回路７３のＭＯＳＦＥＴ７４，７６の接続ノードに抵抗素子８０，８２をそれぞれ介して接続される。ＭＯＳＦＥＴ７９，８１の接続ノードが、ドライブ回路７８の出力ノードＮ４になる。

負電圧制御部６８は、昇圧チョッパ６７に設けられたＪＦＥＴ６３のゲート・ソース間の電圧を制御する。負電圧制御部６８によってＪＦＥＴ６３の通電率が設定されることによって、ノードＮ３の負電位の大きさが決まる。これによって、ＪＦＥＴ３２をオフ状態にするときにゲート・ソース間に印加する負電圧の大きさが決まることになる。

正電圧制御部５８は、昇圧チョッバ５７に用いられたＪＦＥＴ５３のゲート・ソース間の電圧を制御する。正電圧制御部５８によってＪＦＥＴ５３の通電率が設定されることによって、ノードＮ１の正電位の大きさが決まる。これによって、ＪＦＥＴ３２をオン状態にするときにゲート・ソース間に印加する正電圧の大きさが決まることになる。

正電圧制御部５８は、さらに、電流検知部９０によって検出した電流値に応じてＪＦＥＴ５３の通電率を変更する。これによって、ノードＮ１の電位が変更される。具体的に、正電圧制御部５８は、検出した電流値の絶対値が予め定める閾値電流Ｉｔ１以下の場合、ノードＮ１，Ｎ２間に第１の電圧Ｖ１を出力するようにＪＦＥＴ５３を制御する。ここで、第１の電圧Ｖ１の絶対値は、ＪＦＥＴ３２のゲート・ソース間のＰＮ接合のビルトイン電圧より小さい。また、正電圧制御部５８は、検出した電流値の絶対値が閾値電流Ｉｔ１を超える場合、ノードＮ１，Ｎ２間に第２の電圧Ｖ２を出力するようにＪＦＥＴ５３を制御する。ここで、第２の電圧Ｖ２の絶対値は、ＪＦＥＴ３２のゲート・ソース間のＰＮ接合のビルトイン電圧より大きい。正電圧制御部５８がこのような制御を行なう理由について次に説明する。

図３は、ＪＦＥＴ３２のゲート・ソース間の電流電圧特性を示す図である。図３において、横軸はＪＦＥＴ３２のゲート・ソース間に印加されるゲート電圧ＶＧＳを示し、縦軸はＪＦＥＴ３２のゲート電流ＩＧを示す。

図３の電流電圧特性は、ゲート・ソース間のＰＮ接合ダイオードの電流電圧特性を表わしている。この特性の特徴は、ＰＮ接合のビルトイン電圧までは電流がほとんど流れず、ビルトイン電圧を超えると急に電流が流れるようになることである。ビルトイン電圧は、少なくともＳｉＣのバンドギャップの３．２５ボルトより大きな値となる。ゲート・ソース間の電圧がＰＮ接合のビルトイン電圧を超えると、ｐ型半導体のゲート領域層からｎ型半導体のソース領域層に向かってホールが注入される。

図４は、ＪＦＥＴ３２のドレイン・ソース間の電流電圧特性を示す図である。図４において、横軸はドレイン・ソース間に印加されるドレイン電圧ＶＤＳを示し、縦軸はドレイン電流ＩＤを示す。図４は、ゲート・ソース間に印加されるゲート電圧ＶＧＳを０から１０Ｖまで１Ｖずつ変化させたときの各電流電圧特性を示している。

図４に示すように、ゲート電圧ＶＧＳが一定の状態で、ドレイン電圧ＶＤＳを増加させると、ある電圧（ピンチオフ電圧）でドレイン電流が飽和する傾向を示す。この理由は、ドレイン電圧ＶＤＳが増加するにつれて、ゲート・ドレイン間にかかる逆方向電圧が増して空乏層が伸びる結果、ソースとドレイン間の電流経路が狭くなるからである。

ゲート電圧ＶＧＳがＰＮ接合のビルトイン電圧を超えると、ｐ型半導体のゲート領域層からｎ型半導体のソース領域層に向けてホールが注入される。これにより注入されたホールとほぼ同数の電子がゲート領域層に流れることで伝導度変調が起こり、ゲート・ソース間の抵抗が低下する。この電子の一部がゲート領域層を通過してゲート・ドレイン層へ到達することでｎｐｎトランジスタと同様の動作をするため、ホールと電子による大きな電流がドレインからソース電極に流れる。

よって、ゲート・ソース間のＮチャネル層の電圧降下が小さくなる。この結果、ＪＦＥＴ３２のオン抵抗が減少することになる。ここで、オン抵抗はドレイン電流ＩＤに対するドレイン電圧ＶＤＳの比ＶＤＳ／ＩＤによって定義される。

このオン抵抗の減少の効果を図４で具体的に確認する。たとえば、ドレイン電流ＩＤ＝０．６Ａのとき、ゲート電圧ＶＧＳが３Ｖから、４Ｖ、５Ｖ、６Ｖと増加するにつれて、ドレイン電圧ＶＤＳは、約４Ｖから、３．４Ｖ、２．９５Ｖ、２．６Ｖと減少する。したがって、オン抵抗は、ゲート電圧ＶＧＳが増加するにつれて、６．７Ω、５．７Ω、４．９Ω、４．３Ωと減少していることがわかる。また、ゲート電圧ＶＧＳが６Ｖを超えると、ゲートからのホールの注入量がさらに増えるために、オン抵抗の減少が顕著に表れる。

図５は、図１のＪＦＥＴの駆動装置１の正電圧制御部５８の制御手順を示すフローチャートである。正電圧制御部５８は、これまで説明したオン抵抗の低減の効果を積極的に利用してＪＦＥＴ３２を制御する。以下、図１、図５を参照して、正電圧制御部５８の制御手順について説明する。

図５のステップＳ１１で、正電圧制御部５８は、ＪＦＥＴ５３の通電率を制御することによって、ノードＮ１，Ｎ２間の電圧をビルトイン電圧より絶対値が小さい電圧Ｖ１に初期設定する。この結果、ＪＦＥＴ３２をオン状態にするときにゲート・ソース間に印加されるゲート電圧ＶＧＳが、電圧Ｖ１に初期設定されることになる。通常時には、電圧Ｖ１でＪＦＥＴ３２をオン状態にするので、ゲートからホールが注入されない。このため、ＪＦＥＴ本来の高速のスイッチングを行なうことができる。なお、この明細書では、ビルトイン電圧より絶対値が小さな電圧Ｖ１でＪＦＥＴをオン状態にする動作モードをユニポーラモードと称する。

次のステップＳ１２で、電流検知部９０によってモニタ電流が検知される。図１の場合、電流検知部９０によって、昇圧チョッパ３０から負荷４０に出力される電流をモニタ電流としてモニタしている。

次のステップＳ１３で、正電圧制御部５８は、モニタ電流が閾値電流Ｉｔ１を超えるか否かを判定する。モニタ電流が閾値電流Ｉｔ１を超えない場合には（ステップＳ１３でＮＯ）、ステップＳ１２に戻って電流検知部９０による監視を続ける。モニタ電流が閾値電流Ｉｔ１を超えた場合には（ステップＳ１３でＹＥＳ）、ステップＳ１４に進む。

ステップＳ１４で、正電圧制御部５８は、ＪＦＥＴ５３の通電率を増加させることによって、ノードＮ１，Ｎ２間の電圧を、ビルトイン電圧より絶対値が大きい電圧Ｖ２に変更する。この結果、ＪＦＥＴ３２をオン状態にするときにゲート・ソース間に印加されるゲート電圧ＶＧＳの設定値が、電圧Ｖ２に変更されることになる。電圧Ｖ２が印加された場合には、ＪＦＥＴ３２のオン抵抗が減少するので、過電流によるＪＦＥＴ３２の温度上昇を抑制することができる。なお、この明細書では、ビルトイン電圧より絶対値が大きな電圧Ｖ２でＪＦＥＴをオン状態する動作モードをバイポーラモードと称する。また、図５では、ステップＳ１４で制御手順が終了しているけれども、電流検知部９０による監視を続けて、モニタ電流が閾値電流Ｉｔ１以下となった場合に、ノードＮ１，Ｎ２間の電圧を、電圧Ｖ１に戻すように制御してもよい。

このような制御方法は、ＪＦＥＴ３２に一時的に過電流が流れた場合に、ＪＦＥＴ３２の劣化または破壊を防止するのに特に効果的である。たとえば、電力変換回路の負荷に誘導性の負荷が接続された場合に、電力変換回路と負荷との接続が切替わるときなどに一時的な過電流が流れることがある。また、主電源１０の出力が変動する場合にも一時的に過電流がＪＦＥＴ３２に流れることがある。これらの場合に、ＪＦＥＴ３２をバイポーラモードで動作させてオン抵抗を減少させることによって、ＪＦＥＴ３２の過熱による劣化を防止する。

以上のとおり、実施の形態１のＪＦＥＴの駆動装置１によれば、電流検知部９０で検知するモニタ電流が閾値電流Ｉｔ１を超えた場合、オン状態のＪＦＥＴ３２をバイポーラモードで動作させる。バイポーラモードによってオン抵抗が減少するので、ＪＦＥＴ３２の発熱を抑制することができる。一方、モニタ電流が閾値電流Ｉｔ１以下の通常状態の場合には、オン状態のＪＦＥＴ３２をユニポーラモードで動作させることによって、ＪＦＥＴ３２を高速にスイッチングさせることができる。

また、電流検知部９０によって、電力回路としての昇圧チョッパ３０から負荷４０に出力される負荷電流をモニタする場合には、負荷電流の増減に応じてＪＦＥＴ３２の動作モードをユニポーラモードまたはバイポーラモードに切替えることができる。

また、実施の形態１のＪＦＥＴの駆動装置１は、ＲＥＳＵＲＦ型のＪＦＥＴに好適に用いることができる。ＲＥＳＵＲＦ型のＪＦＥＴは、同一耐圧の他の接合型電界効果トランジスタに比べてオン抵抗が小さいために大電流を流すことができる。ＪＦＥＴの駆動装置１によって、過電流時には、バイポーラモードでＪＦＥＴを動作させることによってオン抵抗をさらに減少させることができるので、大電流動作というＲＥＳＵＲＦ型素子の特長を活かすことができる。

また、実施の形態１のＪＦＥＴの駆動装置１は、ＳｉＣなどワイドバンドギャップの半導体材料を用いて形成されたＪＦＥＴに好適に用いることができる。ワイドバンドギャップの半導体材料を用いたＪＦＥＴは、シリコンを用いた場合よりもオン抵抗が小さいために大電流を流すことができる。ＪＦＥＴの駆動装置１によって、過電流時には、バイポーラモードでＪＦＥＴを動作させることによってさらにオン抵抗を減少させることができるので、大電流動作というワイドバンドギャップの半導体材料を用いた素子の特長を活かすことができる。

なお、図１に示した構成は一例であって、種々に変更することができる。たとえば、主電源１０に用いられたフライバック型コンバータ１４は、フォワード型に置換えることができる。また、ゲート駆動部５０の昇圧チョッパ５７，６７に代えて、降圧型または昇降圧型のチョッパ回路を用いることができる。また、図１では、ＪＦＥＴ３２がＮチャネルであるとして説明したが、ＰチャネルのＪＦＥＴに対しても同様の制御を行なうことができる。

［実施の形態２］
図６は、本発明の実施の形態２によるＪＦＥＴの駆動装置１Ａの構成を示す回路図である。図６のＪＦＥＴの駆動装置１Ａは、負荷電流を検知する電流検知部９０に代えて、ＪＦＥＴ３２のドレイン電流ＩＤを検知する電流検知部９０Ａを含む点で、図１のＪＦＥＴの駆動装置１と異なる。その他の点については、実施の形態１の場合と共通するので、同一または対応する部分には同一の参照符号を付して説明を繰返さない。

図６を参照して、正電圧制御部５８は、電流検知部９０Ａによって検知したＪＦＥＴ３２のドレイン電流ＩＤが閾値電流を超えるか否かを判定する。ドレイン電流ＩＤが閾値電流を超えない場合には、ノードＮ１，Ｎ２間の電圧は、ＰＮ接合のビルトイン電圧より絶対値が小さい電圧Ｖ１となるように制御される。ドレイン電流が閾値電流を超えた場合には、ＪＦＥＴ５３の通電率を増加させることによって、ノードＮ１，Ｎ２間の電圧をビルトイン電圧以上の絶対値の電圧Ｖ２に変更する。この結果、ＪＦＥＴ３２をオン状態にするときにゲート・ソース間に印加されるゲート電圧の設定値が、電圧Ｖ２に変更されることになる。電圧Ｖ２が印加された場合にはＪＦＥＴ３２のオン抵抗が減少するので、過電流によるＪＦＥＴ３２の温度上昇を抑制することができる。このように、電流検知部９０Ａでドレイン電流をモニタすることによって、ＪＦＥＴ３２の発熱の原因であるドレイン電流の上昇を直接検知することができる。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１によるＪＦＥＴの駆動装置１の構成を示す回路図である。 図１のＲＥＳＵＲＦ型の横型ＪＦＥＴ３２の構成を模式的に示す断面図である。 ＪＦＥＴ３２のゲート・ソース間の電流電圧特性を示す図である。 ＪＦＥＴ３２のドレイン・ソース間の電流電圧特性を示す図である。 図１のＪＦＥＴの駆動装置１の正電圧制御部５８の制御手順を示すフローチャートである。 本発明の実施の形態２によるＪＦＥＴの駆動装置１Ａの構成を示す回路図である。

符号の説明

１，１Ａ ＪＦＥＴの駆動装置、１０ 主電源、３０ 昇圧チョッパ（電力回路）、３２ ＲＥＳＵＲＦ型の横型ＪＦＥＴ、４０ 負荷、５０ ゲート駆動部、９０，９０Ａ 電流検知部。

Claims (6)

1. 負荷に電力を出力する電力回路に用いられる接合型電界効果トランジスタの駆動装置であって、
   前記電力回路の予め定める箇所を流れるモニタ電流を検知する電流検知部と、
   前記モニタ電流の絶対値が予め定める閾値電流以下の場合、前記接合型電界効果トランジスタをオン状態にするときに前記接合型電界効果トランジスタのゲート・ソース間に第１の電圧を印加し、前記モニタ電流の絶対値が前記閾値電流を超える場合、前記接合型電界効果トランジスタをオン状態にするときに前記接合型電界効果トランジスタのゲート・ソース間に第２の電圧を印加するゲート駆動部とを備え、
   前記第１の電圧の絶対値は、前記接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧より小さく、
   前記第２の電圧の絶対値は、前記接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧以上であり、接合型電界効果トランジスタの駆動装置。
2. 前記モニタ電流は、前記接合型電界効果トランジスタのドレイン電流である、請求項１に記載の接合型電界効果トランジスタの駆動装置。
3. 前記モニタ電流は、前記電力回路から負荷に出力される電流である、請求項１に記載の接合型電界効果トランジスタの駆動装置。
4. 前記接合型電界効果トランジスタはＲＥＳＵＲＦ型のトランジスタである、請求項１〜３のいずれか１項に記載の接合型電界効果トランジスタの駆動装置。
5. 前記接合型電界効果トランジスタに用いられる半導体材料のバンドギャップはシリコンのバンドギャップより大きい、請求項１〜４のいずれか１項に記載の接合型電界効果トランジスタの駆動装置。
6. 負荷に電力を出力する電力回路に用いられる接合型電界効果トランジスタの駆動方法であって、
   前記接合型電界効果トランジスタをオン状態にするときに前記接合型電界効果トランジスタのゲート・ソース間に印加する電圧を第１の電圧に初期設定するステップを備え、
   前記第１の電圧の絶対値は、前記接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧より小さく、
   前記電力回路の予め定める箇所を流れるモニタ電流を検知するステップと、
   前記モニタ電流の絶対値が予め定める閾値電流を超えた場合に、前記接合型電界効果トランジスタをオン状態にするときに前記接合型電界効果トランジスタのゲート・ソース間に印加する電圧を前記第１の電圧から第２の電圧に変更するステップとをさらに備え、
   前記第２の電圧の絶対値は、前記接合型電界効果トランジスタのゲート・ソース間のＰＮ接合のビルトイン電圧以上である、接合型電界効果トランジスタの駆動方法。

Images