JP5939281B2 - 駆動制御装置 - Google Patents
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Description
第1の制御手段は、電流検出信号に基づいて、半導体素子に対するオン指令信号が入力されている期間に半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、その後のオフ指令信号の入力時点を起点として、予め設定された第1時間の経過時点から第2時間の経過時点まで、ゲート駆動電圧の印加を指令するゲート駆動信号を出力する。このゲート駆動信号は、当該一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように設定されている。このゲート駆動信号に応じて、ゲートにパルス状のゲート駆動電圧(ゲート駆動パルス)が印加される。
請求項12に記載した駆動制御装置は、一方又は他方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段と、一方の半導体素子に対するオフ指令信号が入力されているときに電流検出信号に基づいて一方の半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、電流検出手段により電流検出信号の変動を検出した時点で、一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように一方の半導体素子に対するオン指令信号の入力時点を遡ってパルスを出力させる制御手段と、を備える。
(第1の実施形態)
以下、本発明の第1の実施形態について図1ないし図5を参照しながら説明する。図1に示す駆動制御システムは、モータ等の誘導性負荷を駆動するインバータ装置、インダクタを備えて直流電圧を昇圧/降圧するコンバータ装置などの電力変換装置に用いられる。スイッチング素子である半導体素子1A、1Bは、高電位側の直流電源線2と低電位側の直流電源線3との間に出力端子Ntを挟んで直列に配されて、ハーフブリッジ回路4を構成している。
次に、図4および図5を参照しながら、主としてローサイド側の駆動制御装置32Bの作用について説明する。ハイサイド側の駆動制御装置32Aの作用も同様となる。
半導体素子1A、1BにMOSトランジスタを用いた第2の実施形態について、図6および図7を参照しながら説明する。駆動制御装置32A、32Bの構成は、図1に示した通りである。ここでは、主としてローサイド側の駆動制御装置32Bの作用について説明する。ハイサイド側の駆動制御装置32Aの作用も同様となる。
図8、図9、図10は、何れも高耐圧を持つ駆動IC51、53、55を用いた駆動制御装置52、54、56である。高耐圧とは、ハーフブリッジ回路4に印加される電源電圧に応じた耐圧である。駆動制御装置52、54、56は、ハーフブリッジ回路4を構成する2つの半導体素子1A、1Bを駆動制御する。
図11、図12は、制御部とドライブ回路とを分離して構成した駆動制御装置61、62を示している。駆動制御装置61、62は、ハーフブリッジ回路4を構成する2つの半導体素子1A、1Bを駆動制御する。駆動制御装置61は、制御IC63、フォトカプラ64A、64B、駆動IC65A、65B、電流検出回路60などから構成されている。
また実施例7において、第4の実施形態と同様にフォトカプラ67A、67Bの何れか一方を省略してもよい。このとき、省略したフォトカプラ67A,67Bに対応したセンス素子(5s、6s)およびセンス抵抗(7)を省略しても良い。この場合には、電流極性検出部68はいずれか一方(例えば半導体素子1B)に流れる電流の極性検出信号に基づいて、他方(例えば半導体素子1A)に流れる電流の極性を推定する。
電流極性検出部68の前段ではなく電流極性検出部68の後段にフォトカプラ67A、67Bと同様の構成のフォトカプラを設けても良い。電流検出回路60、電流極性検出回路68を制御IC63もしくは駆動IC65内に形成してもよい。
図13、図14は、制御部とドライブ回路とを分離するとともに、Vf制御部26、パルス制御部27および電流検出部25をマイコン21に取り込んだ構成の駆動制御装置71、72を示している。駆動制御装置71、72は、ハーフブリッジ回路4を構成する2つの半導体素子1A、1Bを駆動制御する。駆動制御装置71は、マイコン21、フォトカプラ64A、64B、駆動IC65A、65Bなどから構成されている。駆動制御装置72は、センス電圧VSH、VSLを入力とするフォトカプラ67A、67Bを備えている。
本実施形態によっても、パルス制御部27は、2つの半導体素子1A、1Bのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、アーム短絡を確実に防止できる。
また実施例9において、第4の実施形態と同様にフォトカプラ67A、67Bの何れか一方を省略してもよい。このとき、省略したフォトカプラ67A,67Bに対応したセンス素子(5s、6s)およびセンス抵抗(7)を省略しても良い。この場合には、電流極性検出部68はいずれか一方(例えば半導体素子1B)に流れる電流の極性検出信号に基づいて、他方(例えば半導体素子1A)に流れる電流の極性を推定する。
以上、第1〜第9の実施形態について説明したが、以下のように発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
Vf制御部26、パルス制御部27は、それぞれ負荷電流の大きさが規定値Im1、Im2よりも小さくなるとVf制御、パルス制御を停止して通常制御を行うようにしたが、この通常制御への切り替え制御は必要に応じて実行すればよい。
第2の実施形態においても、負荷電流の大きさが規定値Im1、Im2よりも小さくなると、それぞれVf制御、パルス制御を停止して通常制御を行う構成としてもよい。また、駆動制御システムの運転領域が常に図6に示す領域1にある場合には、Vf制御部26から、領域1と領域2との間での制御切替機能を省いてもよい。すなわち、Vf制御部26は、PWM信号FLがHレベルの期間、常にゲート駆動電圧VGLを半導体素子1Bのゲートに印加する。Vf制御部26は、当該期間において半導体素子1Bにダイオード素子6の順方向の向きに電流が流れていると判定すると、第2の実施形態と同様にして第2時間T2の経過時点(時刻t6)までパルスの拡張を行う。
図17〜図18は第10の実施形態を示すもので、半導体素子1A,1Bに替えて半導体素子101A,101Bを使用すると共に電流検出部25に替えて電圧検出部125を使用した形態を示す。同一または類似の構成については同一または類似の符号を付して説明を省略する。
(第11の実施形態)
図19は第11の実施形態を示すもので、半導体素子101A、101BにMOSトランジスタなどを使用し同期整流を行った方が導通損失を低減できる場合のタイミングチャートを示している。駆動制御装置132A、132Bの構成は、図17に示した通りである。ここでは、主としてローサイド側の駆動制御装置132Bの作用について説明する。ハイサイド側の駆動制御装置132Aの作用も同様となる。MOSトランジスタの場合で説明すると、その特性は図6に示したように、電圧VDS<電圧Vfとなる領域1では、ゲート駆動電圧を印加することにより導通損失を低減できる。電圧VDS≧電圧Vfとなる領域2では、ゲート駆動電圧を遮断することにより導通損失を低減できる。
前述実施形態と動作が同一部分については説明を省略する。電圧検出部125は、前述のミラー期間中にコレクタ電極電位Vcoの低下タイミングを検出する(時刻t1a)。Vf制御部26は、電圧検出部125により電極電位Vcoの低下を検出し、入力されるPWM信号FLのオンオフ指令信号とコレクタ電極電位Vcoとの関係に応じて極性を推定できる。
(第12、第13の実施形態)
図20は第12の実施形態を示し、図21は第13の実施形態を示すもので、何れも高耐圧を持つ駆動IC151、153を用いた駆動制御装置152、154を示している。高耐圧とは、ハーフブリッジ回路4に印加される電源電圧に応じた耐圧である。駆動制御装置152、154は、ハーフブリッジ回路4を構成する2つの半導体素子101A、101Bを駆動制御する。
図22は第14の実施形態を示すもので、制御部とドライブ回路とを分離して構成した駆動制御装置162を示している。駆動制御装置162は、ハーフブリッジ回路4を構成する2つの半導体素子101A、101Bを駆動制御する。駆動制御装置162は、制御IC163、フォトカプラ64A、64B、67A、67B、駆動IC65A、65B、電圧検出部168などから構成されている。
図23は第15の実施形態を示すもので、制御部とドライブ回路とを分離するとともに、Vf制御部26、パルス制御部27および電圧検出部125をマイコン121に取り込んだ構成の駆動制御装置172を示している。駆動制御装置172は、ハーフブリッジ回路4を構成する2つの半導体素子101A、101Bを駆動制御する。駆動制御装置172は、マイコン121、フォトカプラ64A、64B、駆動IC65A、65Bなどから構成されている。駆動制御装置172は、センス電圧VSH、VSLを入力とするフォトカプラ67A、67Bを備えている。
図24は第16の実施形態を示すもので、中間電位を電圧検出する電圧検出手段としての電圧検出部180を設けた形態を示す。図24に示す電圧検出部180は、トランジスタ素子105、ダイオード構造106の素子形成領域100の外周側の半導体基板8に設けられるガードリング8aの電位を検出するように設けられる。半導体基板8の下面側表層部には、ダイオード構造6のカソード領域17、トランジスタ構造5のコレクタ電極18が形成されているが、これらの素子形成領域100だけでなくそのまま外周縁側に連通され耐圧保持領域101に及んでいる。
(第1〜第16の実施形態についての他の実施形態)
以上、第1〜第16の実施形態について説明したが、以下のように発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
Claims (25)
- ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(5)とダイオード構造(6)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(1A,1B)の駆動制御装置(32A,32B,52,54,56,61,62,71,72)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段(7A,7B,25,59,60,68)と、
前記他方の半導体素子との間でアーム短絡が生じないように予め設定されると共に、前記一方の半導体素子に対して与えられるゲート駆動信号(SGL)の印加タイミング、前記ゲート駆動電圧が前記トランジスタ構造に印加されるタイミング、および前記ダイオード構造に逆回復電流が流れ始めるタイミング、に応じて前記電流検出手段の電流と対応付けて予め設定され、オフ指令信号の入力時点を起点としてその後に前記逆回復電流が流れ始めるよりも前に前記ゲート駆動電圧の印加を指令する始時間、終時間が終了するように前記始時間、前記終時間をそれぞれ第1時間、第2時間として設定する回路と、
前記電流検出信号に基づいて、前記一方の半導体素子に対するオン指令信号が入力されている期間に前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、その後の前記オフ指令信号の入力時点を起点として、前記第1時間の経過時点から前記第2時間の経過時点まで、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する第1の制御手段(27)とを備える駆動制御装置。 - 前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れる場合において、前記ゲート駆動電圧が遮断されている時における導通損失と前記ゲート駆動電圧が印加されている時における導通損失とが等しくなる電流値が予め測定されて電流しきい値として設定されており、
駆動制御する前記一方の半導体素子に対するオン指令信号が入力されている期間、前記電流検出信号に基づいて、前記ダイオード構造の順方向の向きに流れる前記一方の半導体素子の電流が前記電流しきい値以上であると判定すると、前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力し、前記電流しきい値未満であると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する第2の制御手段(26)を備えていることを特徴とする請求項1記載の駆動制御装置。 - 前記第2の制御手段(26)は、駆動制御する前記一方の半導体素子に対するオン指令信号が入力されている期間、前記一方の半導体素子に前記ダイオード構造の順方向の向きに前記電流しきい値未満の電流が流れていると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を、当該一方の半導体素子に対するオフ指令信号の入力時点を越えて前記第2時間の経過時点まで延長して出力することを特徴とする請求項2記載の駆動制御装置。
- 駆動制御する前記一方の半導体素子に対するオン指令信号が入力されている期間、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力し、当該期間において前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を、当該一方の半導体素子に対するオフ指令信号の入力時点を越えて前記第2時間の経過時点まで延長して出力する第2の制御手段(26)を備えていることを特徴とする請求項1記載の駆動制御装置。
- ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(5)とダイオード構造(6)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(1A,1B)の駆動制御装置(32A,32B,52,54,56,61,62,71,72)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段(7A,7B,25,59,60,68)と、
前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れる場合において、前記ゲート駆動電圧が遮断されている時における導通損失と前記ゲート駆動電圧が印加されている時における導通損失とが等しくなる電流値が予め測定されて電流しきい値として設定されており、前記一方の半導体素子に対するオン指令信号が入力されている期間、前記電流検出信号に基づいて、前記ダイオード構造の順方向の向きに流れる前記半導体素子の電流が前記電流しきい値以上であると判定すると、前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力し、前記電流しきい値未満であると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する第2の制御手段(26)とを備えている駆動制御装置。 - 前記第2の制御手段(26)は、外部から前記電流しきい値を特定するしきい値特定信号を入力可能に構成されており、前記オン指令信号が入力されている期間において、入力した前記しきい値特定信号に応じた電流しきい値を前記一方の半導体素子に流れる電流の判定に用いることを特徴とする請求項2、3および5の何れか一項に記載の駆動制御装置。
- 前記制御手段(26,27)は、前記一方の半導体素子を通して負荷に流れる電流が規定値よりも小さい場合、駆動制御する前記一方の半導体素子に対するオン指令信号が入力されると前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力し、オフ指令信号が入力されると前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力する通常制御を実行することを特徴とする請求項1から6の何れか一項に記載の駆動制御装置。
- 前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路(28)を備え、
前記ゲート駆動電圧に応じた耐圧を持つIC(24A,24B)で構成されていることを特徴とする請求項1から7の何れか一項に記載の駆動制御装置。 - 前記ハーフブリッジ回路を構成する前記一方及び他方の半導体素子を駆動制御するものであって、前記ハーフブリッジ回路に加わる電源電圧に応じた耐圧を持つIC(51,53,55)で構成されており、
当該ICは、前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路(28)を備え、
前記制御手段(26,27)は、前記一方の半導体素子に前記ゲート駆動電圧を印加している期間、前記他方の半導体素子への前記ゲート駆動電圧の印加を禁止することを特徴とする請求項1から7の何れか一項に記載の駆動制御装置。 - 前記ハーフブリッジ回路を構成する前記一方及び他方の半導体素子を駆動制御するものであって、前記制御手段(26,27)を有する制御IC(21,63)と、前記制御ICから入力したゲート駆動信号に基づいて前記一方及び他方の半導体素子に前記ゲート駆動電圧を印加する駆動IC(65A,65B)と、前記制御ICから出力されたゲート駆動信号を電気的に絶縁して前記駆動ICに伝送する絶縁回路(64A,64B)と、前記電流検出手段(7A,7B,25,59,60,68)とから構成されており、
前記制御ICは、前記一方の半導体素子に前記ゲート駆動電圧を印加している期間、前記他方の半導体素子への前記ゲート駆動電圧の印加を禁止するゲート駆動信号を出力することを特徴とする請求項1から7の何れか一項に記載の駆動制御装置。 - 前記電流検出手段(25)は、前記制御IC(21)に設けられていることを特徴とする請求項10記載の駆動制御装置。
- ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(5)とダイオード構造(6)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(101A、101B)の駆動制御装置(32A、32B、52、54、56、61、62、71、72)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段(7A,7B,25,59,60,68)と、
前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電流検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記電流検出手段により電流検出信号の変動を検出した時点で、前記他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点(t2)を遡ってパルスを出力させる制御手段(26,27)と、を備えることを特徴とする駆動制御装置。 - ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(105)とダイオード構造(106)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(101A、101B)の駆動制御装置(132A,132B,152,154,156,162,172)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子の電極電位に基づく電圧検出信号を出力する電圧検出手段(107A,107B,125,168,180)と、
前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電圧検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点(t2)からパルスを出力させる制御手段(26,27)と、を備えることを特徴とする駆動制御装置。 - 前記一方又は他方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段(7A,7B,25,59,60,68)を備え、
前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電流検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記ゲート駆動電圧が上昇するタイミングが前記一方の半導体素子(101A)に電流が流れなくなり始めるタイミングよりも後となる遅延時間を見込んで、前記一方の半導体素子に対するオン指令信号の入力時点(t2)を遡ってパルスを出力させる制御手段(26,27)を備えることを特徴とする請求項13記載の駆動制御装置。 - ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(5)とダイオード構造(6)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(1A、1B)の駆動制御装置(32A,32B,52,54,56,62,72)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段(7A,7B,25,59,60,68)と、
前記他方の半導体素子に対する指令信号を入力する入力手段(26,27)と、を備え、
前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電流検出信号及び前記入力手段の入力信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記入力手段にオフ指令信号が入力されることに応じてパルスを出力させる手段であって、前記他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点(t2)を遡ってパルスを出力させる制御手段(26,27)を備えることを特徴とする駆動制御装置。 - ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(105)とダイオード構造(106)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(101A,101B)の駆動制御装置(132A,132B,152,154,156,162,172)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子の電極電位に基づく電圧検出信号を出力する電圧検出手段(107A,107B,125,168,180)と、
前記他方の半導体素子に対する指令信号を入力する入力手段(26,27)と、を備え、
前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電圧検出信号及び前記入力手段の入力信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記入力手段にオフ指令信号が入力されることに応じてパルスを出力させる手段であって、前記他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点(t2)を遡ってパルスを出力させる制御手段(26,27)を備えることを特徴とする駆動制御装置。 - 前記他方の半導体素子の制御電圧に応じた制御電圧検出信号を出力する制御電圧検出手段(225)を備え、
前記制御手段は、前記制御電圧検出手段(225)の制御電圧検出信号の変動に基づいてパルスを出力させることを特徴とする請求項12、14、15の何れか一項に記載の駆動制御装置。 - ゲート駆動電圧(VGL)が印加される絶縁ゲート型のトランジスタ構造(5)とダイオード構造(6)とが同一の半導体基板(8)に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極(15,18)とされた一方の半導体素子(101A,101B)の駆動制御装置(132A,132B,152,154,156,162,172)であって、
前記一方の半導体素子は他方の半導体素子との間にハーフブリッジ回路(4)を構成し、
前記一方又は他方の半導体素子の電極電位に応じた電圧検出信号を出力する電圧検出手段(107A,107B,125,168,180)と、
前記他方の半導体素子との間でアーム短絡が生じないように予め設定されると共に、前記一方の半導体素子に対して与えられるゲート駆動信号(SGL)の印加タイミング、前記ゲート駆動電圧が前記トランジスタ構造に印加されるタイミング、および前記ダイオード構造に逆回復電流が流れ始めるタイミング、に応じて予め設定され、オフ指令信号の入力時点を起点としてその後に前記逆回復電流が流れ始めるよりも前に前記ゲート駆動電圧の印加を指令する始時間、終時間が終了するように前記始時間、前記終時間をそれぞれ第1時間、第2時間として設定する回路と、
前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電圧検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、その後にオン指令信号の入力を経て前記オフ指令信号が入力された時点を起点として、前記第1時間の経過時点から前記第2時間の経過時点まで、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する制御手段(26,27)と、を備えることを特徴とする駆動制御装置。 - 前記制御手段(26,27)は、前記電圧検出手段により電圧が変動したか否かを判定することで負荷に流れる電流を判定し、前記負荷の電流が0付近の所定範囲であると判定すると、前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力し、前記所定範囲外であると判定すると前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力することを特徴とする請求項13、16、18の何れか1項に記載の駆動制御装置。
- 前記制御手段(26,27)は、駆動制御する前記一方の半導体素子に対するオン指令信号が入力されている期間、前記電圧検出信号に基づいて前記ダイオード構造の順方向の向きに流れていると判定すると前記ゲート駆動電圧の遮断を指定するゲート駆動信号を出力し、前記ダイオード構造の順方向の向きに流れていないと判定すると前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力することを特徴とする請求項18または19記載の駆動制御装置。
- 前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路(28)を備え、
前記ゲート駆動電圧に応じた耐圧を持つIC(124A,124B)で構成されていることを特徴とする請求項18から20の何れか一項に記載の駆動制御装置。 - 前記ハーフブリッジ回路を構成する前記一方及び他方の半導体素子を駆動制御するものであって、前記ハーフブリッジ回路に加わる電源電圧に応じた耐圧を持つIC(151,153)で構成されており、
当該ICは、前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路(28)を備え、
前記電圧検出手段(107A,107B,125,180)は、前記一方又は他方の半導体素子のうち少なくとも一方の電圧を検出可能に設けられ、
前記制御手段(26,27)は、前記一方の半導体素子に前記ゲート駆動電圧を印加している期間、前記他方の半導体素子への前記ゲート駆動電圧の印加を禁止することを特徴とする請求項18から21の何れか一項に記載の駆動制御装置。 - 前記ハーフブリッジ回路を構成する前記一方及び他方の半導体素子を駆動制御するものであって、前記制御手段(26,27)を有する制御IC(21,121,163)と、前記制御ICから入力したゲート駆動信号に基づいて前記一方及び他方の半導体素子に前記ゲート駆動電圧を印加する駆動IC(65A,65B)と、前記制御ICから出力されたゲート駆動信号を電気的に絶縁して前記駆動ICに伝送する絶縁回路(64A,64B)と、前記電圧検出手段(107A,107B,125,168)とから構成されており、
前記制御ICは、前記一方の半導体素子に前記ゲート駆動電圧を印加している期間、前記他方の半導体素子への前記ゲート駆動電圧の印加を禁止するゲート駆動信号を出力することを特徴とする請求項18から21の何れか一項に記載の駆動制御装置。 - 前記電圧検出手段(125)は、前記制御IC(121)に設けられていることを特徴とする請求項23記載の駆動制御装置。
- 前記電圧検出手段(180)は、前記一方の半導体素子の素子形成領域(100)の外周側に離間して半導体基板(8)に形成され前記半導体基板(8)の導電型とは逆導電型の電界制限リング(8a)を用いて中間電位を検出することを特徴とする請求項18から24の何れか一項に記載の駆動制御装置。
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