JP2015035946A - 駆動制御装置 - Google Patents

Abstract

【課題】トランジスタ構造とダイオード構造が同一の半導体基板に形成された半導体素子に対し、スイッチング損失および／または半導体素子の導通損失を低減する。
【解決手段】駆動ＩＣ２４Ａ、２４ＢのＶｆ制御部２６は、それぞれＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間に、半導体素子１Ａ、１Ｂにダイオード素子６の順方向の向きに流れる電流が電流しきい値Ｉｔ以上であると判定すると、ゲート駆動信号ＳGH、ＳGLをＬレベルにする（Ｖｆ制御）。パルス制御部２７は、上下アーム間で通電が切り替わるとき、それぞれＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間に、半導体素子１Ａ、１Ｂにダイオード素子６の順方向の向きに電流が流れていると判定すると、ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点から第２時間Ｔ２の経過時点までゲート駆動信号ＳGH、ＳGLをＨレベルにする（パルス制御）。
【選択図】図１

Description

本発明は、絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成された半導体素子の駆動制御装置に関する。

ＲＣ−ＩＧＢＴ、ＭＯＳトランジスタ、ＭＯＳゲートを備えたダイオードなど、トランジスタ素子とダイオード素子とが同一の半導体基板に形成され、トランジスタ素子の通電電極（コレクタ、エミッタまたはドレイン、ソース）とダイオード素子の通電電極（カソード、アノード）とが共通の電極とされた半導体素子が知られている（非特許文献１参照）。こうした半導体素子を、インバータやコンバータなどの電力変換装置においてスイッチング素子として用いる場合、スイッチング損失および／または導通損失を低減することが必要である。

電力変換装置は、ハーフブリッジ回路を基本構成とし、上下アームの半導体素子を相補的にオンオフさせることで交流−直流電圧変換、直流−交流電圧変換を行い、或いは入力電圧を昇圧、降圧する。このハーフブリッジ回路において、電源短絡（アーム短絡）を防止するため、上下の半導体素子を同時にオフするデッドタイムが設けられている。

デッドタイムの期間中は、一方の半導体素子のダイオード素子に負荷電流が還流する。デッドタイムの終了後、他方の半導体素子がオンすると、負荷電流が上記ダイオード素子から当該他方の半導体素子に切り替わる。この際、ダイオード素子に蓄積されていたキャリアの放出による逆回復電流が流れる。この逆回復電流は、スイッチング損失を増加させるとともにノイズの発生要因となる。

これに対し、非特許文献１には、他方の半導体素子がターンオンする少し前に、一方の半導体素子に正のゲート駆動電圧を印加する方法が開示されている。この方法によれば、半導体素子の電子電流の増加とともにホール電流が減少し、ホールの注入が抑制され、逆回復電流が低減できる。

一方、上述した半導体素子は、ダイオード素子に電流が流れている状態でゲート駆動電圧が印加されると、チャネルが形成されてホールの注入が抑制されるので、導通損失が増大するという特性を有している。これに対し、ダイオード素子に電流が流れているか否かを判定し、電流が流れているときにはゲート駆動電圧を遮断し、流れていないときにはゲート駆動電圧を印加する駆動制御が提案されている。

Zhenxue Xu, Bo Zhang and Alex Q.huang, "Experimental Demonstration of the MOS Controlled Diode(MCD)", IEEE 2000, Vol.2, p.1144-1148

半導体素子に一時的にゲート駆動電圧（ゲート駆動パルス）を印加してキャリアの注入を抑制させる非特許文献１記載の方法は、逆回復電流を低減するために有効である。しかし、ハーフブリッジ回路を構成する２つの半導体素子の間で電流を切り替える過渡時にゲート駆動パルスを印加する必要があるため、印加タイミングがわずかでも遅れるとアーム短絡が発生する。逆に印加タイミングが早いと、ゲート駆動パルスの印加終了後に再び注入されるホールの量が増え、逆回復電流の低減効果が減少する。上記非特許文献１には、ゲート駆動パルスの具体的な印加タイミングやパルス幅が示されていない。当該方法を実用化するには、こうしたゲート駆動パルスの印加手段の確立が必要である。

一方、ゲート駆動電圧の印加／遮断による半導体素子の導通損失の特性は、半導体素子の種類（ＲＣ−ＩＧＢＴ、ＭＯＳトランジスタ等）により大きく異なる。このため、半導体素子にダイオード素子の順方向の向きに電流が流れているか否かの従来の判定基準では、導通損失を十分に低減できない場合が生じる。

本発明は上記事情に鑑みてなされたもので、その目的は、トランジスタ構造とダイオード構造とが同一の半導体基板に形成された半導体素子に対し、第１に、ゲート駆動パルスを適切なタイミングで印加することによりスイッチング損失を低減でき、第２に、半導体素子の種類にかかわらず半導体素子の導通損失を十分に低減できる駆動制御装置を提供することにある。

請求項１に記載した駆動制御装置は、ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成され、トランジスタ構造の通電電極とダイオード構造の通電電極とが共通の電極とされた半導体素子の駆動制御を行う。駆動制御装置は、半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段と、ゲート駆動信号を出力する第１の制御手段とを備えている。

第１の制御手段は、電流検出信号に基づいて、半導体素子に対するオン指令信号が入力されている期間に半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、その後のオフ指令信号の入力時点を起点として、予め設定された第１時間の経過時点から第２時間の経過時点まで、ゲート駆動電圧の印加を指令するゲート駆動信号を出力する。このゲート駆動信号は、当該一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように設定されている。このゲート駆動信号に応じて、ゲートにパルス状のゲート駆動電圧（ゲート駆動パルス）が印加される。

駆動対象の半導体素子は、トランジスタ構造とダイオード構造に対し共通のゲート構造を備えている。上下アーム間で通電が切り替わる時、例えば一方の半導体素子のダイオード構造に電流が流れている状態で、第１の制御手段が当該一方の半導体素子にゲート駆動電圧を印加すると、当該ダイオード構造に蓄積されるホールが減少し、逆回復電流を低減する作用が生じる。

しかし、オフ指令信号が入力された半導体素子について、ダイオード構造の順方向の向きに素子電流（例えばダイオード電流）が流れている場合と、逆方向の向きに素子電流（トランジスタ電流）が流れている場合とでは、ゲート駆動パルスを与えたときのゲート駆動電圧の波形が異なる。例えば、前者の場合には半導体素子間の電圧・電流の急峻な変化やミラー期間が生じないので、ゲート駆動電圧の立ち上がり時間および立ち下がり時間は短くなる（或いは短くできる）。これにより、ゲート駆動パルスの遅延やばらつきが小さくなる。一方、後者の場合には半導体素子間の電圧・電流の急峻な変化やミラー期間が生じるので、ゲート駆動パルスの遅延やばらつきが大きくなる。駆動制御装置は、半導体素子にダイオード構造の順方向の向きに電流が流れている場合に限りゲート駆動パルスを印加するので、前者の場合の小さい遅延やばらつきに基づいた制御が可能となり、印加タイミングの精度を高めることができる。

第１の制御手段は、相補的に変化する高電位側（ハイサイド）と低電位側（ローサイド）の指令信号（例えばＰＷＭ信号）のうち少なくとも一方の指令信号を入力し、少なくとも一方のサイドの半導体素子にゲート駆動電圧を印加する。この指令信号は、切り替え時にデッドタイム（アーム短絡防止のため両サイドがオフしている期間）を有している。デッドタイムは一定時間であるため、一方サイドのオフ指令信号の入力から他方サイドのオン指令信号の入力までの時間が正確に保証されている。

本手段によれば、上述した遅延やばらつきを予め測定しデッドタイムを把握した上で、オフ指令信号の入力時点を起点として、ゲート駆動電圧を所望のタイミングで印加するために必要なゲート駆動信号のタイミング、すなわち第１時間と第２時間を正確に設定することが可能となる。

これにより、一方の半導体素子に対するゲート駆動パルスの印加終了時点から逆回復電流が流れ始めるまでの時間、例えばゲート駆動パルスの印加終了後にダイオード構造に再びキャリア（ホール）が注入される時間（キャリアの再注入時間）を正確に制御可能となる。その結果、アーム短絡を防止しつつ再注入時間を短く制御することができるので、逆回復電流が減少し、スイッチング損失を低減できる。また、第１の制御手段は、オフ指令信号を基準タイミングとしてゲート駆動信号を印加できるので、別のタイミング信号が不要となり、従来から使用している駆動制御装置からの置き替えが容易になる。

請求項１８に記載した手段は、電流検出手段に替えて半導体素子の電極電位に応じた電圧検出信号を出力する電圧検出手段を備えており、半導体素子に対するオフ指令信号が入力されているときに電圧検出信号に基づいて半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、その後にオン指令信号の入力を経てオフ指令信号が入力された時点を起点として、一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように予め設定された第１時間の経過時点から第２時点の経過時点まで、ゲート駆動電圧の印加を指令するゲート駆動信号を出力するものであり、ほぼ請求項１と同様の作用効果を奏する。

請求項２に記載した手段によれば、半導体素子にダイオード構造の順方向の向きに電流が流れる場合において、ゲート駆動電圧が遮断されている時における導通損失とゲート駆動電圧が印加されている時における導通損失とが等しくなる電流値が予め測定されて電流しきい値として設定されている。第２の制御手段は、駆動制御する半導体素子に対するオン指令信号が入力されている期間、電流検出信号に基づいて、半導体素子にダイオード構造の順方向の向きに流れる電流が電流しきい値以上であると判定すると、ゲート駆動電圧の遮断を指令するゲート駆動信号を出力する。電流しきい値未満であると判定すると、ゲート駆動電圧の印加を指令するゲート駆動信号を出力する。

半導体素子は、ゲート駆動電圧が遮断されている時と印加されている時における導通損失が相違する特性を有している。これは、チャネルの形成によりホールの注入が影響を受けるからである。ゲート駆動電圧が遮断されている時の導通損失と印加されている時の導通損失との大小関係は、半導体素子の種類、耐圧などにより異なる。そこで、本手段では、この関係を予め測定して大小関係が入れ替わる電流しきい値を設定する。

第２の制御手段は、半導体素子にダイオード構造の順方向の向きに流れる電流が電流しきい値以上のときにゲート駆動電圧の遮断指令を出力し、電流しきい値未満のときにゲート駆動電圧の印加指令を出力する。これにより、半導体素子の種類や耐圧にかかわらず、導通損失を適切に低減することができる。また、半導体素子にダイオード構造の逆方向の向きに電流が流れる期間に確実にゲート駆動電圧が印加されるので、トランジスタ構造にオン指令信号に従った電流を流すことができる。

請求項３に記載した手段によれば、第２の制御手段は、駆動制御する半導体素子に対するオン指令信号が入力されている期間、半導体素子にダイオード構造の順方向の向きに電流しきい値未満の電流が流れていると判定すると、ゲート駆動電圧の印加を指令するゲート駆動信号を、当該半導体素子に対するオフ指令信号の入力時点を越えて第２時間の経過時点まで延長して出力する。これにより、請求項２記載の制御と請求項１記載の制御とを一連のゲート駆動電圧により実行でき、導通損失を一層低減できる。

請求項４に記載した手段によれば、第２の制御手段は、駆動制御する半導体素子に対するオン指令信号が入力されている期間、ゲート駆動電圧の印加を指令するゲート駆動信号を出力する。第２の制御手段は、当該期間において半導体素子にダイオード構造の順方向の向きに電流が流れていると判定すると、ゲート駆動電圧の印加を指令するゲート駆動信号を、当該半導体素子に対するオフ指令信号の入力時点を越えて第２時間の経過時点まで延長して出力する。これにより、オン指令信号が入力されている期間のゲート駆動電圧と、その後の請求項１記載の制御に係るゲート駆動電圧とを、一連のゲート駆動電圧として実行でき、導通損失を一層低減できる。

請求項５に記載した駆動制御装置は、電流検出手段と、ゲート駆動信号を出力する第２の制御手段とを備えている。半導体素子にダイオード構造の順方向の向きに電流が流れる場合において、ゲート駆動電圧が遮断されている時における導通損失とゲート駆動電圧が印加されている時における導通損失とが等しくなる電流値が予め測定されて電流しきい値として設定されている。

第２の制御手段は、半導体素子に対するオン指令信号が入力されている期間、電流検出信号に基づいて、半導体素子にダイオード構造の順方向の向きに流れる電流が電流しきい値以上であると判定すると、ゲート駆動電圧の遮断を指令するゲート駆動信号を出力する。電流しきい値未満であると判定すると、ゲート駆動電圧の印加を指令するゲート駆動信号を出力する。この構成によれば、上述した請求項２と同様の作用および効果が得られる。

請求項６に記載した手段によれば、請求項２、３、５に示す構成において、第２の制御手段は、外部から電流しきい値を特定するしきい値特定信号を入力可能に構成されている。第２の制御手段は、オン指令信号が入力されている期間において、入力したしきい値特定信号に応じた電流しきい値を半導体素子に流れる電流の判定に用いる。これにより、駆動制御装置は、種類、耐圧などが異なる種々の半導体素子を低い導通損失で駆動することができる。

請求項７に記載した手段によれば、半導体素子を通して負荷に流れる電流が規定値よりも小さい場合、通常制御を実行する。すなわち、半導体素子に流れる電流の向きにかかわらず、駆動制御する半導体素子に対するオン指令信号が入力されるとゲート駆動電圧の印加を指令するゲート駆動信号を出力し、オフ指令信号が入力されるとゲート駆動電圧の遮断を指令するゲート駆動信号を出力する。これにより、電流検出精度の低下による誤制御を防止することができる。

請求項８に記載した駆動制御装置は、ゲート駆動信号を入力してゲート駆動電圧を出力するドライブ回路を備え、ゲート駆動電圧に応じた耐圧を持つＩＣで構成されている。この構成によれば、ハーフブリッジ回路を構成する半導体素子ごとに駆動制御装置が設けられる。既に広く使用されている半導体素子の駆動システムに対し、駆動制御装置（駆動ＩＣ）を置き替えればよいので、駆動システムの変更が容易になる。

請求項９に記載した駆動制御装置は、ハーフブリッジ回路を構成する２つの半導体素子を駆動制御するものであって、ハーフブリッジ回路に加わる電源電圧に応じた耐圧を持つＩＣで構成されている。当該ＩＣは、ゲート駆動信号を入力してゲート駆動電圧を出力するドライブ回路を備えている。電流検出手段は、２つの半導体素子のうち少なくとも一方に流れる電流を検出する。一方の電流を検出できれば、他方の半導体素子の電流も間接的に検出可能となる。

本駆動制御装置は、ハーフブリッジ回路を構成する２つの半導体素子の駆動状態を把握できる。制御手段は、２つの半導体素子のうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止する。これにより、アーム短絡を確実に防止できる。

請求項１０に記載した駆動制御装置は、ハーフブリッジ回路を構成する２つの半導体素子を駆動制御するものである。この駆動制御装置は、制御手段を有する制御ＩＣと、制御ＩＣから入力したゲート駆動信号に基づいて半導体素子にゲート駆動電圧を印加する駆動ＩＣと、制御ＩＣから出力されたゲート駆動信号を電気的に絶縁して駆動ＩＣに伝送する絶縁回路と、電流検出手段とから構成されている。

本駆動制御装置は、ハーフブリッジ回路を構成する２つの半導体素子の駆動状態を把握できる。制御ＩＣは、２つの半導体素子のうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止するゲート駆動信号を出力する。これにより、アーム短絡を確実に防止できる。また、電流検出手段は、２つの半導体素子のうち一方の電流のみを検出できれば、他方の半導体素子の電流も間接的に検出可能となる。

請求項１１に記載した手段によれば、電流検出手段は制御ＩＣに設けられている。例えば、制御ＩＣは、上述した各制御をソフトウェア処理する。
請求項１２に記載した駆動制御装置は、半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段と、一方の半導体素子に対するオフ指令信号が入力されているときに電流検出信号に基づいて一方の半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、電流検出手段により電流検出信号の変動を検出した時点で、一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように一方の半導体素子に対するオン指令信号の入力時点を遡ってパルスを出力させる制御手段と、を備える。

請求項１３に記載した駆動制御装置は、一方の半導体素子の電極電位に基づく電圧検出信号を出力する電圧検出手段と、一方の半導体素子に対するオフ指令信号が入力されているときに電圧検出信号に基づいて一方の半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように一方の半導体素子に対するオン指令信号の入力時点からパルスを出力させる制御手段と、を備える。

請求項１５に記載した駆動制御装置は、一方の半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段と、他方の半導体素子に対する指令信号を入力する入力手段と、を備え、一方の半導体素子に対するオフ指令信号が入力されているときに電流検出信号及び入力手段の入力信号に基づいて一方の半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、入力手段にオフ指令信号が入力されることに応じてパルスを出力させる手段であって、一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように一方の半導体素子に対するオン指令信号の入力時点を遡ってパルスを出力させる制御手段と、を備える。

請求項１６に記載した駆動制御装置は、一方の半導体素子の電極電位に基づく電圧検出信号を出力する電圧検出手段と、他方の半導体素子に対する指令信号を入力する入力手段と、を備え、一方の半導体素子に対するオフ指令信号が入力されているときに電圧検出信号及び入力手段の入力信号に基づいて一方の半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、入力手段にオフ指令信号が入力されることに応じてパルスを出力させる手段であって、一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子との間でアーム短絡が生じないように一方の半導体素子に対するオン指令信号の入力時点を遡ってパルスを出力させる制御手段と、を備える。

第１の実施形態を示す駆動制御システムの構成図 メイン素子とセンス素子の回路構成図 半導体素子の模式的な縦断面図 ダイオード素子の順方向の電圧電流特性図 Ｖｆ制御とパルス制御に係る波形図 第２の実施形態を示し、ＭＯＳトランジスタにおいてダイオード素子の順方向の向きに電流が流れる場合の電圧電流特性図 同期整流を使用したときの、Ｖｆ制御とパルス制御に係る波形図 第３の実施形態を示す駆動制御システムの構成図 第４の実施形態を示す駆動制御システムの構成図 第５の実施形態を示す駆動制御システムの構成図 第６の実施形態を示す駆動制御システムの構成図 第７の実施形態を示す駆動制御システムの構成図 第８の実施形態を示す駆動制御システムの構成図 第９の実施形態を示す駆動制御システムの構成図 電流検出構成の変形例を示す図（１） 電流検出構成の変形例を示す図（２） 第１０の実施形態を示す駆動制御システムの構成図 第１０の実施形態を示すＶｆ制御とパルス制御に係る波形図 第１１の実施形態を示すＶｆ制御とパルス制御に係る波形図 第１２の実施形態を示す同期整流を使用したときのＶｆ制御とパルス制御に係る波形図 第１３の実施形態を示す駆動制御システムの構成図 第１４の実施形態を示す駆動制御システムの構成図 第１５の実施形態を示す駆動制御システムの構成図 第１６の実施形態を示す中間電位の検出態様を示す模式的な半導体構造断面図 各実施形態において負荷電流の方向、大きさに応じたコレクタ電極電位の変化特性を概略的に示す説明図 各実施形態における負荷電流の方向、大きさ（ゼロ電流付近）に応じたコレクタ電極電位の変化特性を概略的に示す説明図 第１〜第１６の実施形態の変形例を示すＶｆ制御とパルス制御に係る波形図 第１〜第１６の実施形態の変形例を示す駆動制御システムの構成図 第１〜第１６の実施形態の変形例を示す駆動制御システムの構成図 第１〜第１６の実施形態の変形例を示す駆動制御システムの構成図 第１〜第１６の実施形態の変形例を示す駆動制御システムの構成図 第１〜第１６の実施形態の変形例を示すＶｆ制御とパルス制御に係る波形図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図５を参照しながら説明する。図１に示す駆動制御システムは、モータ等の誘導性負荷を駆動するインバータ装置、インダクタを備えて直流電圧を昇圧／降圧するコンバータ装置などの電力変換装置に用いられる。スイッチング素子である半導体素子１Ａ、１Ｂは、高電位側の直流電源線２と低電位側の直流電源線３との間に出力端子Ｎｔを挟んで直列に配されて、ハーフブリッジ回路４を構成している。

同一構造を持つ半導体素子１Ａ、１Ｂは、絶縁ゲート型のトランジスタ素子５とダイオード素子６とが同一の半導体基板に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。トランジスタ素子５の通電電極（コレクタ、エミッタ）とダイオード素子６の通電電極（カソード、アノード）は共通の電極とされている。

このメイン素子に加え、半導体基板には、図２に示すようにメイン素子に流れる電流に比例した微小な電流を流すトランジスタ素子５ｓとダイオード素子６ｓとからなるセンス素子が形成されている。図１ではメイン素子とセンス素子を簡易的に表している。半導体素子１Ａ、１Ｂのセンス端子Ｓ１、Ｓ２間には、それぞれセンス抵抗７Ａ、７Ｂが接続されている。センス抵抗７Ａ、７Ｂは、後述する電流検出部２５とともに電流検出手段を構成している。

半導体素子１Ａ、１Ｂの一例として、図３に縦型構造のＲＣ−ＩＧＢＴを示す。本実施形態のＲＣ−ＩＧＢＴは、トランジスタ構造とダイオード構造とが同一の半導体基板に設けられている。半導体基板８は、ｎ−型のシリコン基板により構成されている。図示しないが、半導体基板８の素子形成領域の周縁部近傍には、当該素子形成領域を囲むようにガードリングが形成されている。

半導体基板８の上面側表層部には、ｐ型のベース層９が形成されている。ベース層９には、ベース層９を貫通する深さを持つ複数のトレンチが形成されている。トレンチ内にはポリシリコンが埋め込まれており、これによりトレンチ構造を持つゲート電極１０が形成されている。各ゲート電極１０には、共通のゲート配線１１を通してゲート駆動電圧が入力される。ゲート電極１０は、ベース層９の表層部に沿う一方向に等間隔でストライプ状に設けられている。これにより、ベース層９は、上記一方向に沿って互いに電気的に分離した複数の第１領域１２と複数の第２領域１３とに区画される。これら第１領域１２と第２領域１３は交互に配設されており、第２領域１３の幅は第１領域１２の幅よりも広くなっている。

第１領域１２の表層部には、ゲート電極１０に隣接してｎ＋型のエミッタ領域１４が形成されている。第１領域１２の上にはエミッタ電極１５が形成されている。エミッタ電極１５は、第１領域１２のベース層９とエミッタ領域１４とに接続されている。第１領域１２は、トランジスタ素子５のチャネル領域として動作するとともに、ダイオード素子６のアノード領域として動作する。すなわち、第１領域１２に対するエミッタ電極１５は、トランジスタ素子５のエミッタ電極およびダイオード素子６のアノード電極となる。

コレクタ領域１６（後述）の上方に設けられた第２領域１３ａは、何れの電極にも接続されていない。カソード領域１７（後述）の上方に設けられた第２領域１３ｂは、エミッタ電極１５と接続されている。これにより、第２領域１３のうちカソード領域１７の上方に設けられた第２領域１３ｂだけが、ダイオード素子６のアノード領域として動作する。すなわち、エミッタ電極１５は、第２領域１３ｂにおいてダイオード素子６のアノード電極となる。

半導体基板８の下面側表層部には、第２領域１３ａが形成される範囲（破線の左側）に対応してｐ＋型のコレクタ領域１６が形成され、第２領域１３ｂが形成される範囲（破線の右側）に対応してｎ＋型のカソード領域１７が形成されている。コレクタ領域１６とカソード領域１７は、コレクタ電極１８と接続されている。すなわち、ダイオード素子６のカソード電極は、トランジスタ素子５のコレクタ電極１８と共通になっている。半導体基板８とコレクタ領域１６およびカソード領域１７との間には、ｎ型のフィールドストップ層１９が形成されている。

図１に示す駆動制御システムにおいて、マイクロコンピュータ（マイコン）２１は、ハーフブリッジ回路４のハイサイドとローサイドのＰＷＭ信号ＦＨ、ＦＬを生成するＰＷＭ信号生成部２２を備えている。ＰＷＭ信号ＦＨ、ＦＬは、同時にＬレベル（オフ指令レベル）となる一定幅のデッドタイムＴｄを有している。ＰＷＭ信号ＦＨ、ＦＬは、それぞれフォトカプラ２３Ａ、２３Ｂを介して駆動ＩＣ２４Ａ、２４Ｂに入力される。本発明で言うオン指令信号とは、Ｈレベル（オン指令レベル）を持つＰＷＭ信号ＦＨ、ＦＬであり、オフ指令信号とは、Ｌレベル（オフ指令レベル）を持つＰＷＭ信号ＦＨ、ＦＬである。

駆動ＩＣ２４Ａ、２４Ｂは、電流検出部２５、Ｖｆ制御部２６、パルス制御部２７およびドライブ回路２８を備えており、電源電圧ＶDDA、ＶDDB（例えば１５Ｖ）が供給されることで動作する。ハイサイド側の半導体素子１Ａ、ローサイド側の半導体素子１Ｂに対し、それぞれ別個の駆動ＩＣ２４Ａ、２４Ｂが設けられている。このため、駆動ＩＣ２４Ａ、２４Ｂは、電源電圧ＶDDA、ＶDDBに応じた耐圧（すなわちゲート駆動電圧に応じた耐圧）で十分である。駆動ＩＣ２４Ａ、２４Ｂは同一構成であるため、主に駆動ＩＣ２４Ｂについての構成を説明する。

電流検出部２５は、センス抵抗７Ｂに生じるセンス電圧ＶSLに基づいて、半導体素子１Ｂに流れる電流に応じた電流検出信号（電流の極性と大きさ）を出力する電流検出手段である。Ｖｆ制御部２６とパルス制御部２７は、ＰＷＭ信号ＦＬに基づいてゲート駆動信号ＳGLを生成する。ドライブ回路２８は、ゲート駆動信号ＳGLを入力してゲート駆動電圧ＶGLを出力する。

Ｖｆ制御部２６は、ＰＷＭ信号ＦＬがＨレベルの期間において、ダイオード素子６の順方向の向きに流れる半導体素子１Ｂの電流が電流しきい値Ｉｔ以上のときに、ゲート駆動電圧ＶGLを遮断する制御を行う。この制御は、半導体素子１Ｂの電圧（ＲＣ−ＩＧＢＴの場合にはダイオード素子６の順方向電圧Ｖｆ）を低下させて導通損失を低減する作用を持つ。以下の説明ではＶｆ制御と称する。

パルス制御部２７は、ＰＷＭ信号ＦＬがＨレベルの期間に半導体素子１Ｂにダイオード素子６の順方向の向きの電流が流れているとき、ＰＷＭ信号ＦＬの立ち下がりを基準として、パルス状のゲート駆動信号ＳGLを出力する。このゲート駆動信号ＳGLにより、半導体素子１Ｂのゲートにパルス状のゲート駆動電圧ＶGL（以下、ゲート駆動パルスと称す）が印加される。この制御は、ダイオード素子６に蓄積されるホールを減少させ、逆回復電流を低減する作用を持つ。以下の説明ではパルス制御と称する。

Ｖｆ制御部２６とパルス制御部２７とで生成されたゲート駆動信号ＳGLは、ドライブ回路２８を介して半導体素子１Ｂのゲートに与えられる。ドライブ回路２８は、ゲートを充放電する駆動能力を複数通りに切り替えられる。すなわち、ＰＷＭ信号ＦＬの立ち上がり時、トランジスタ素子５に電流が流れている状態からのＰＷＭ信号ＦＬの立ち下がり時など、半導体素子１Ｂに流れる電流（素子電流）や電圧に急峻な変化が生じるときには、電圧サージの発生を抑制するため低い駆動能力に切り替えられる。この場合、ドライブ回路２８は、ターンオン時においては定電流回路を用いて駆動し、ターンオフ時においてはオン抵抗を高めたスイッチ素子を用いて駆動する。

これに対し、パルス制御のように素子電流や電圧に急峻な変化が生じないときには、高い駆動能力に切り替えられる。この場合、ドライブ回路２８は、ターンオン時においては定電圧回路を用いて駆動し、ターンオフ時においてはオン抵抗を高めたスイッチ素子とオン抵抗を下げたスイッチ素子とを並列に接続して駆動する。

駆動ＩＣ２４Ａには、しきい値設定回路２９Ａ、３０Ａ、３１Ａが外付けされている。駆動ＩＣ２４Ｂには、しきい値設定回路２９Ｂ、３０Ｂ、３１Ｂが外付けされている。しきい値設定回路２９Ａ、３０Ａ、３１Ａは、半導体素子１Ａのエミッタ電位に等しいフローティンググランドＦＧを基準電位として構成されている。しきい値設定回路２９Ａ、２９Ｂは、電圧ＶDDA、ＶDDBを抵抗Ｒ１、Ｒ２で分圧してしきい値電圧Ｖｔを生成する。しきい値設定回路３０Ａ、３０Ｂは、電圧ＶDDA、ＶDDBを抵抗Ｒ３、Ｒ４で分圧して規定電圧Ｖm1を生成する。しきい値設定回路３１Ａ、３１Ｂは、電圧ＶDDA、ＶDDBを抵抗Ｒ５、Ｒ６で分圧して規定電圧Ｖm2を生成する。

しきい値電圧Ｖｔは、Ｖｆ制御部２６で用いられる電流しきい値Ｉｔの大きさを決定する。後述するように、ダイオード素子６の順方向電流Ｉｆに対する順方向電圧Ｖｆの特性は、素子の種類（ＲＣ−ＩＧＢＴ、ＭＯＳトランジスタ等）や素子の耐圧によって異なる。そこで、Ｖｆ制御部２６は、外部から与えられる切替信号Ｓｋとしきい値電圧Ｖｔとに基づいて、適切な電流しきい値Ｉｔを選択する。

規定電圧Ｖm1は、Ｖｆ制御を停止するか否かの判定に用いる規定値Ｉm1の大きさを決定する。規定電圧Ｖm2は、パルス制御を停止するか否かの判定に用いる規定値Ｉm2の大きさを決定する。電流検出時と、その検出電流の極性に基づいてゲート駆動電圧ＶGH、ＶGLを印加した時とでは、制御の遅れにより電流極性が反転している虞もある。このため、Ｖｆ制御部２６は、電流検出値が規定値Ｉm1を下回るとＶｆ制御を停止し、パルス制御部２７は、電流検出値が規定値Ｉm2を下回るとパルス制御を停止する。

以上説明した駆動ＩＣ２４Ａとセンス抵抗７Ａにより駆動制御装置３２Ａが構成され、駆動ＩＣ２４Ｂとセンス抵抗７Ｂにより駆動制御装置３２Ｂが構成されている。
次に、図４および図５を参照しながら、主としてローサイド側の駆動制御装置３２Ｂの作用について説明する。ハイサイド側の駆動制御装置３２Ａの作用も同様となる。

はじめにＶｆ制御について説明する。ＲＣ−ＩＧＢＴである半導体素子１Ａ、１Ｂは、ダイオード素子６に電流が流れている状態でゲート駆動電圧が印加されると、第１領域１２にチャネルが形成されてホールの注入が抑制される。このため、図４に示すように、順方向電流Ｉｆが流れているダイオード素子６の順方向電圧Ｖｆが高くなり、ダイオード素子６の導通損失（Ｖｆ×Ｉｆ）が増大する。

半導体素子１Ａ、１ＢがＭＯＳトランジスタの場合（第２の実施形態を参照）でも同様の作用が生じる。一般に、素子の高耐圧化によりドリフト領域の厚さが増すほど、全体のオン抵抗に占めるチャネルの抵抗割合が小さくなり、ゲート駆動電圧の印加時にダイオード素子６の導通損失が増大する傾向を示す。

ＲＣ−ＩＧＢＴの場合、ダイオード素子６について、ゲート駆動電圧が遮断されている時における導通損失と印加されている時における導通損失とが等しくなる電流値（電流しきい値Ｉｔ）は小さい値になる。図４に示す場合にはほぼゼロである。これに対し、ＭＯＳトランジスタ等の場合には、ゲート駆動電圧が遮断されている時におけるダイオード素子６の導通損失と、ゲート駆動電圧が印加されている時におけるトランジスタ素子５の導通損失とが等しくなる電流値（電流しきい値Ｉｔ）は、比較的大きい値になる（図６参照）。すなわち、電流しきい値Ｉｔは、半導体素子１Ａ、１Ｂの種類や耐圧によって異なるため、予め測定されている。

ＲＣ−ＩＧＢＴを駆動する場合には切替信号Ｓｋが例えばＬレベルに切り替えられ、ＭＯＳトランジスタを駆動する場合には切替信号Ｓｋが例えばＨレベルに切り替えられる。切替信号Ｓｋは、外部から電流しきい値Ｉｔを特定するしきい値特定信号である。Ｖｆ制御部２６は、切替信号ＳｋがＬレベルのときに、電流しきい値Ｉｔをゼロに設定してＶｆ制御を実行する。一方、切替信号ＳｋがＨレベルのときに、外部から入力するしきい値電圧Ｖｔに応じた電流しきい値Ｉｔを設定してＶｆ制御を実行する。

図５は、出力端子Ｎｔから負荷に向かって電流が流れている場合に、半導体素子１Ａをオフして半導体素子１Ｂをオンした後、半導体素子１Ｂをオフして再度半導体素子１Ａをオンしたときの波形である。上から順に、半導体素子１Ａの電流、ゲート駆動電圧ＶGH、ＶGL、ＰＷＭ信号ＦＨ、ゲート駆動電圧ＶGLを指令するゲート駆動信号ＳGL、ＰＷＭ信号ＦＬを示している。Ｖthは、半導体素子１Ａのしきい値電圧である。

上下アーム間で通電が切り替わるとき、ゲート駆動電圧ＶGHがしきい値電圧Ｖth以上になると（時刻ｔ９）、半導体素子１Ａのトランジスタ素子５に流れる電流が増加する。図５に示す場合、増加するトランジスタ素子５の電流のうち、半導体素子１Ｂのダイオード素子６に流れていた電流を超える電流が逆回復電流である。図面ではハッチングで示している（時刻ｔ１０〜ｔ１１）。

駆動ＩＣ２４ＢのＶｆ制御部２６は、ＰＷＭ信号ＦＬがＨレベルの期間（時刻ｔ２〜ｔ３）、ダイオード素子６の検出電流がその順方向において電流しきい値Ｉｔ以上であるか否かを判定する。ここで、電流しきい値Ｉｔ未満であると判定すると、Ｈレベルのゲート駆動信号ＳGLを出力する。このゲート駆動信号ＳGLに基づいて、ドライブ回路２８での遅延、半導体素子１Ｂの素子容量の充電時間などに応じて、ゲート駆動電圧ＶGLが半導体素子１Ｂのゲートに印加される。これに対し、検出電流が電流しきい値Ｉｔ以上であると判定すると（図５に示す場合）、Ｌレベルのゲート駆動信号ＳGLを出力する。これにより、ゲート駆動電圧ＶGLが遮断される。

次に、パルス制御について説明する。パルス制御は、ＰＷＭ信号ＦＬがＨレベルの期間に半導体素子１Ｂのダイオード素子６に電流が流れている場合、ＰＷＭ信号ＦＬがＬレベルに立ち下がった後、逆回復電流が流れ始める前までに、半導体素子１Ｂにゲート駆動パルスを印加する制御である。ＰＷＭ信号ＦＨがＨレベルの期間に半導体素子１Ａのダイオード素子６に電流が流れている場合であって、ＰＷＭ信号ＦＨがＬレベルに立ち下がった後も同様である。これにより、ダイオード素子６に蓄積されるキャリア（ホール）が減少するので、逆回復電流を低減する作用が得られる。

図５において、パルス制御部２７は、ＰＷＭ信号ＦＬがＨレベルの期間、より好ましくはＰＷＭ信号ＦＬがＬレベルに立ち下がったときに（時刻ｔ３）、半導体素子１Ｂのダイオード素子６に電流が流れているか否かを判定する。電流が流れている場合（ただし、電流検出値が規定値Ｉm2以上の場合）、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点（時刻ｔ４）から第２時間Ｔ２の経過時点（時刻ｔ６）までゲート駆動信号ＳGLをＨレベルにする。上述したＶｆ制御により、ＰＷＭ信号ＦＬの立ち下がり時点では、ゲート駆動信号ＳGLはＬレベルになっている。

パルス制御部２７は、ＰＷＭ信号ＦＬがＬレベルに立ち下がった後も、半導体素子１Ｂのダイオード素子６に電流が流れているか否かを判定し続ける。パルス制御部２７は、電流検出値が規定値Ｉm2を下回ると、第１時間Ｔ１が経過した後、第２時間Ｔ２が経過する前であっても、直ちにゲート駆動信号ＳGLをＬレベルに戻す。

一方、パルス制御部２７は、ＰＷＭ信号ＦＬがＬレベルに立ち下がったときにダイオード素子６に電流が流れていないと判定すると、直ちにゲート駆動信号ＳGLをＬレベルにして維持する。すなわち、ゲート駆動パルスを印加しない。

第１時間Ｔ１と第２時間Ｔ２は、アーム短絡が生じないように予め設定されている。ＰＷＭ信号ＦＬがＬレベルの期間にダイオード素子６に電流が流れている場合と、トランジスタ素子５に電流が流れている場合とでは、ゲート駆動パルスを与えたときのゲート駆動電圧ＶGLの波形が異なる。

ダイオード素子６に電流が流れている場合には、半導体素子１Ｂのコレクタ・エミッタ間電圧が変化しないのでミラー期間が生じない。また、半導体素子１Ｂに急峻な電流変化、電圧変化が生じない。このため、ドライブ回路２８は、ゲート駆動電圧ＶGLの立ち上げ時および立ち下げ時に、通常よりも高いゲート駆動能力でゲート駆動電圧ＶGLを出力できる。さらに、ダイオード素子６に電流が流れているときには、半導体素子１Ａ、１Ｂを介した経路で短絡する可能性がない。このため、ゲート駆動電圧ＶGLの増加過程で、ゲート駆動電圧ＶGLを一時的に中間電圧に留め、他方サイドの半導体素子１Ａが短絡故障している時の短絡電流を低減する２段階駆動を行う必要がない。

第１時間Ｔ１と第２時間Ｔ２は、ゲート駆動パルスの印加時におけるゲート駆動電圧ＶGLの波形およびドライブ回路２８の駆動態様を考慮して、ゲート駆動電圧ＶGLがドライブ回路２８のゲート駆動能力に従って単調に増加または単調に減少するものとして設定されている。その際、ゲート駆動パルスの印加終了時点から逆回復電流が流れ始めるまでの時間Ｔｃ（キャリアの再注入時間）が、ゼロよりも長く且つ注入許容時間以下となるように設定される。注入許容時間は、許容される逆回復電流の大きさに応じて規定されている。

具体的には、第１時間Ｔ１と第２時間Ｔ２は、ダイオード素子６に流れる電流を種々に変えながら、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、ゲート駆動信号ＳGLの印加タイミング、実際にゲート駆動電圧ＶGLが印加されるタイミング、および逆回復電流が流れ始めるタイミングを予め測定して設定されている。この第１時間Ｔ１と第２時間Ｔ２は、本実施形態では電流と対応付けてパルス制御部２７内のメモリ等に記憶されている。なお、この第１時間Ｔ１と第２時間Ｔ２は１又は数パターンのロジック回路又はアナログ遅延回路などを用いて生成することもできる。

パルス制御部２７は、ゲート駆動パルスを印加する場合、電流検出信号を参照してダイオード素子６に流れている電流を求め、その電流値に応じた第１時間Ｔ１と第２時間Ｔ２をメモリから読み出す。パルス制御部２７は、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点でゲート駆動信号ＳGLの立ち上げ、第２時間Ｔ２の経過時点でゲート駆動信号ＳGLを立ち下げる。

以上説明したように、本実施形態の駆動制御装置３２Ａ、３２Ｂは、それぞれＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間に、ダイオード素子６の順方向の向きに流れる半導体素子１Ａ、１Ｂの電流（ダイオード電流）が電流しきい値Ｉｔ（本実施形態では０）以上であると判定すると、ゲート駆動信号ＳGH、ＳGLをＬレベルにする。電流しきい値Ｉｔは、ゲート駆動電圧ＶGH、ＶGLが遮断されている時における半導体素子１Ａ、１Ｂの導通損失と、ゲート駆動電圧ＶGH、ＶGLが印加されている時における半導体素子１Ａ、１Ｂの導通損失とが等しくなる電流値である。このＶｆ制御により、半導体素子１Ａ、１Ｂの種類や耐圧にかかわらず、ダイオード素子６の導通損失を低減することができる。

駆動制御装置３２Ａ、３２Ｂは、上下アーム間で通電が切り替わるとき、それぞれＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間に半導体素子１Ａ、１Ｂにダイオード素子６の順方向の向きに電流が流れていると判定すると、ゲート駆動パルスの印加を指令するゲート駆動信号ＳGH、ＳGLを出力する。このパルス制御により、ダイオード素子６に蓄積されるホールが減少して逆回復電流が低減するので、スイッチング損失を低減できる。

駆動ＩＣ２４Ａ、２４Ｂのパルス制御部２７は、ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点から第２時間Ｔ２の経過時点までゲート駆動信号ＳGH、ＳGLをＨレベルにする。ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点はデッドタイムＴｄの起点でもあるので、一定の時間を持つデッドタイムＴｄを有効に利用して、アーム短絡を防止しながらゲート駆動パルスを印加することができる。

第１時間Ｔ１と第２時間Ｔ２は、デッドタイムＴｄ、素子電流に対応させて予め測定されたゲート駆動電圧ＶGH、ＶGLの遅延やばらつきおよび逆回復電流が流れ始めるまでの時間に基づいて設定されている。また、第１時間Ｔ１と第２時間Ｔ２は、ゲート駆動パルスの印加時におけるゲート駆動電圧の波形およびドライブ回路２８の駆動態様を考慮して設定されている。これにより、ゲート駆動パルスのパルス幅Ｔｗを広く確保できる。また、ゲート駆動パルスの印加タイミングの精度を高めることができ、再注入時間Ｔｃを正確に制御可能となる。その結果、アーム短絡を防止しつつ再注入時間Ｔｃを短く制御することが可能となり、スイッチング損失を一層低減できる。

パルス制御部２７は、パルス制御に基づきゲート駆動パルスを印加している期間（時刻ｔ４〜ｔ６）であっても、ダイオード素子６に電流が流れなくなる（電流検出値が規定値Ｉm2未満となる）可能性があるまたは電流が流れていないと判定すると、直ちにゲート駆動パルスの印加を停止する。これにより、負荷電流が急変した場合でもアーム短絡を確実に防止できる。さらに、負荷電流の急変に備えて規定値Ｉm2を高めに設定する必要がなくなるので、パルス制御を実行する電流範囲を広く確保でき、スイッチング損失を一層低減できる。

パルス制御部２７は、ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点を起点としてゲート駆動信号を印加するので、別のタイミング信号が不要となり、従来から使用している駆動制御装置からの置き替えが容易になる。駆動制御装置３２Ａ、３２Ｂは、制御ループが短いので高応答が得られる。駆動ＩＣ２４Ａ、２４Ｂは、フォトカプラ２３Ａ、２３Ｂを介してハーフブリッジ回路４側に設けられているので、電流検出部２５に絶縁機能が不要となる。

Ｖｆ制御部２６、パルス制御部２７は、それぞれ負荷電流の大きさが規定値Ｉm1、Ｉm2よりも小さくなるとＶｆ制御、パルス制御を停止して通常制御を行う。通常制御とは、ダイオード素子６に流れる電流にかかわらず、ＰＷＭ信号が立ち上がるとゲート駆動信号を立ち上げ、ＰＷＭ信号が立ち下がるとゲート駆動信号を立ち下げる制御である。これにより、電流検出精度の低下による誤制御を防止することができる。

（第２の実施形態）
半導体素子１Ａ、１ＢにＭＯＳトランジスタを用いた第２の実施形態について、図６および図７を参照しながら説明する。駆動制御装置３２Ａ、３２Ｂの構成は、図１に示した通りである。ここでは、主としてローサイド側の駆動制御装置３２Ｂの作用について説明する。ハイサイド側の駆動制御装置３２Ａの作用も同様となる。

半導体素子１Ａ、１ＢとしてＭＯＳトランジスタを用いる場合、切替信号Ｓｋが例えばＨレベルに切り替えられる。駆動制御装置３２Ｂは、しきい値設定回路２９Ｂから入力したしきい値電圧Ｖｔに応じて電流しきい値Ｉｔを設定し、Ｖｆ制御を実行する。

図６は、ＭＯＳトランジスタにダイオード素子６の順方向の向きに電流が流れる場合の電圧電流特性図である。電流しきい値Ｉｔを境界として、ゲート駆動電圧が遮断されている時のダイオード素子６の順方向電圧Ｖｆと、ゲート駆動電圧が印加されている時のトランジスタ素子５のドレイン・ソース間電圧ＶDSとの大小関係が反転する。電圧ＶDS＜電圧Ｖｆとなる領域１では、ゲート駆動電圧を印加することにより導通損失を低減できる。電圧ＶDS≧電圧Ｖｆとなる領域２では、ゲート駆動電圧を遮断することにより導通損失を低減できる。

ＰＷＭ信号ＦＬがＨレベルの期間において、半導体素子１Ｂに領域１の範囲内の電流が流れている場合、Ｖｆ制御部２６は、ゲート駆動電圧ＶGLを印加する通常制御（同期整流）を実行する。その後ＰＷＭ信号ＦＬがＬレベルになると、半導体素子１Ｂにゲート駆動パルスを印加する必要がある。

この場合、Ｖｆ制御部２６がゲート駆動信号ＳGLをＬレベルにした後、パルス制御部２７が、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点から第２時間Ｔ２の経過時点までゲート駆動信号ＳGLをＨレベルにすればよい。しかし、ゲート駆動電圧ＶGLを一旦遮断するよりも、第２時間Ｔ２の経過時点までゲート駆動電圧ＶGLを連続して印加する方が導通損失を低減することができる。そこで、Ｖｆ制御部２６は、Ｖｆ制御に続きパルス制御を行うため、Ｈレベルのゲート駆動信号ＳGLを、時刻ｔ３を越えて第２時間Ｔ２の経過時点（時刻ｔ６）まで延長して出力する（パルスの拡張）。

ＰＷＭ信号ＦＬがＨレベルの期間において、半導体素子１Ｂに領域２の範囲内の電流が流れている場合、Ｖｆ制御部２６とパルス制御部２７は、図５に示したＲＣ−ＩＧＢＴの制御と同様のゲート駆動信号ＳGLを出力する。また、ＰＷＭ信号ＦＬがＨレベルの期間において、半導体素子１Ｂに領域１、２の範囲内の電流が流れていない場合、つまりＭＯＳトランジスタの順方向（ダイオード素子６の逆方向）の向きの電流が流れる場合には、Ｖｆ制御部２６とパルス制御部２７は通常制御を行う。本実施形態によっても第１の実施形態と同様の効果が得られる。

（第３、第４、第５の実施形態）
図８、図９、図１０は、何れも高耐圧を持つ駆動ＩＣ５１、５３、５５を用いた駆動制御装置５２、５４、５６である。高耐圧とは、ハーフブリッジ回路４に印加される電源電圧に応じた耐圧である。駆動制御装置５２、５４、５６は、ハーフブリッジ回路４を構成する２つの半導体素子１Ａ、１Ｂを駆動制御する。

駆動ＩＣ５１、５３、５５は、半導体素子１Ａ、１Ｂに対し共通のＶｆ制御部２６と共通のパルス制御部２７を備えており、電源電圧ＶDD（例えば１５Ｖ）が供給されることで動作する。ゲート駆動信号ＳGHは、レベルシフト回路５７とドライブ回路２８を介して半導体素子１Ａに与えられ、ゲート駆動信号ＳGLは、ドライブ回路２８を介して半導体素子１Ｂに与えられる。

駆動ＩＣ５１は、センス抵抗７Ａ、７Ｂに生じるセンス電圧ＶSH、ＶSLに基づいて電流検出信号を出力する電流検出部２５を備えている。ハイサイド側の電流検出部２５は、レベルシフト回路５８を介して電流検出信号を出力する。駆動ＩＣ５３は、ハイサイド側の電流検出部２５とレベルシフト回路５８を省いた構成を備えている。駆動ＩＣ５５は、電流検出回路６０を備え、センス電圧ＶSLに替えてホールセンサ５９等のセンス信号を入力する。駆動ＩＣ５３の電流検出部２５および駆動ＩＣ５５の電流検出回路６０は、いずれか一方（例えば半導体素子１Ｂ）に流れる電流検出信号に基づいて、他方（例えば半導体素子１Ａ）に流れる電流を推定する。その他の構成は、第１の実施形態と同様である。

パルス制御部２７は、ゲート駆動信号ＳGH、ＳGLを生成するので、２つの半導体素子１Ａ、１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、ＰＷＭ信号ＦＨ、ＦＬが制御ＩＣ６３のＶｆ制御部２６に入力されているため、Ｖｆ制御部２６およびパルス制御部２７は、一方及び他方のアームの制御を統括的に実行することができ、アーム短絡を確実に防止できる。また、ハイサイド側とローサイド側とで電流検出部２５または電流検出回路６０を共用化できるので、回路構成を簡単化できる（図９、図１０）。共用化する場合には、しきい値設定回路３０、３１で生成される規定電圧Ｖm1、Ｖm2に基づいて、ハイサイド側の規定値Ｉm1、Ｉm2を第１の実施形態よりも大きく設定することが好ましい。その他、第１、第２の実施形態と同様の作用および効果が得られる。

（第６、第７の実施形態）
図１１、図１２は、制御部とドライブ回路とを分離して構成した駆動制御装置６１、６２を示している。駆動制御装置６１、６２は、ハーフブリッジ回路４を構成する２つの半導体素子１Ａ、１Ｂを駆動制御する。駆動制御装置６１は、制御ＩＣ６３、フォトカプラ６４Ａ、６４Ｂ、駆動ＩＣ６５Ａ、６５Ｂ、電流検出回路６０などから構成されている。

制御ＩＣ６３は、専用ＡＳＩＣ、マイコンのハードＩＰ（Intellectual Property）、ＦＰＧＡなどから構成されており、上述したＶｆ制御部２６とパルス制御部２７が実装されている。フォトカプラ６４Ａ、６４Ｂは、ゲート駆動信号ＳGH、ＳGLを電気的に絶縁して駆動ＩＣ６５Ａ、６５Ｂに伝送する絶縁回路である。駆動ＩＣ６５Ａ、６５Ｂは、ドライブ回路２８を備えており、ゲート駆動信号ＳGH、ＳGLを入力してゲート駆動電圧ＶGH、ＶGLを出力する。電流検出回路６０は、ホールセンサ５９等で負荷電流を検出し、制御ＩＣ６３に対し電流検出信号を出力する。

駆動制御装置６２は、ホールセンサ５９と電流検出回路６０に替えて、センス電圧ＶSH、ＶSLを入力とするフォトカプラ６７Ａ、６７Ｂと電流極性検出回路６８を備えている。電流極性検出回路６８は、半導体素子１Ａ、１Ｂに流れる電流値または電流の向き（極性）を検出する。つまり、電流の大きさを検出してもよいし、電流の極性を検出するだけでもよい。これにより、パルス制御およびＲＣ−ＩＧＢＴに対するＶｆ制御を実行できる。

本実施形態によっても、パルス制御部２７は、２つの半導体素子１Ａ、１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、アーム短絡を確実に防止できる。

ＰＷＭ信号ＦＨ、ＦＬが制御ＩＣ６３のＶｆ制御部２６に入力されているため、Ｖｆ制御部２６およびパルス制御部２７は、一方及び他方のアームの制御を統括的に実行することができる。この実施形態によっても、第１、第２の実施形態と同様の作用および効果が得られる。
また実施例７において、第４の実施形態と同様にフォトカプラ６７Ａ、６７Ｂの何れか一方を省略してもよい。このとき、省略したフォトカプラ６７Ａ，６７Ｂに対応したセンス素子（５ｓ、６ｓ）およびセンス抵抗（７）を省略しても良い。この場合には、電流極性検出部６８はいずれか一方（例えば半導体素子１Ｂ）に流れる電流の極性検出信号に基づいて、他方（例えば半導体素子１Ａ）に流れる電流の極性を推定する。
電流極性検出部６８の前段ではなく電流極性検出部６８の後段にフォトカプラ６７Ａ、６７Ｂと同様の構成のフォトカプラを設けても良い。電流検出回路６０、電流極性検出回路６８を制御ＩＣ６３もしくは駆動ＩＣ６５内に形成してもよい。

（第８、第９の実施形態）
図１３、図１４は、制御部とドライブ回路とを分離するとともに、Ｖｆ制御部２６、パルス制御部２７および電流検出部２５をマイコン２１に取り込んだ構成の駆動制御装置７１、７２を示している。駆動制御装置７１、７２は、ハーフブリッジ回路４を構成する２つの半導体素子１Ａ、１Ｂを駆動制御する。駆動制御装置７１は、マイコン２１、フォトカプラ６４Ａ、６４Ｂ、駆動ＩＣ６５Ａ、６５Ｂなどから構成されている。駆動制御装置７２は、センス電圧ＶSH、ＶSLを入力とするフォトカプラ６７Ａ、６７Ｂを備えている。

マイコン２１は、メモリ７３に予め記憶された制御プログラムを実行することにより、上述したＶｆ制御部２６、パルス制御部２７および電流検出部２５の機能を実現する。駆動制御装置７１のマイコン２１は、ホールセンサ５９のセンス信号を入力して電流検出信号を得る。駆動制御装置７２のマイコン２１は、フォトカプラ６７Ａ、６７Ｂの出力信号を介して電流検出信号を得る。メモリ７３には、制御プログラムの他に、第１時間Ｔ１と第２時間Ｔ２、しきい値なども記憶されている。
本実施形態によっても、パルス制御部２７は、２つの半導体素子１Ａ、１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、アーム短絡を確実に防止できる。

ＰＷＭ信号ＦＨ、ＦＬがマイコン２１のＶｆ制御部２６に入力されているため、Ｖｆ制御部２６およびパルス制御部２７は、一方及び他方のアームの制御を統括的に実行することができる。この実施形態によっても、第１、第２の実施形態と同様の作用および効果が得られる。
また実施例９において、第４の実施形態と同様にフォトカプラ６７Ａ、６７Ｂの何れか一方を省略してもよい。このとき、省略したフォトカプラ６７Ａ，６７Ｂに対応したセンス素子（５ｓ、６ｓ）およびセンス抵抗（７）を省略しても良い。この場合には、電流極性検出部６８はいずれか一方（例えば半導体素子１Ｂ）に流れる電流の極性検出信号に基づいて、他方（例えば半導体素子１Ａ）に流れる電流の極性を推定する。

（第１〜第９実施形態についての他の実施形態）
以上、第１〜第９の実施形態について説明したが、以下のように発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

各実施形態は、Ｖｆ制御部２６によるＶｆ制御とパルス制御部２７によるパルス制御のうちＶｆ制御だけを行う構成またはパルス制御だけを行う構成に変更してもよい。第３から第７の実施形態においてＶｆ制御だけを行う構成の場合、Ｖｆ制御部２６が、半導体素子１Ａ、１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加が禁止されることは勿論である。

切替信号Ｓｋとしきい値電圧Ｖｔ（電流しきい値Ｉｔの設定）を入力する構成は、必要に応じて備えればよい。
Ｖｆ制御部２６、パルス制御部２７は、それぞれ負荷電流の大きさが規定値Ｉm1、Ｉm2よりも小さくなるとＶｆ制御、パルス制御を停止して通常制御を行うようにしたが、この通常制御への切り替え制御は必要に応じて実行すればよい。

第１、第２の実施形態においても、電流検出部２５は、センス電圧ＶSH、ＶSLに替えてホールセンサ５９のセンス信号を入力して電流検出信号を得てもよい。
第２の実施形態においても、負荷電流の大きさが規定値Ｉm1、Ｉm2よりも小さくなると、それぞれＶｆ制御、パルス制御を停止して通常制御を行う構成としてもよい。また、駆動制御システムの運転領域が常に図６に示す領域１にある場合には、Ｖｆ制御部２６から、領域１と領域２との間での制御切替機能を省いてもよい。すなわち、Ｖｆ制御部２６は、ＰＷＭ信号ＦＬがＨレベルの期間、常にゲート駆動電圧ＶGLを半導体素子１Ｂのゲートに印加する。Ｖｆ制御部２６は、当該期間において半導体素子１Ｂにダイオード素子６の順方向の向きに電流が流れていると判定すると、第２の実施形態と同様にして第２時間Ｔ２の経過時点（時刻ｔ６）までパルスの拡張を行う。

第８、第９の実施形態においても、外部から電流しきい値Ｉｔを特定するしきい値特定信号（切替信号Ｓｋ）を入力可能に構成し、しきい値設定回路２９Ａ、２９Ｂを備えてもよい。また、しきい値設定回路３０Ａ、３０Ｂ、３１Ａ、３１Ｂを備え、負荷電流の大きさが規定値Ｉm1、Ｉm2よりも小さくなるとＶｆ制御、パルス制御を停止して通常制御を行う構成としてもよい。

第３から第９の実施形態は、半導体素子１Ａ、１ＢにＭＯＳトランジスタを用いた構成に対しても、第２の実施形態と同様にして適用できる。半導体素子１Ａ、１Ｂは、コントロール用のゲートを有し寄生ダイオードが形成された素子、例えばＭＯＳゲートを備えたダイオードであってもよい。ＲＣ−ＩＧＢＴは、トレンチゲート型に限らずプレーナゲート型などであってもよい。ＭＯＳトランジスタは、トレンチゲート型に限らずプレーナゲート型などであってもよい。ＭＯＳトランジスタは、ＳＪ（Super Junction）構造であってもよい。

上記実施形態では、電流検出手段として、半導体素子１Ａ、１Ｂにセンス素子を形成した上でセンス抵抗７Ａ、７Ｂを備えた。或いは、ホールセンサ５９を備えた。これらに替えて、図１５に示すように、センス素子を除いた半導体素子１Ａ、１Ｂと直列にセンス抵抗７Ａ、７Ｂを設けてもよい。センス抵抗７Ａ、７Ｂとメイン素子とが直接接続されているので、高応答が可能となる。また、図１６に示すように、半導体素子１Ａ、１Ｂに対しホールセンサ５９Ａ、５９Ｂを設けてもよい。何れの構成でも、電流を高精度に検出できる。これらの変形例は、第１、第２の実施形態のみならず、第３から第９の実施形態についても適用できる。さらに、ホールセンサに替えてＧＭＲ（Giant Magneto Resistance）センサなどの絶縁型電流センサを用いてもよい。

第１、第３、第４、第９の実施形態、第２の実施形態で駆動制御システムの運転領域が常に領域１のため制御切替機能を省いた構成の場合、および図１５に示す構成においても、電流検出部２５または電流検出回路６０を電流極性検出回路６８に置き替え、第７の実施形態と同様にパルス制御およびＶｆ制御を実行してもよい。これらの場合、第７の実施形態と同様に、半導体素子１Ａ、１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。また、電流極性検出回路６８は、一方の半導体素子に流れる電流の極性検出信号に基づいて、他方の半導体素子に流れる電流の極性を推定できる。

電流極性検出回路６８は、センス抵抗７Ａ、７Ｂに生じるセンス電圧ＶSH、ＶSLに替えて、トランジスタ素子５のコレクタ・エミッタ間電圧（またはドレイン・ソース間電圧）またはゲート駆動電圧ＶGH、ＶGLに基づいて半導体素子１Ａ、１Ｂに流れる電流の極性を検出できる。

（第１０の実施形態）
図１７〜図１８は第１０の実施形態を示すもので、半導体素子１Ａ，１Ｂに替えて半導体素子１０１Ａ，１０１Ｂを使用すると共に電流検出部２５に替えて電圧検出部１２５を使用した形態を示す。同一または類似の構成については同一または類似の符号を付して説明を省略する。

半導体素子１０１Ａ、１０１Ｂは、絶縁ゲート型のトランジスタ素子１０５と、ダイオード素子１０６とが同一の半導体基板８に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）であり、前述実施形態のトランジスタ素子５とダイオード素子６とにそれぞれ対応したメイン素子（トランジスタ素子１０５、ダイオード素子１０６）を示している。トランジスタ素子１０５の通電電極（コレクタ、エミッタ）とダイオード素子１０６の通電電極（カソード、アノード）とはそれぞれ共通の電極とされている。

また、このメイン素子に加えて、半導体基板にはメイン素子のコレクタ電位（電極電位相当）を検出するためのセンス素子（センストランジスタ１０５ｓ、センスダイオード１０６ｓ）が構成されている。センストランジスタ１０５ｓの通電電極（コレクタ、エミッタ）とセンスダイオード１０６ｓの通電電極（カソード、アノード）とはそれぞれ共通の電極とされている。絶縁ゲート型のセンストランジスタ１０５ｓのゲートエミッタ間は共通接続されている。センストランジスタ１０５ｓのエミッタ電極とトランジスタ素子１０５のエミッタ電極との間にはセンス抵抗１０７Ａ、１０７Ｂが接続されている。センス抵抗１０７Ａ、１０７Ｂは、電圧検出部１２５と共に電圧検出手段を構成している。

駆動ＩＣ２４Ａ、２４Ｂに替わる駆動ＩＣ１２４Ａ、１２４Ｂには、電圧検出部１２５が構成されている。駆動ＩＣ１２４Ａ、１２４Ｂには、Ｖｆ制御部２６、パルス制御部２７、ドライブ回路２８が構成されている。これらのＶｆ制御部２６、パルス制御部２７、ドライブ回路２８の構成は、前述の実施形態と制御手法が類似するため図中には同一符号を付している。駆動ＩＣ１２４Ａ、１２４Ｂは互いに同一構成であるため、駆動ＩＣ１２４Ｂ内の異なる部分となる電圧検出部１２５の構成のみを説明する。

電圧検出部１２５は、センス抵抗１０７Ｂに生じるセンス電圧ＶSLに基づいて、半導体素子１０１Ｂの電圧検出信号を出力する電圧検出手段である。電圧検出部１２５は、センス素子（１０５ｓ、１０６ｓ）を用いると、センスダイオード１０６ｓの端子間電圧とセンス抵抗１０７Ａ、１０７Ｂとで分圧された分圧電圧を検出する。Ｖｆ制御部２６とパルス制御部２７は、ＰＷＭ信号ＦＬに基づいてゲート駆動信号ＳGLを生成する。ドライブ回路２８は、ゲート駆動信号ＳGLを入力してゲート駆動電圧ＶGLを出力する。その他の構成は前述実施形態と同様であるため詳細説明を省略する。また、作用についてもほぼ第１の実施形態の説明とほぼ同様であるが、第１の実施形態と異なる部分となるパルス制御について、図１８を参照して説明する。

図１８に示すように、本実施形態のパルス制御でも第１の実施形態と同様に、ＰＷＭ信号ＦＬがＬレベルに立ち下がった後、逆回復電流が流れ始める前までに、半導体素子１０１Ｂにゲート駆動パルスを印加する点では同じである。しかし、このゲート駆動パルスを印加する条件判定が第１の実施形態とは異なる。

すなわち、図１８において、ＰＷＭ信号ＦＨがＨレベルからＬレベルに立ち下がると、半導体素子１０１Ａのコレクタエミッタ間電圧が増加し、このとき同時に半導体素子１０１Ｂのコレクタ電極電位Ｖco（トランジスタ素子１０５Ｂのコレクタ電極電位）が低下する。このとき、電圧検出部１２５はセンス素子（１０５ｓ、１０６ｓ）により電極電位Ｖcoの低下タイミングを検出できる。なお、半導体素子１０１Ａのコレクタエミッタ間電圧はミラー期間において徐々に増加しその後に急速増加する。このため、ミラー期間中にはコレクタ電極電位Ｖcoは徐々に低下し、その後、急速低下する。

電圧検出部１２５は、前述のミラー期間中にコレクタ電極電位Ｖcoの低下タイミングを検出する（時刻ｔ１ａ）。Ｖｆ制御部２６は、電圧検出部１２５により電極電位Ｖcoの低下を検出し、入力されるＰＷＭ信号ＦＬのオンオフ指令信号とコレクタ電極電位Ｖcoとの関係に応じて極性を推定できる。

駆動ＩＣ１２４ＢのＶｆ制御部２６は、コレクタ電極電位Ｖcoが低下したことを検出した時点（ｔ１ａ）からＰＷＭ信号ＦＬのオン指令信号を入力するか否かを判定し、オン指令信号が入力されたときにＬレベルのゲート駆動信号ＳGLを出力する（時刻ｔ２〜ｔ３）。このとき、このゲート駆動信号ＳGLに応じたゲート駆動電圧ＶGLが半導体素子１０１Ｂのゲートに印加される。これによりゲート駆動電圧ＶGLが遮断される。この間、極性判定をし続ける。

図２５および図２６は負荷電流の方向、大きさに応じたコレクタ電極電位の変化特性の参考図を示す。図１７に示すノードＮｔに負荷から電流が流れ込む方向について負荷電流を負とし（図２５（ａ）左欄）、図１７のノードＮｔから負荷側に流れ出す方向について負荷電流を正と定義する（図２５（ａ）右欄）。

負荷電流が負となっているときにはノードＮｔには電流が流れ込む。このため、図２５（ａ）の部分ＮＭの拡大図を図２５（ｂ）に示すように、原理的にコレクタ電極電位Ｖcoは高くなる。負荷電流が正となっているときにはノードＮｔから電流が負荷側に流出することになるため、図２５（ａ）の部分ＮＰの拡大図を図２５（ｃ）に示すようにコレクタ電極電位Ｖcoは低くなる。

したがって、負荷電流が０付近となる条件で負荷電流の極性が反転するとき、半導体素子１０１Ａ、１０１Ｂのオン抵抗のバランスに応じて電圧検出部１２５による検出電圧が決定される。負荷電流の極性が反転すると、図２６に示すように、コレクタ電極電位Ｖcoが大きく変動したり、チャタリングを引き起こす。このため、前述したように、電圧検出部１２５の検出電圧が大きく変動したか否かを判定することで、負荷電流、ダイオード素子１０６の電流が０付近の所定範囲であるか否かを判定し、この条件を満たし負荷電流が０付近となりほとんど流れていないと判定した場合には、Ｖｆ制御部２６はＬレベルのゲート駆動信号ＳGLを出力し続ける。これにより、制御の信頼性、安定性を高めることができる。

逆に、極性を判定してゲート駆動信号ＳGLをＬレベルに出力し続けている間に、その途中でコレクタ電極電位Ｖcoが大きく変動したことを検出すると、Ｖｆ制御部２６はＰＷＭ信号ＦＬの指令信号に合わせたゲート駆動信号ＳGLを出力する。この場合、制御の応答性能を高めることができる。

また、時点ｔ１と時点ｔ２との間のデッドタイムＴｄが短くなったり、ＰＷＭ信号ＦＨのオフ指令信号の発生タイミングからゲート駆動電圧ＶGHの立下りの遅延時間が長くなったりすると、コレクタ電極電位Ｖcoが急激に低下するタイミングよりも前にＰＷＭ信号ＦＬのオン指令信号が入力されることもある。この場合、ＰＷＭ信号ＦＬのオン指令信号の入力時点から所定時間以内に電圧検出部１２５によりコレクタ電極電位Ｖcoが急激に低下することを検出したことを条件として、Ｖｆ制御部２６が前述同様の制御手法によりゲート駆動信号ＳGLを出力すると良い。

他方、図１８において、ＰＷＭ信号ＦＨがＬレベルからＨレベルに立ち上がると（時刻ｔ７）、その後、半導体素子１０１Ｂのコレクタエミッタ間電圧が増加し、半導体素子１０１Ｂの電極電位Ｖco（トランジスタ素子１０５Ｂのコレクタ電位）が増加する。このとき、電圧検出部１２５は、センス素子（１０５ｓ、１０６ｓ）によりダイオード６の電圧と抵抗１０７Ａの電圧との分圧電圧により電極電位Ｖcoの増加タイミングを検出できる。

Ｖｆ制御部２６による極性判定を受けて、ダイオード素子１０６に対し順方向に電流が流れていると判定したときには、パルス制御部２７が、ＰＷＭ信号ＦＬのオフ指令信号の入力された時点（時刻ｔ３）を起点として第１時間Ｔ１の経過時点（時刻ｔ４）から第２時間Ｔ２の経過時点（時刻ｔ６）までゲート駆動信号ＳGLをＨレベルにする。このゲート駆動信号ＳGLにより、半導体素子１０１Ｂのゲートにゲート駆動パルスＶGLが印加される。

また、パルス制御部２７はＰＷＭ信号ＦＬがＬレベルに立ち下がった後も、電圧検出部１２５の電圧が変動したか否かを判定することで、半導体素子１０１Ｂのダイオード素子１０６に電流が流れているか否かを判定し続ける。一方、パルス制御部２７は、ＰＷＭ信号ＦＬがＬレベルに立ち下がったときにダイオード素子６に電流が流れていないと判定すると、直ちにゲート駆動信号ＳGLをＬレベルにして維持する。すなわち、ゲート駆動パルスを印加しない。

図１８に示す第１時間Ｔ１と第２時間Ｔ２は、アーム短絡が生じないように予め設定されている。ＰＷＭ信号ＦＬがＬレベルの期間にダイオード素子１０６に電流が流れている場合と、トランジスタ素子１０５に電流が流れている場合とでは、ゲート駆動パルスを与えたときのゲート駆動電圧ＶGLの波形が異なる。

ダイオード素子１０６に電流が流れている場合には、半導体素子１０１Ｂのコレクタ・エミッタ間電圧が変化しない。また、半導体素子１０１Ｂに急峻な電流変化、電圧変化が生じない。このため、ドライブ回路２８は、ゲート駆動電圧ＶGLの立ち上げ時および立ち下げ時に、通常よりも高いゲート駆動能力でゲート駆動電圧ＶGLを出力できる。

第１時間Ｔ１と第２時間Ｔ２は、ゲート駆動パルスの印加時におけるゲート駆動電圧ＶGLの波形およびドライブ回路２８の駆動態様を考慮し、ゲート駆動電圧ＶGLがドライブ回路２８のゲート駆動能力に従って単調に増加または単調に減少するものとして設定されている。その際、ゲート駆動パルスの印加終了時点から逆回復電流が流れ始めるまでの時間Ｔｃ（キャリアの再注入時間）が、ゼロよりも長く且つ注入許容時間以下となるように設定される。注入許容時間は、許容される逆回復電流の大きさに応じて規定されている。

具体的には、第１時間Ｔ１と第２時間Ｔ２は、ダイオード素子１０６に流れる電流を種々に変えながら、ＰＷＭ信号ＦＬの立下り時点を起点とし、ゲート駆動信号ＳGLの印加タイミング、実際にゲート駆動電圧ＶGLが印加されるタイミング、および逆回復電流が流れ始めるタイミングを予め測定して設定されている。この第１時間Ｔ１と第２時間Ｔ２は、本実施形態ではパルス制御部２７内のメモリ等に記憶されている。なお、この第１時間Ｔ１と第２時間Ｔ２は１又は数パターンのロジック回路又はアナログ遅延回路などを用いて構成することもできる。

パルス制御部２７は、ゲート駆動パルスを印加する場合、第１時間Ｔ１と第２時間Ｔ２をメモリから読み出す。パルス制御部２７は、コレクタ電極電位Ｖcoの低下検出タイミングを起点として、第１時間Ｔ１の経過時点でゲート駆動信号ＳGLの立ち上げ、第２時間Ｔ２の経過時点でゲート駆動信号ＳGLを立ち下げる。

以上説明したように、第１０の実施形態の構成においても第１の実施形態が制御不可能な電流閾値以下でもほぼ同様の効果を奏する可能性がある。
（第１１の実施形態）
図１９は第１１の実施形態を示すもので、半導体素子１０１Ａ、１０１ＢにＭＯＳトランジスタなどを使用し同期整流を行った方が導通損失を低減できる場合のタイミングチャートを示している。駆動制御装置１３２Ａ、１３２Ｂの構成は、図１７に示した通りである。ここでは、主としてローサイド側の駆動制御装置１３２Ｂの作用について説明する。ハイサイド側の駆動制御装置１３２Ａの作用も同様となる。ＭＯＳトランジスタの場合で説明すると、その特性は図６に示したように、電圧ＶDS＜電圧Ｖｆとなる領域１では、ゲート駆動電圧を印加することにより導通損失を低減できる。電圧ＶDS≧電圧Ｖｆとなる領域２では、ゲート駆動電圧を遮断することにより導通損失を低減できる。
前述実施形態と動作が同一部分については説明を省略する。電圧検出部１２５は、前述のミラー期間中にコレクタ電極電位Ｖcoの低下タイミングを検出する（時刻ｔ１ａ）。Ｖｆ制御部２６は、電圧検出部１２５により電極電位Ｖcoの低下を検出し、入力されるＰＷＭ信号ＦＬのオンオフ指令信号とコレクタ電極電位Ｖcoとの関係に応じて極性を推定できる。

駆動ＩＣ１２４ＢのＶｆ制御部２６は、コレクタ電極電位Ｖcoが低下したことを検出した時点（ｔ１ａ）からＰＷＭ信号ＦＬのオン指令信号を入力するか否かを判定し、オン指令信号が入力されたときにＨレベルのゲート駆動信号ＳGLを出力する（時刻ｔ２〜ｔ３）。このとき、このゲート駆動信号ＳGLに応じたゲート駆動電圧ＶGLが半導体素子１０１Ｂのゲートに印加される。

また、ＰＷＭ信号ＦＬがＨレベルの期間においては、半導体素子１０１Ｂに領域１の範囲内の電流が流れている場合、Ｖｆ制御部２６は、ゲート駆動電圧ＶGLを印加する通常制御（同期整流）を実行する。その後ＰＷＭ信号ＦＬがＬレベルになると、Ｖｆ制御部２６は、半導体素子１０１Ｂにゲート駆動パルスを印加する。

この場合、パルス制御部２７が、オフ指令信号の入力時点を起点として、第１時間Ｔ１の経過時点から第２時間Ｔ２の経過時点までゲート駆動信号ＳGLをＨレベルにすればよい。しかし、ゲート駆動電圧ＶGLを一旦遮断するよりも、第２時間Ｔ２の経過時点までゲート駆動電圧ＶGLを連続して印加する方が導通損失を低減できる。そこで、Ｖｆ制御部２６は、Ｖｆ制御に続きパルス制御を行うため、Ｈレベルのゲート駆動信号ＳGLを、時刻ｔ３を越えて第２時間Ｔ２の経過時点（時刻ｔ６）まで延長して出力すると良い（パルスの拡張）。

ＰＷＭ信号ＦＬがＨレベルの期間において、半導体素子１０１Ｂに図６に示す領域２の範囲内の電流が流れている場合、Ｖｆ制御部２６とパルス制御部２７は、図５に示したＲＣ−ＩＧＢＴの制御と同様のゲート駆動信号ＳGLを出力する。

さて、ＰＷＭ信号ＦＬがＬレベルの期間においても、第１０の実施形態で説明したように、電圧検出部１２５がセンス素子（１０５ｓ、１０６ｓ）によりコレクタ電極電位Ｖcoの立ち下がりを検出した時点（時刻ｔ１ａ）よりも後において、Ｖｆ制御部２６による通常のＶｆ制御に続くように、制御手段（Ｖｆ制御部２６又はパルス制御部２７）はオン指令信号の入力時点（ｔ２）を遡って出力するようにパルス制御を行っても良い（時刻ｔ１ｂ→ｔ２の区間のパルスの拡張参照）。

アーム短絡を防ぐためには、ゲート駆動電圧ＶGHが閾値電圧Ｖth未満となる時点（すなわち電流が流れなくなる時点）から再度閾値電圧Ｖthに達する時点（すなわち電流が流れ出す時点）までの間、ゲート駆動電圧ＶGLを上昇させることができる。

ゲート駆動信号ＳGLが与えられてからゲート駆動電圧ＶGLを上昇させるまで、Ｖｆ制御部２６及びパルス制御部２７は、信号生成処理などの各種処理を行うための遅延時間を生じる。この遅延時間を実験、シミュレーションなどを用いて予め測定しておき、このゲート駆動電圧ＶGLを上昇させている期間中にアーム短絡が生じないように、Ｖｆ制御部２６およびパルス制御部２７がゲート駆動信号ＳGLのパルス拡張すると良い。

このとき、ゲート駆動電圧ＶGHの閾値電圧Ｖth未満となるタイミング（すなわち電流が流れなくなる時点）とゲート駆動電圧ＶGLが閾値電圧Ｖth以上となるタイミングとの間に余裕時間（図１９のマージン時間Ｍａ）を設けると良い。ゲート駆動電圧ＶGLが閾値電圧Ｖth未満となるタイミングと、ゲート駆動電圧ＶGHが閾値電圧Ｖth以上となるタイミング（すなわち電流が流れ出す時点）との間に余裕時間（図１９のマージン時間Ｍｂ）を設けると良い。

すなわち、電圧検出部１２５により電圧が検出されてから実際に制御が実施されるまでの遅延バラつき（電圧検出部１２５のバラつき、半導体素子１０１Ａ等の構成バラつき、温度特性の変化、経年劣化等による遅延バラつき、等）を生じるが、これらの遅延バラつきをマージンとして考慮した遅延時間を見込んでパルス拡張すると良い。

電圧検出部１２５は、前述のミラー期間中にコレクタ電極電位Ｖcoの低下タイミングを検出する（時刻ｔ１ａ）。Ｖｆ制御部２６は、電圧検出部１２５により電極電位Ｖcoの低下を検出し、入力されるＰＷＭ信号ＦＬのオンオフ指令信号とコレクタ電極電位Ｖcoとの関係に応じて極性を推定できる。この極性の推定方法は第１０の実施形態に示した方法と同様である。

実験的又はシミュレーションなどにより領域１または領域２の範囲内の電流が流れているか否かを判定し、領域１が支配的（制御時間が所定割合以上）であると判定されたときには、Ｖｆ制御部２６は、ゲート駆動電圧ＶGLを印加する通常制御（同期整流）を実行する。その後ＰＷＭ信号ＦＬがＬレベルになると、半導体素子１０１Ｂにゲート駆動パルスを印加する必要がある。

この場合、Ｖｆ制御部２６がゲート駆動信号ＳGLをＬレベルにした後、パルス制御部２７が、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点から第２時間Ｔ２の経過時点までゲート駆動信号ＳGLをＨレベルにすればよい。しかし、ゲート駆動電圧ＶGLを一旦遮断するよりも、第２時間Ｔ２の経過時点までゲート駆動電圧ＶGLを連続して印加する方が導通損失を低減することができる。そこで、Ｖｆ制御部２６は、Ｖｆ制御に続きパルス制御を行うため、Ｈレベルのゲート駆動信号ＳGLを、時刻ｔ３を越えて第２時間Ｔ２の経過時点（時刻ｔ６）まで延長して出力する（パルスの拡張）。

時点ｔ１ａからｔ２までの検出処理は第１０の実施形態と同様の方法で行うが、時点ｔ２以降についてＶｆ制御部２６がゲート駆動信号ＳGLをＨレベルとしているため、負荷電流が０付近となる条件で負荷電流の極性が反転するときにも、第１０の実施形態で説明したチャタリングが引き起こされることはない。したがって、Ｖｆ制御部２６は、そのままＨレベルのゲート駆動信号ＳGLを、時点ｔ２以降、時点ｔ６まで出力し続ければ良い。

本実施形態によっても第２または第１０の実施形態と同様の効果が得られる。
（第１２、第１３の実施形態）
図２０は第１２の実施形態を示し、図２１は第１３の実施形態を示すもので、何れも高耐圧を持つ駆動ＩＣ１５１、１５３を用いた駆動制御装置１５２、１５４を示している。高耐圧とは、ハーフブリッジ回路４に印加される電源電圧に応じた耐圧である。駆動制御装置１５２、１５４は、ハーフブリッジ回路４を構成する２つの半導体素子１０１Ａ、１０１Ｂを駆動制御する。

駆動ＩＣ１５１、１５３は、半導体素子１０１Ａ、１０１Ｂに対し共通のＶｆ制御部２６と共通のパルス制御部２７を備えており、電源電圧ＶDD（例えば１５Ｖ）が供給されることで動作する。ゲート駆動信号ＳGHは、レベルシフト部５７とドライブ回路２８を介して半導体素子１０１Ａに与えられ、ゲート駆動信号ＳGLは、ドライブ回路２８を介して半導体素子１０１Ｂに与えられる。

駆動ＩＣ１５１は、センス抵抗１０７Ａ、１０７Ｂに生じるセンス電圧ＶSH、ＶSLに基づいて電圧検出信号を出力する電圧検出部１２５を備えている。ハイサイド側の電圧検出部１２５は、レベルシフト回路５８を介して電圧検出信号を出力する。駆動ＩＣ１５３は、ハイサイド側の電圧検出部１２５とレベルシフト回路５８を省いた構成を備えている。

パルス制御部２７は、ゲート駆動信号ＳGH、ＳGLを生成するので、２つの半導体素子１０１Ａ、１０１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、アーム短絡を確実に防止できる。

また、第１３の実施形態を示す図２１に示すように、ハイサイド側とローサイド側とで電圧検出部１２５を共用化できるので、回路構成を簡単化できる。この場合、共用化することで省略した電圧検出部１２５に対応したセンス素子（１０５ｓ、１０６ｓ）およびセンス抵抗（１０７）を省略しても良い。共用化する場合には、しきい値設定回路３０、３１で生成される規定電圧Ｖm1、Ｖm2に基づいて、ハイサイド側の規定電圧を第１０の実施形態よりも大きく設定することが好ましい。その他、第１０、第１１の実施形態と同様の作用および効果が得られる。

（第１４の実施形態）
図２２は第１４の実施形態を示すもので、制御部とドライブ回路とを分離して構成した駆動制御装置１６２を示している。駆動制御装置１６２は、ハーフブリッジ回路４を構成する２つの半導体素子１０１Ａ、１０１Ｂを駆動制御する。駆動制御装置１６２は、制御ＩＣ１６３、フォトカプラ６４Ａ、６４Ｂ、６７Ａ、６７Ｂ、駆動ＩＣ６５Ａ、６５Ｂ、電圧検出部１６８などから構成されている。

制御ＩＣ１６３は、専用ＡＳＩＣ、マイコンのハードＩＰ（Intellectual Property）、ＦＰＧＡなどから構成されており、上述したＶｆ制御部２６とパルス制御部２７が実装されている。フォトカプラ６４Ａ、６４Ｂは、ゲート駆動信号ＳGH、ＳGLを電気的に絶縁して駆動ＩＣ６５Ａ、６５Ｂに伝送する絶縁回路である。駆動ＩＣ６５Ａ、６５Ｂは、ドライブ回路２８を備えており、ゲート駆動信号ＳGH、ＳGLを入力してゲート駆動電圧ＶGH、ＶGLを出力する。

電圧検出部１６８は、フォトカプラ６７Ａ、６７Ｂを通じてセンス電圧ＶSH、ＶSLを検出する。電圧検出部１６８は、半導体素子１０１Ａ、１０１Ｂに流れる電流値または電流の向き（極性）をセンス素子１０５ｓ、１０６ｓにかかる電圧と抵抗１０７Ａ、１０７Ｂにかかる電圧の分圧電圧により検出できる。これにより、パルス制御およびＲＣ−ＩＧＢＴに対するＶｆ制御を実行できる。

本実施形態によっても、パルス制御部２７は、２つの半導体素子１０１Ａ、１０１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、アーム短絡を確実に防止できる。また、フォトカプラ６７Ａ、６７Ｂの何れか一方を省略してもよい。このとき、省略したフォトカプラ６７Ａ，６７Ｂに対応したセンス素子（１０５ｓ、１０６ｓ）およびセンス抵抗（１０７）を省略しても良い。この場合には、電圧検出部１６８は、半導体素子１０１Ｂに流れる電流の極性検出信号に基づいて、他方の半導体素子１０１Ａに流れる電流の極性を推定する。電圧検出部１６８の前段ではなく電圧検出部１６８の後段にフォトカプラ６７Ａ、６７Ｂと同様の構成のフォトカプラを設けても良い。電圧検出部１６８を制御ＩＣ６３もしくは駆動ＩＣ６５内に形成してもよい。

ＰＷＭ信号ＦＨ、ＦＬが制御ＩＣ１６３のＶｆ制御部２６に入力されているため、Ｖｆ制御部２６およびパルス制御部２７は、一方及び他方のアームの制御を統括的に実行することができる。この実施形態によっても、第１０、第１１の実施形態と同様の作用および効果が得られる。

（第１５の実施形態）
図２３は第１５の実施形態を示すもので、制御部とドライブ回路とを分離するとともに、Ｖｆ制御部２６、パルス制御部２７および電圧検出部１２５をマイコン１２１に取り込んだ構成の駆動制御装置１７２を示している。駆動制御装置１７２は、ハーフブリッジ回路４を構成する２つの半導体素子１０１Ａ、１０１Ｂを駆動制御する。駆動制御装置１７２は、マイコン１２１、フォトカプラ６４Ａ、６４Ｂ、駆動ＩＣ６５Ａ、６５Ｂなどから構成されている。駆動制御装置１７２は、センス電圧ＶSH、ＶSLを入力とするフォトカプラ６７Ａ、６７Ｂを備えている。

マイコン１２１は、メモリ７３に予め記憶された制御プログラムを実行することにより、上述したＶｆ制御部２６、パルス制御部２７および電圧検出部１２５の機能を実現する。駆動制御装置１７２のマイコン１２１は、フォトカプラ６７Ａ、６７Ｂの出力信号を介して電圧検出信号を得る。メモリ７３には、制御プログラムの他に、第１時間Ｔ１と第２時間Ｔ２、しきい値なども記憶されている。

本実施形態によっても、マイコン１２１は、２つの半導体素子１０１Ａ、１０１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加を禁止できる。これにより、アーム短絡を確実に防止できる。また、フォトカプラ６７Ａ、６７Ｂの何れか一方を省略してもよい。このとき、省略したフォトカプラ６７Ａ，６７Ｂに対応したセンス素子（１０５ｓ、１０６ｓ）およびセンス抵抗（１０７）を省略しても良い。共用化する場合には、しきい値設定回路３０、３１で生成される規定電圧Ｖm1、Ｖm2に基づいて、ハイサイド側の規定電圧を第１０の実施形態よりも大きく設定することが好ましい。その他、第１０、第１１の実施形態と同様の作用および効果が得られる。

ＰＷＭ信号ＦＨ、ＦＬが制御ＩＣ１６３のＶｆ制御部２６に入力されているため、Ｖｆ制御部２６およびパルス制御部２７は、一方及び他方のアームの制御を統括的に実行することができる。第１４の実施形態と同様に、フォトカプラ６７Ａを省略してもよい。これらの実施形態によっても、第１０、第１１の実施形態と同様の作用および効果が得られる。

（第１６の実施形態）
図２４は第１６の実施形態を示すもので、中間電位を電圧検出する電圧検出手段としての電圧検出部１８０を設けた形態を示す。図２４に示す電圧検出部１８０は、トランジスタ素子１０５、ダイオード構造１０６の素子形成領域１００の外周側の半導体基板８に設けられるガードリング８ａの電位を検出するように設けられる。半導体基板８の下面側表層部には、ダイオード構造６のカソード領域１７、トランジスタ構造５のコレクタ電極１８が形成されているが、これらの素子形成領域１００だけでなくそのまま外周縁側に連通され耐圧保持領域１０１に及んでいる。

この耐圧保持領域１０１にはガードリング８ａが形成される。このガードリング８ａは複数形成されている。このガードリング８ａは、半導体層８とは異なる導電型（この場合、ｐ＋（逆導電型））に形成されており、素子形成領域１００の外周を囲むように平面的には例えば同心円状に形成されている。

そして、半導体基板８のガードリング８ａよりも外周領域となる最外周領域には、通常半導体基板８と同一導電型となるｎ＋の等価電位リング（ＥＱＲ：Equivalent Potential Ring）８ｂがチャネルストッパ領域として形成され、ドレイン電位を固定するために設けられる。ガードリング８ａは、半導体基板８の外周縁側において互いに離間して形成され、最外周の等価電位リング８ｂと素子形成領域１００側に設けられるソース電極との間に発生する電界緩和のために設けられている。

これらのガードリング８ａは外周側から順に段階的に電位が低くなり耐圧を保持できる。電圧検出部１８０は、このうち何れか一つのガードリング８ａの層の上部から電圧を検出することでコレクタエミッタ間の中間電位を検出できる。この中間電位の変化は、前述の実施形態で説明したコレクタ電極電位ＶCOの変化と同様の変化であり、このように電圧検出部１８０がこの中間電位を検出したとしても同様に制御できる。

この実施形態に示した電圧検出部１８０は、第１０〜第１５の実施形態の電圧検出部１２５に替えて用いることができるし、電圧検出部１２５と共に用いても良い。また、前述した第１〜第９の実施形態の各実施形態に示した電流検出手段（７Ａ、７Ｂ、２５、５９、６０、６８）の構成と組み合わせて用いても良い。

また電圧検出部１８０から検出した中間電位は必要に応じて抵抗分圧等によりさらに降圧して用いてもよい。
（第１〜第１６の実施形態についての他の実施形態）
以上、第１〜第１６の実施形態について説明したが、以下のように発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

各実施形態は、Ｖｆ制御部２６によるＶｆ制御とパルス制御部２７によるパルス制御のうちＶｆ制御だけを行う構成またはパルス制御だけを行う構成に変更してもよい。第３から第７の実施形態においてＶｆ制御だけを行う構成の場合、Ｖｆ制御部２６が、半導体素子１Ａ、１Ｂのうち一方の半導体素子にゲート駆動電圧を印加している期間、他方の半導体素子へのゲート駆動電圧の印加が禁止されることは勿論である。

Ｖｆ制御部２６、パルス制御部２７は、それぞれ検出電圧の大きさが規定値よりも小さくなるとＶｆ制御、パルス制御を停止して通常制御を行うようにしたが、この通常制御への切り替え制御は必要に応じて実行すればよい。

第１１の実施形態においても、負荷電流の大きさが規定値Ｉm1、Ｉm2よりも小さくなると、それぞれＶｆ制御、パルス制御を停止して通常制御を行う構成としてもよい。また、駆動制御システムの運転領域が常に図６に示す領域１にある場合には、Ｖｆ制御部２６から、領域１と領域２との間での制御切替機能を省いてもよい。すなわち、Ｖｆ制御部２６は、ＰＷＭ信号ＦＬがＨレベルの期間、常にゲート駆動電圧ＶGLを半導体素子１Ｂのゲートに印加する。Ｖｆ制御部２６は、当該期間において半導体素子１Ｂにダイオード素子６の順方向の向きに電流が流れていると判定すると、第１１の実施形態と同様にして、時刻ｔ２から第２時間Ｔ２の経過時点（時刻ｔ６）までパルスの拡張を行う。

第１２から第１６の実施形態は、半導体素子１０１Ａ、１０１ＢにＭＯＳトランジスタを用いた構成に対しても、第１１の実施形態と同様にして適用できる。半導体素子１０１Ａ、１０１Ｂは、コントロール用のゲートを有し寄生ダイオードが形成された素子、例えばＭＯＳゲートを備えたダイオードであってもよい。ＲＣ−ＩＧＢＴは、トレンチゲート型に限らずプレーナゲート型などであってもよい。ＭＯＳトランジスタは、トレンチゲート型に限らずプレーナゲート型などであってもよい。ＭＯＳトランジスタは、ＳＪ（Super Junction）構造であってもよい。

センス素子１０５ｓ、１０６ｓを並列接続した構成を用いて説明したが、これに替えて、センスダイオード１０６ｓ、を単独でセンス素子として構成し、電圧検出部１２５がこのセンス素子の両端にかかる直流電圧（ＤＣ電圧）を検出するようにしても良い。これらの構成の場合、電圧検出だけでなく電流検出用としても共用できる。また、センスダイオード１０６ｓに替えて抵抗を使用して直流電圧（ＤＣ電圧）を検出するようにしても良い。あるいは、センストランジスタ１０５ｓを単独でセンス素子として使用しても良い。この場合、センストランジスタ１０５ｓはトランジスタ容量として機能するため電圧変化をパルス電圧／電流として検出できる。

図１の構成を採用した場合、図２７に示すように、電流検出部２５が半導体素子１Ａの電流を検出し、この電流の変動を検出した時点ｔ１ｃで、Ｖｆ制御部２６がｔ２よりも前にパルスを拡張してゲート駆動信号ＳGLをＨレベルとして出力しても良い。図１の電流検出部２５に替えてその他の形態の電流検出部２５を設けても良く、第７の実施形態の電流極性検出回路６８を設けても良い。

また、図２８に示すように、図１７に示す形態を基本構成として逆アーム側のゲート駆動電圧ＶGHを検出する電圧検出部２２５を制御電圧検出手段として設け、この電圧検出部２２５により検出されるゲート駆動電圧ＶGHがしきい値電圧Ｖth未満になることが検出された時点で、Ｖｆ制御部２６（制御手段）がｔ２よりも前にパルスを拡張してゲート駆動信号ＳGLをＨレベルとして出力するようにしても良い。Ｖｆ制御、パルス制御に係る各ノードの制御信号、駆動信号等の波形は図２７と同じであるため省略する。電圧検出部２２５は駆動ＩＣ１２４Ａ、１２４Ｂ内に組み込んでも駆動ＩＣ１２４Ａ、１２４Ｂとは独立に構成しても良い。

同様に、図１２に対応して表す図２９に示すように、フォトカプラ２６７Ａ、２６７Ｂを介して逆アーム側のゲート駆動電圧ＶGHを検出する電圧検出部２２５をそれぞれ設け、この電圧検出部２２５によりゲート駆動電圧ＶGHがしきい値電圧Ｖth未満になることが検出された時点で、Ｖｆ制御部２６（制御手段）がｔ２よりも前にパルスを拡張してゲート駆動信号ＳGLをＨレベルとして出力するようにしても良い。各ノードの制御信号、駆動信号等の波形は図２７と同じであるため図示を省略している。同様に、図２９に示す電圧検出部２２５もまた、制御ＩＣ６３内に組み込んでも制御ＩＣ６３とは独立に構成しても良い。

また、図３０に示すように、自アーム側の駆動ＩＣ２４Ａ、２４Ｂが、逆アーム側のＰＷＭ信号ＦＬ又はＦＨをＶｆ制御部２６（又はパルス制御部２７）に入力し、Ｖｆ制御部２６（又はパルス制御部２７）がこのＰＷＭ信号の立下りを検出した時点から所定時間経過したタイミングにおいて、Ｖｆ制御部２６がｔ２よりも前にパルス拡張してゲート駆動信号ＳGLをＨレベルとして出力するようにしても良い。この所定時間は予めアーム間短絡しないように予め定められた時間に設定すると良い。

また、図３１に示すように、自アーム側の駆動ＩＣ１２４Ａ、１２４Ｂが、逆アーム側のＰＷＭ信号ＦＬ又はＦＨをＶｆ制御部２６（又はパルス制御部２７）に入力し、Ｖｆ制御部２６（又はパルス制御部２７）がこのＰＷＭ信号の立下りを検出した時点から所定時間経過したタイミングにおいて、Ｖｆ制御部２６がｔ２よりも前にパルス拡張してゲート駆動信号ＳGLをＨレベルとして出力するようにしても良い。この所定時間は予めアーム間短絡しないように予め定められた時間に設定すると良い。

図２８〜図３１には一例を示したが、その他にも、第１〜第９実施形態に示した電流検出手段（電流検出部２５、ホールセンサ５９、電流検出回路６０、電流極性検出回路６８など）、第１０〜第１５の実施形態に示した電圧検出手段（電圧検出部１２５、電圧検出部１６８など）、制御電圧検出手段（電圧検出部２２５）、の何れか２つを組み合わせて構成しても良い。

特に、電流検出手段と電圧検出手段を組み合わせて構成すると、図３２に示すように、アーム短絡を生じない程度で、Ｖｆ制御部２６が時点ｔ２よりも前の時点ｔ１ｂからパルス拡張してゲート駆動信号ＳGLをＨレベルとして出力できる。この図３２に示す例の場合、ゲート駆動電圧ＶGLのマージン期間Ｍａ（図１９参照）を最短（≒０）にできる。

逆アーム側のＰＷＭ信号ＦＨ、ＦＬを自アーム側の駆動ＩＣ２４Ａ、２４ＢのＶｆ制御部２６又はパルス制御部２７に入力する形態を、電流検出部２５、電圧検出部１２５、電圧検出部２２５により電流または電圧を検出して制御する形態に組み合わせても良い。

例えば、図１８、図１９に示したように、半導体素子１０１Ａの電流の立下り時点とコレクタ電極電位Ｖcoの立下り検出時点とを比較すると、コレクタ電極電位Ｖcoの立下り検出時点が半導体素子１０１Ａの電流の立下り時点よりも速いことがわかる。

したがって、例えば第１０の実施形態等で説明した電圧検出手段を用い、Ｖｆ制御部２６にＰＷＭ信号ＦＬのオフ指令信号が入力されているときに、電圧検出信号に基づいてダイオード構造６の順方向の向きに電流が流れていると判定した場合、図３２に示すように、ゲート駆動電圧ＶGLが上昇するタイミングが、半導体素子１０１Ａに電流が流れなくなり始めるタイミングｔ１ｃ（例えば、半導体素子１０１Ｂに電流が流れ出すタイミング）よりも後となるように、ゲート駆動信号ＳGLをタイミングｔ２よりも前の時点ｔ１ｂからパルス拡張すると良い。

なお、パルス拡張してゲート駆動信号ＳGLを出力してからゲート駆動電圧ＶGLを生成するまでに所定の遅延時間を要する。このため、この遅延時間を予め測定し、この測定時間を見込んで時点ｔ２よりも前にパルス拡張開始するタイミングｔ１ｂを予め設定しても良い。第１１の実施形態で説明したように、電圧検出部１２５、ドライバ２８、半導体素子１０１Ａ、１０１Ｂなどには各種の遅延バラつきを生じるが、この遅延バラつきを予め測定しておきマージンを見込んでおくと良い。しかし、電圧検出部１２５及び電流検出部２５などを用いて電圧検出制御及び電流検出制御を組み合わせれば、電圧変動を検出した時点（ｔ１ａ）においてパルス拡張開始のタイミングを決定できるため、遅延バラつきを予め測定し時点ｔ２よりも前にパルス拡張開始するタイミングを設定しなくても良くなる。

このような制御を行うと、第１〜第９の実施形態で説明した電流検出手段のみを用いて制御を行うよりもＶｆ制御部２６が行う第１１の実施形態のパルス拡張をより速い時点から行うことができ、ゲート駆動処理に要する時間の確保と同期整流期間の拡張ができ、最大限の効果が得られる。

なお、特許請求の範囲に付した括弧付き符号は、本願添付明細書の構成要素に対応する符号を付したものであり、これは構成要素の一例を挙げたものである。本願に係る発明は当該特許請求の範囲の構成要素に付した符号に対応した要素に限られるわけではなく、特許請求の範囲内の用語又はその均等の範囲で様々な拡張が可能である。

図面中、１Ａ、１Ｂ、１０１Ａ、１０１Ｂは半導体素子、４はハーフブリッジ回路、５、１０５はトランジスタ素子（トランジスタ構造）、６、１０６はダイオード素子（ダイオード構造）、７Ａ、７Ｂ、１０７Ａ、１０７Ｂはセンス抵抗（電流検出手段）、８は半導体基板、８ａはガードリング（電界制限リング）、１５はエミッタ電極（通電電極）、１８はコレクタ電極（通電電極）、２１、１２１はマイコン（制御ＩＣ）、２４Ａ、２４Ｂ、１２４Ａ、１２４Ｂ、５１、５３、５５、１５１、１５３は駆動ＩＣ（ＩＣ）、２５は電流検出部（電流検出手段）、１２５、１６８は電圧検出部（電圧検出手段）、２６はＶｆ制御部（制御手段，第２の制御手段，入力手段）、２７はパルス制御部（制御手段，第１の制御手段，入力手段）、２８はドライブ回路、３２Ａ、３２Ｂ、１３２Ａ、１３２Ｂ、５２、５４、５６、１５２、１５４、６１、６２、１６２、７１、７２、１７２は駆動制御装置、５９はホールセンサ（電流検出手段）、６０は電流検出回路（電流検出手段）、６３は制御ＩＣ、６４Ａ、６４Ｂ、６７Ａ、６７Ｂはフォトカプラ（絶縁回路）、６５Ａ、６５Ｂは駆動ＩＣ、６８は電流極性検出回路（電流検出手段）、１８０は電圧検出部（電圧検出手段）、２２５は電圧検出部（制御電圧検出手段）である。

Claims (25)

1. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１Ａ，１Ｂ）の駆動制御装置（３２Ａ，３２Ｂ，５２，５４，５６，６１，６２，７１，７２）であって、
   前記半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ，２５，５９，６０，６８）と、
   前記電流検出信号に基づいて、前記半導体素子に対するオン指令信号が入力されている期間に前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、その後のオフ指令信号の入力時点を起点として、当該一方の半導体素子とともにハーフブリッジ回路（４）を構成する他方の半導体素子との間でアーム短絡が生じないように予め設定された第１時間の経過時点から第２時間の経過時点まで、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する第１の制御手段（２７）とを備える駆動制御装置。
2. 前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れる場合において、前記ゲート駆動電圧が遮断されている時における導通損失と前記ゲート駆動電圧が印加されている時における導通損失とが等しくなる電流値が予め測定されて電流しきい値として設定されており、
   駆動制御する前記半導体素子に対するオン指令信号が入力されている期間、前記電流検出信号に基づいて、前記ダイオード構造の順方向の向きに流れる前記半導体素子の電流が前記電流しきい値以上であると判定すると、前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力し、前記電流しきい値未満であると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する第２の制御手段（２６）を備えていることを特徴とする請求項１記載の駆動制御装置。
3. 前記第２の制御手段（２６）は、駆動制御する前記半導体素子に対するオン指令信号が入力されている期間、前記半導体素子に前記ダイオード構造の順方向の向きに前記電流しきい値未満の電流が流れていると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を、当該半導体素子に対するオフ指令信号の入力時点を越えて前記第２時間の経過時点まで延長して出力することを特徴とする請求項２記載の駆動制御装置。
4. 駆動制御する前記半導体素子に対するオン指令信号が入力されている期間、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力し、当該期間において前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を、当該半導体素子に対するオフ指令信号の入力時点を越えて前記第２時間の経過時点まで延長して出力する第２の制御手段（２６）を備えていることを特徴とする請求項１記載の駆動制御装置。
5. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１Ａ，１Ｂ）の駆動制御装置（３２Ａ，３２Ｂ，５２，５４，５６，６１，６２，７１，７２）であって、
   前記半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ，２５，５９，６０，６８）と、
   前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れる場合において、前記ゲート駆動電圧が遮断されている時における導通損失と前記ゲート駆動電圧が印加されている時における導通損失とが等しくなる電流値が予め測定されて電流しきい値として設定されており、前記半導体素子に対するオン指令信号が入力されている期間、前記電流検出信号に基づいて、前記ダイオード構造の順方向の向きに流れる前記半導体素子の電流が前記電流しきい値以上であると判定すると、前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力し、前記電流しきい値未満であると判定すると、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する第２の制御手段（２６）とを備えている駆動制御装置。
6. 前記第２の制御手段（２６）は、外部から前記電流しきい値を特定するしきい値特定信号を入力可能に構成されており、前記オン指令信号が入力されている期間において、入力した前記しきい値特定信号に応じた電流しきい値を前記半導体素子に流れる電流の判定に用いることを特徴とする請求項２、３および５の何れか一項に記載の駆動制御装置。
7. 前記制御手段（２６，２７）は、前記半導体素子を通して負荷に流れる電流が規定値よりも小さい場合、駆動制御する前記半導体素子に対するオン指令信号が入力されると前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力し、オフ指令信号が入力されると前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力する通常制御を実行することを特徴とする請求項１から６の何れか一項に記載の駆動制御装置。
8. 前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路（２８）を備え、
   前記ゲート駆動電圧に応じた耐圧を持つＩＣ（２４Ａ，２４Ｂ）で構成されていることを特徴とする請求項１から７の何れか一項に記載の駆動制御装置。
9. ハーフブリッジ回路を構成する２つの前記半導体素子を駆動制御するものであって、前記ハーフブリッジ回路に加わる電源電圧に応じた耐圧を持つＩＣ（５１，５３，５５）で構成されており、
   当該ＩＣは、前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路（２８）を備え、
   前記電流検出手段（７Ａ，７Ｂ，２５，５９，６０）は、前記２つの半導体素子のうち少なくとも一方に流れる電流を検出可能に設けられ、
   前記制御手段（２６，２７）は、前記２つの半導体素子のうち一方の半導体素子に前記ゲート駆動電圧を印加している期間、他方の半導体素子への前記ゲート駆動電圧の印加を禁止することを特徴とする請求項１から７の何れか一項に記載の駆動制御装置。
10. ハーフブリッジ回路を構成する２つの前記半導体素子を駆動制御するものであって、前記制御手段（２６，２７）を有する制御ＩＣ（２１，６３）と、前記制御ＩＣから入力したゲート駆動信号に基づいて前記半導体素子に前記ゲート駆動電圧を印加する駆動ＩＣ（６５Ａ，６５Ｂ）と、前記制御ＩＣから出力されたゲート駆動信号を電気的に絶縁して前記駆動ＩＣに伝送する絶縁回路（６４Ａ，６４Ｂ）と、前記電流検出手段（７Ａ，７Ｂ，２５，５９，６０，６８）とから構成されており、
    前記制御ＩＣは、前記２つの半導体素子のうち一方の半導体素子に前記ゲート駆動電圧を印加している期間、他方の半導体素子への前記ゲート駆動電圧の印加を禁止するゲート駆動信号を出力することを特徴とする請求項１から７の何れか一項に記載の駆動制御装置。
11. 前記電流検出手段（２５）は、前記制御ＩＣ（２１）に設けられていることを特徴とする請求項１０記載の駆動制御装置。
12. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１０１Ａ、１０１Ｂ）の駆動制御装置（３２Ａ、３２Ｂ、５２、５４、５６、６１、６２、７１、７２）であって、
    前記半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ，２５，５９，６０，６８）と、
    前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電流検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記電流検出手段により電流検出信号の変動を検出した時点で、前記一方の半導体素子とともにハーフブリッジ回路（４）を構成する他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点（ｔ２）を遡ってパルスを出力させる制御手段（２６，２７）と、を備えることを特徴とする駆動制御装置。
13. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（１０５）とダイオード構造（１０６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１０１Ａ、１０１Ｂ）の駆動制御装置（１３２Ａ，１３２Ｂ，１５２，１５４，１５６，１６２，１７２）であって、
    一方の前記半導体素子の電極電位に基づく電圧検出信号を出力する電圧検出手段（１０７Ａ，１０７Ｂ，１２５，１６８，１８０）と、
    前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電圧検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記一方の半導体素子とともにハーフブリッジ回路（４）を構成する他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点（ｔ２）からパルスを出力させる制御手段（２６，２７）と、を備えることを特徴とする駆動制御装置。
14. 前記半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ，２５，５９，６０，６８）を備え、
    前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電流検出信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記ゲート駆動電圧が上昇するタイミングが前記一方の半導体素子（１０１Ａ）に電流が流れなくなり始めるタイミングよりも後となる遅延時間を見込んで、前記一方の半導体素子に対するオン指令信号の入力時点（ｔ２）を遡ってパルスを出力させる制御手段（２６，２７）を備えることを特徴とする請求項１３記載の駆動制御装置。
15. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１Ａ、１Ｂ）の駆動制御装置（３２Ａ，３２Ｂ，５２，５４，５６，６２，７２）であって、
    一方の前記半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ，２５，５９，６０，６８）と、
    他方の前記半導体素子に対する指令信号を入力する入力手段（２６，２７）と、を備え、
    前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電流検出信号及び前記入力手段の入力信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記入力手段にオフ指令信号が入力されることに応じてパルスを出力させる手段であって、前記一方の半導体素子とともにハーフブリッジ回路（４）を構成する他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点（ｔ２）を遡ってパルスを出力させる制御手段（２６，２７）を備えることを特徴とする駆動制御装置。
16. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（１０５）とダイオード構造（１０６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１０１Ａ，１０１Ｂ）の駆動制御装置（１３２Ａ，１３２Ｂ，１５２，１５４，１５６，１６２，１７２）であって、
    一方の前記半導体素子の電極電位に基づく電圧検出信号を出力する電圧検出手段（１０７Ａ，１０７Ｂ，１２５，１６８，１８０）と、
    他方の前記半導体素子に対する指令信号を入力する入力手段（２６，２７）と、を備え、
    前記一方の半導体素子に対するオフ指令信号が入力されているときに前記電圧検出信号及び前記入力手段の入力信号に基づいて前記一方の半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、前記入力手段にオフ指令信号が入力されることに応じてパルスを出力させる手段であって、前記一方の半導体素子とともにハーフブリッジ回路（４）を構成する他方の半導体素子との間でアーム短絡が生じないように前記一方の半導体素子に対するオン指令信号の入力時点（ｔ２）を遡ってパルスを出力させる制御手段（２６，２７）を備えることを特徴とする駆動制御装置。
17. 他方の前記半導体素子の制御電圧に応じた制御電圧検出信号を出力する制御電圧検出手段（２２５）を備え、
    前記制御手段は、前記制御電圧検出手段（２２５）の制御電圧検出信号の変動に基づいてパルスを出力させることを特徴とする請求項１２、１４、１５の何れか一項に記載の駆動制御装置。
18. ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１０１Ａ，１０１Ｂ）の駆動制御装置（１３２Ａ，１３２Ｂ，１５２，１５４，１５６，１６２，１７２）であって、
    前記半導体素子の電極電位に応じた電圧検出信号を出力する電圧検出手段（１０７Ａ，１０７Ｂ，１２５，１６８，１８０）と、
    前記半導体素子に対するオフ指令信号が入力されているときに前記電圧検出信号に基づいて前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、その後にオン指令信号の入力を経てオフ指令信号が入力された時点を起点として、一方の半導体素子とともにハーフブリッジ回路（４）を構成する他方の半導体素子との間でアーム短絡が生じないように予め設定された第１時間の経過時点から第２時点の経過時点まで、前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する制御手段（２６，２７）と、を備えることを特徴とする駆動制御装置。
19. 前記制御手段（２６，２７）は、前記電圧検出部により電圧が変動したか否かを判定することで負荷に流れる電流を判定し、前記負荷の電流が０付近の所定範囲であると判定すると、前記ゲート駆動電圧の遮断を指令するゲート駆動信号を出力し、前記所定範囲外であると判定すると前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力することを特徴とする請求項１３、１６、１８の何れか１項に記載の駆動制御装置。
20. 前記制御手段（２６，２７）は、駆動制御する前記半導体素子に対するオン指令信号が入力されている期間、前記電圧検出信号に基づいて前記ダイオード構造の順方向の向きに流れていると判定すると前記ゲート駆動電圧の遮断を指定するゲート駆動信号を出力し、前記ダイオード構造の順方向の向きに流れていないと判定すると前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力することを特徴とする請求項１８または１９記載の駆動制御装置。
21. 前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路（２８）を備え、
    前記ゲート駆動電圧に応じた耐圧を持つＩＣ（１２４Ａ，１２４Ｂ）で構成されていることを特徴とする請求項１８から２０の何れか一項に記載の駆動制御装置。
22. ハーフブリッジ回路を構成する２つの前記半導体素子を駆動制御するものであって、前記ハーフブリッジ回路に加わる電源電圧に応じた耐圧を持つＩＣ（１５１，１５３）で構成されており、
    当該ＩＣは、前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路（２８）を備え、
    前記電圧検出手段（１０７Ａ，１０７Ｂ，１２５，１８０）は、前記２つの半導体素子のうち少なくとも一方の電圧を検出可能に設けられ、
    前記制御手段（２６，２７）は、前記２つの半導体素子のうち一方の半導体素子に前記ゲート駆動電圧を印加している期間、他方の半導体素子への前記ゲート駆動電圧の印加を禁止することを特徴とする請求項１８から２１の何れか一項に記載の駆動制御装置。
23. ハーフブリッジ回路を構成する２つの前記半導体素子を駆動制御するものであって、前記制御手段（２６，２７）を有する制御ＩＣ（２１，１２１，１６３）と、前記制御ＩＣから入力したゲート駆動信号に基づいて前記半導体素子に前記ゲート駆動電圧を印加する駆動ＩＣ（６５Ａ，６５Ｂ）と、前記制御ＩＣから出力されたゲート駆動信号を電気的に絶縁して前記駆動ＩＣに伝送する絶縁回路（６４Ａ，６４Ｂ）と、前記電圧検出手段（１０７Ａ，１０７Ｂ，１２５，１６８）とから構成されており、
    前記制御ＩＣは、前記２つの半導体素子のうち一方の半導体素子に前記ゲート駆動電圧を印加している期間、他方の半導体素子への前記ゲート駆動電圧の印加を禁止するゲート駆動信号を出力することを特徴とする請求項１８から２１の何れか一項に記載の駆動制御装置。
24. 前記電圧検出手段（１２５）は、前記制御ＩＣ（１２１）に設けられていることを特徴とする請求項２３記載の駆動制御装置。
25. 前記電圧検出手段（１８０）は、前記半導体素子の素子形成領域（１００）の外周側に離間して半導体基板（８）に形成され前記半導体基板（８）の導電型とは逆導電型の電界制限リング（８ａ）を用いて中間電位を検出することを特徴とする請求項１８から２４の何れか一項に記載の駆動制御装置。

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