CN115377221B - 具有强抗冲击力的mosfet器件及制备方法 - Google Patents
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Abstract
本发明公开了具有强抗冲击力的MOSFET器件及制备方法，涉及半导体功率器件技术领域。包括：第一沟槽，第二沟槽，第一导电外延层，第一层第二导电类型体区，第一层第一导电类型源区和第二层第一导电类型源区；所述第一导电外延层上设置所述第一沟槽和所述第二沟槽；所述第一沟槽和所述第二沟槽之间从下至上依次设置第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；所述第一沟槽与所述第二沟槽之间，所述第一沟槽的一侧和所述第二沟槽的一侧设置接触孔。
Description
技术领域
本发明涉及半导体功率器件技术领域，更具体的涉及具有强抗冲击力的MOSFET器件及制备方法。
背景技术
传统功率器件MOSFET(英文为：Metal-Oxide-Semiconductor Field-EffectTransistor，中文为：金属氧化物半导体场效晶体管)的有源区设计中，目前主要采用几十甚至上百万的不断重复的原胞单元排列组成MOSFET器件的导电功能区域，该区域不仅承载着功率MOSFET的开启，同时也是功率MOSFET承受雪崩冲击时的重要区域，导电功能区域的强壮与否直接决定了器件在线性区的SOA(安全工作区)的宽与窄。
为了增强器件的SOA，需要在器件有源区结构做进一步的改进和优化来改善ZTC(zero temperature coefficient-point，零温度系数点)，其中，ZTC位置指的是器件在常温(如25摄氏度)和高温下(如150摄氏度)转移特性曲线的交叉点位置，位于交叉点下方区域，器件的ID随着温度的增加也不断增加显示为正反馈，为正温度系数，而位于交叉点上方区域，器件的ID随着温度的增加也减小显示为负反馈，为负温度系数。
发明内容
本发明实施例提供具有强抗冲击力的MOSFET器件及制备方法，通过在有源区中集成源极电阻，使得器件的漏源电流形成负反馈，从而达到增强器件SOA宽度的方法。
本发明实施例提供一种MOSFET器件，包括：第一沟槽，第二沟槽，第一导电外延层，第一层第二导电类型体区，第一层第一导电类型源区和第二层第一导电类型源区；
所述第一导电外延层上设置所述第一沟槽和所述第二沟槽；
所述第一沟槽和所述第二沟槽之间从下至上依次设置第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；
所述第一沟槽与所述第二沟槽之间，所述第一沟槽的一侧和所述第二沟槽的一侧设置接触孔。
优选地，还包括第二层第二导电类型体区；
所述第一沟槽的一侧从下至上设置第一层第二导电类型体区、第二层第二导电类型体区和第二层第一导电类型源区；
所述第二沟槽的一侧从下至上设置第一层第二导电类型体区、第二层第二导电类型体区和第二层第一导电类型源区。
优选地，所述接触孔分别为第一接触孔，第二接触孔和第三接触孔；
第一接触孔的一端贯穿第二层第一导电类型源区与第二层第二导电类型体区相接触，且所述第一接触孔的底部设置第一欧姆接触区；
第二接触孔的一端贯穿第二层第一导电类型源区、第一层第一导电类型源区与第一层第二导电类型体区相接触，且所述第二接触孔的底部设置第二欧姆接触区；
第三接触孔的一端贯穿第二层第一导电类型源区与第二层第二导电类型体区相接触，且所述第一接触孔的底部设置第一欧姆接触区。
优选地，所述接触孔分别为第一接触孔，第二接触孔和第三接触孔；
第一接触孔的一端贯穿第二层第一导电类型源区与第一层第二导电类型体区相接触，且所述第一接触孔的底部设置第一欧姆接触区；
第二接触孔的一端贯穿第一层第一导电类型源区、第二层第一导电类型源区与第一层第二导电类型体区相接触，且所述第二接触孔的底部设置第二欧姆接触区；
第三接触孔的一端贯穿第二层第一导电类型源区与第一层第二导电类型体区相接触，且所述第一接触孔的底部设置第一欧姆接触区。
本发明实施例提供一种MOSFET器件的制备方法，包括：
在第一沟槽的内部和第二沟槽的内部依次形成栅氧化层和多晶硅层；
通过第一次体区离子注入，在第一导电外延层内形成第一层第二导电类型体区；
在第一沟槽的顶部，第一沟槽的一侧顶部，第二沟槽的顶部及第二沟槽的一侧顶部形成第二光刻胶层，通过第一次源区离子注入，在位于所述第一沟槽和所述第二沟槽之间的所述第一层第二导电类型体区形成第一层第一导电类型源区；
通过第二次源区离子注入，在第一导电外延层内形成第二层第一导电类型源区；在所述第一导电外延层上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。
优选地，所述在第一沟槽的顶部，第一沟槽的一侧顶部，第二沟槽的顶部及第二沟槽的一侧顶部形成第二光刻胶层之前，还包括：
在所述第一沟槽的顶部，所述第二沟的槽顶部以及第一沟槽和第二沟槽之间形成第三光刻胶层，通过第二次体区离子注入，在位于所述第一沟槽的一侧的第一层第二导电类型体区内形成第二层第二导电类型体区、位于所述第二沟槽的一侧的第一层第二导电类型体区内形成第二层第二导电类型体区。
优选地，所述通过第二次源区离子注入，在第一导电外延层内形成第二层第一导电类型源区，具体包括：
通过第二次源区离子注入，在位于所述第一沟槽的一侧的第二层第二导电类型体区内形成第二层第一导电类型源区，在位于所述第二沟槽的一侧的第二层第二导电类型体区内形成第二层第一导电类型源区；在位于所述第一沟槽和所述第二沟槽之间的第一层第一导电类型源区内形成第二层第一导电类型源区。
优选地，所述接触孔包括第一接触孔，第二接触孔和第三接触孔；
所述在所述第一导电外延层上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔，具体包括：
在所述第二沟槽的一侧，形成所述第一接触孔，所述第一接触孔贯穿第二层第一导电类型源区与第一层第二导电类型体区相接触；
在所述第一沟槽和所述第二沟槽之间，形成所述第二接触孔，所述第二接触孔贯穿第二层第一导电类型源区、第一层第一导电类型源区与第一层第二导电类型体区相接触；
在所述第一沟槽的一侧，形成所述第三接触孔，所述第三接触孔贯穿第二层第一导电类型源区与第一层第二导电类型体区相接触。
优选地，所述在第一沟槽的内部和第二沟槽的内部依次形成栅氧化层和多晶硅层，具体包括：
在所述第一沟槽的内部，所述第一沟槽的顶部两侧，所述第二沟槽的内部以及所述第二沟槽的顶部两侧形成栅氧化层；
在所述第一沟槽的内部，所述第一沟槽的顶部两侧，所述第二沟槽的内部以及所述第二沟槽的顶部两侧的所述栅氧化层上形成多晶硅层；
将位于第一沟槽的顶部，第一沟槽的顶部两侧，第二沟槽的顶部以及第二沟槽的顶部两侧的多晶硅层刻蚀掉。
本发明实施例提供一种MOSFET器件及制备方法，该器件包括：第一沟槽，第二沟槽，第一导电外延层，第二导电类型体区，第一层第一导电类型源区和第二层第一导电类型源区；所述第一导电外延层上设置所述第一沟槽和所述第二沟槽；所述第一沟槽和所述第二沟槽之间从下至上依次设置第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；所述第一沟槽与所述第二沟槽之间，所述第一沟槽的一侧和所述第二沟槽的一侧设置接触孔。该器件在有源区集成了一个源极电阻，使得器件的漏源电流形成负反馈，从而可以使得器件的ZTC位置以上的区域更宽，从而能够改善器件的热特性以及扩大器件的SOA区域，使得器件的抗冲击力足够强壮，再者，本发明实施例提供的器件制备方法与传统功率MOSFET器件外围制造工艺相兼容，能够同时满足中低压功率MOSFET的产品需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为本发明实施例提供的一种MOSFET器件结构示意图；
图1B为本发明实施例提供的另一种MOSFET器件结构示意图；
图2A为本发明实施例提供的一种MOSFET器件制备流程示意图；
图2B为本发明实施例提供的另一种MOSFET器件制备流程示意图；
图3A为本发明实施例提供的在第一导电外延层上制备二氧化硅硬掩膜版结构示意图；
图3B为本发明实施例提供的通过光刻胶及硬掩模版确定沟槽位置示意图；
图3C为本发明实施例提供的沟槽制备示意图；
图3D为本发明实施例提供的在沟槽内制备栅氧化层示意图；
图3E为本发明实施例提供的在沟槽内制备多晶硅层示意图；
图3F为本发明实施例提供的第一次体区离子注入示意图；
图3G为本发明实施例提供的在第一沟槽的一侧和第二沟槽的一侧制备光刻胶层示意图；
图3H为本发明实施例提供的第一次源区离子注入示意图；
图3I为本发明实施例提供的第二次源区离子注入示意图；
图3J为本发明实施例提供的制备隔离氧化层及接触孔示意图；
图3K为本发明实施例提供的接触孔填充金属以及制备金属层示意图；
图4A为本发明实施例提供的在第一沟槽和第二沟槽之间制备光刻胶层示意图；
图4B为本发明实施例提供的第二次体区离子注入示意图；
图4C为本发明实施例提供的在第一个沟槽和第二沟槽的一侧制备光刻胶层示意图；
图4D为本发明实施例提供的第一次源区离子注入示意图；
图4E为本发明实施例提供的第二次源区离子注入示意图；
图4F为本发明实施例提供的制备隔离氧化层及接触孔示意图；
图4G为本发明实施例提供的接触孔填充金属以及制备金属层示意图；
其中，101-第一导电类型衬底层；102-第一导电外延层；103-第一氧化层；104-第一光刻胶层；105-1-第一沟槽；105-2-第二沟槽；106-栅氧化层；107-多晶硅层；108-1-第一层第二导电类型体区；108-2-第二层第二导电类型体区；109-第一层第一导电类型源区；110-1-第二光刻胶层；110-2-第三光刻胶层；111-第二层第一导电类型源区；112-欧姆接触区；113-隔离氧化层；114-金属接触孔；115-金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1A示例性的示出了本发明实施例提供的一种MOSFET器件结构示意图，如图1所示，该MOSFET器件主要包括第一沟槽105-1、第二沟槽105-2、第一导电外延层102、第一层第二导电类型体区108-1、第一层第一导电类型源区109、第二层第一导电类型源区111、栅氧化层106、多晶硅层107和金属接触孔114。
具体地，第一沟槽105-1和第二沟槽105-2的槽口与第一导电外延层102的上表面具有相同的高度，即第一沟槽105-1和第二沟槽105-2的槽口位于第一导电外延层102的上表面；且第一沟槽105-1和第二沟槽105-2的下端延伸至第一导电外延层102内。
进一步地，第一沟槽105-1和第二沟槽105-2内从外至内依次设置栅氧化层106和多晶硅层107。
进一步地，在第二沟槽105-2远离第一沟槽105-1的一侧从上至下分布有第二层第一导电类型源区111和第一层第二导电类型体区108-1，其中，第二层第一导电类型源区111位于第一层第二导电类型体区108-1内；在第二沟槽105-2和第一沟槽105-1之间设置第二层第一导电类型源区111、第一层第一导电类型源区109和第一层第二导电类型体区108-1；在第一沟槽105-1远离第二沟槽105-2的一侧从上至下分布有第二层第一导电类型源区111和第一层第二导电类型体区108-1。
需要说明的是，上述第二沟槽105-2远离第一沟槽105-1的一侧也可以称为第二沟槽105-2的一侧；上述第一沟槽105-1远离第二沟槽105-2的一侧也可以称为第一沟槽105-1的一侧。
进一步地，第一沟槽105-1的一侧设置第三接触孔，其一端贯穿隔离氧化层113，第二层第一导电类型源区111与第一层第二导电类型体区108-1相接触，且第三接触孔的底部设置第三欧姆接触区；第一沟槽105-1和第二沟槽105-2之间设置第二接触孔，其一端贯穿隔离氧化层113，第二层第一导电类型源区111，第一层第一导电类型源区109与第一层第二导电类型体区108-1相接触，且第二接触孔的底部设置第二欧姆接触区；第二沟槽105-2的一侧设置第一接触孔，其一端贯穿隔离氧化层113，第二层第一导电类型源区111与第一层第二导电类型体区108-1相接触，且第一接触孔的底部设置第一欧姆接触区。
本发明实施例中，在有源区内集成了一个源极电阻，使得器件的漏源电流形成负反馈，从而可以使得器件的ZTC位置以上的区域更宽，从而能够改善器件的热特性以及扩大器件的SOA区域，使得器件的抗冲击力足够强壮。
图1B示例性的示出了本发明实施例提供的另一种MOSFET器件结构示意图，该MOSFET器件主要包括第一沟槽105-1、第二沟槽105-2、第一导电外延层102、第一层第二导电类型体区108-1、第二层第二导电类型体区108-2、第一层第一导电类型源区109、第二层第一导电类型源区111、栅氧化层106、多晶硅层107和金属接触孔114。
具体地，第一沟槽105-1和第二沟槽105-2的槽口与第一导电外延层102的上表面具有相同的高度，即第一沟槽105-1和第二沟槽105-2的槽口位于第一导电外延层102的上表面；且第一沟槽105-1和第二沟槽105-2的下端延伸至第一导电外延层102内。
进一步地，第一沟槽105-1和第二沟槽105-2内从外至内依次设置栅氧化层106和多晶硅层107。
进一步地，在第二沟槽105-2的一侧从上至下分布有第二层第一导电类型源区111，第二层第二导电类型体区108-2和第一层第二导电类型体区108-1，其中，第二层第一导电类型源区111，第二层第二导电类型体区108-2位于第一层第二导电类型体区108-1内；在第二沟槽105-2和第一沟槽105-1之间设置第二层第一导电类型源区111，第一层第一导电类型源区109和第一层第二导电类型体区108-1；在第一沟槽105-1的一侧从上至下分布有第二层第一导电类型源区111，第二层第二导电类型体区108-2和第一层第二导电类型体区108-1。
进一步地，第一沟槽105-1的一侧设置第三接触孔，其一端贯穿隔离氧化层113、第二层第一导电类型源区111与第二层第二导电类型体区108-2相接触，且第三接触孔的底部设置第三欧姆接触区；第一沟槽105-1和第二沟槽105-2之间设置第二接触孔，其一端贯穿隔离氧化层113，第二层第一导电类型源区111，第一层第一导电类型源区109与第一层第二导电类型体区108-1相接触，且第二接触孔的底部设置第二欧姆接触区；第二沟槽105-2的一侧设置第一接触孔，其一端贯穿隔离氧化层113，第二层第一导电类型源区111与第二层第二导电类型体区108-2相接触，且第一接触孔的底部设置第一欧姆接触区。
本发明实施例中，该器件在有源区的源极集成一个电阻形成漏源电流负反馈，同时在相同位置集成一个低浓度体区的MOSFET结构区域，一方面，该低浓度区域的阈值电压低于器件有源区剩余的其他区域，另一方面，源极集成一个电阻形成漏源电流负反馈，同时开启早于器件有源区剩余区域，从而可以使得器件的ZTC位置以上的区域更宽，从而能够改善器件的热特性以及扩大器件的SOA区域，使得器件的抗冲击力足够强壮。
图2A为本发明实施例提供的一种MOSFET器件制备流程示意图；图3A为本发明实施例提供的在第一导电外延层上制备二氧化硅硬掩膜版结构示意图；图3B为本发明实施例提供的通过光刻胶及硬掩模版确定沟槽位置示意图；图3C为本发明实施例提供的沟槽制备示意图；图3D为本发明实施例提供的在沟槽内制备栅氧化层示意图；图3E为本发明实施例提供的在沟槽内制备多晶硅层示意图；图3F为本发明实施例提供的体区离子注入示意图；图3G为本发明实施例提供的在第一沟槽的一侧和第二沟槽的一侧制备光刻胶层示意图；图3H为本发明实施例提供的第一次源区离子注入示意图；图3I为本发明实施例提供的第二次源区离子注入示意图；图3J为本发明实施例提供的制备隔离氧化层及接触孔示意图；图3K为本发明实施例提供的接触孔填充金属以及制备金属层示意图；以下以图2A提供的一种MOSFET器件的制备方法，结合图3A～图3K提供的制备示意图，来详细介绍一种MOSFET器件的制备方法，具体地，如图2A所示，该方法主要包括以下步骤：
步骤21，在第一沟槽的内部和第二沟槽的内部依次形成栅氧化层和多晶硅层；
具体地，如图3A所示，在提供的第一导电类型衬底层101上形成第一导电外延层102，在第一导电外延层102生成第一氧化层103，也就是二氧化硅硬掩膜板，其作为沟槽刻蚀的阻挡层。
在本发明实施例中，可以先提供第一导电类型衬底层，在第一导电类型衬底层上生成第一导电外延层，该第一导电类型衬底层可以是N型衬底，也可以是P型衬底，当该第一导电类型衬底层为N型衬底时，设置在N型衬底上的第一导电外延层为N型外延层；当该第一导电类型衬底层为P型衬底时，设置在P型衬底上的第一导电外延层为P型外延层。
如图3B所示，在第一氧化层103上形成第一光刻胶层104，通过第一光刻胶层104定义第一沟槽105-1和第二沟槽105-2的槽口位置。然后进行第一氧化层103刻蚀，刻蚀到第一导电外延层102的上表面，即将位于第一导电外延层102上的第一氧化层103刻蚀成沟槽的样子。
进一步地，如图3C所示，在第一导电外延层102内进行第一沟槽105-1和第二沟槽105-2刻蚀。需要说明的是，第一沟槽105-1位于第一导电外延层102内的terminal区域，第二沟槽105-2位于第一导电外延层102内的cell区域。
进一步地，将位于第一导电外延层102上表面的第一光刻胶层104和第一氧化层103去掉，在第一沟槽105-1的内部，第二沟槽105-2的内部和第一导电外延层102的上表面生成牺牲氧化层，需要说明的是，牺牲氧化层位于第一沟槽和第二沟槽的底部和侧壁上。
如图3D所示，去掉牺牲氧化层，然后通过低温热氧的方式在第一沟槽105-1的内部，第二沟槽105-2的内部和第一导电外延层102的上表面生成一层高质量的栅氧化层106，其中，栅氧化层106位于第一沟槽105-1和第二沟槽105-2的底部和侧壁上。
如图3E所示，在第一沟槽105-1的内部，第二沟槽105-2的内部和两个沟槽的顶部两侧淀积一层N型重掺的多晶硅层107，作为器件的栅极区域，然后通过湿法刻蚀对多晶硅层107进行第一次刻蚀，将位于两个沟槽的顶部两侧的多晶硅层107去掉，即只保留位于第一沟槽105-1和第二沟槽105-2内部的多晶硅层107，刻蚀后，位于第一沟槽105-1和第二沟槽105-2内部的多晶硅层107的上表面与位于第一导电外延层102上表面的栅氧化层106的上表面具有相同高度。
需要说明的是，本发明实施例中，第一沟槽的顶部两侧指代的是位于第一沟槽的两侧且处于第一导电外延层上方的区域，同样地，第二沟槽的顶部两侧指代的是位于第二沟槽的两侧且处于第一导电外延层上方的区域；若出现两个沟槽的顶部两侧，其含义为位于第一沟槽两侧和第二沟槽两侧，以及处于第一导电外延层上方的区域。
在步骤22中，通过第一次体区离子注入，在第一导电外延层内形成第一层第二导电类型体区；
具体地，如图3F所示，通过第一次体区离子注入，即第一次离子注入，在第一导电外延层102内形成第一层第二导电类型体区108-1，具体地，第一层第二导电类型体区108-1同时位于第一沟槽105-1和第二沟槽105-2的两侧。
在步骤23中，在第一沟槽的顶部及一侧，第二沟槽的顶部及一侧形成第二光刻胶层，通过第一次源区离子注入，在所述第一沟槽和所述第二沟槽之间的第二导电类型体区形成第一层第一导电类型源区；
具体地，如图3G所示，在第一沟槽105-1的顶部、第一沟槽105-1的一侧，第二沟槽105-2的顶部以及第二沟槽105-2的一侧，形成第二光刻胶层110-1，第二光刻胶层作为第一次源区离子注入的阻挡层，其他区域窗口打开并进行第一次源区离子注入。
如图3H所示，在第二沟槽105-2和第一沟槽105-1之间，进行第一次源区离子注入，即第二次离子注入，从而在位于第二沟槽105-2和第一沟槽105-1之间的第一导电外延层102内形成第一层第一导电类型源区109。其中，第一层第一导电类型源区109位于第一层第二导电类型体区108-1的上层，其上表面与第一导电外延层102的上表面具有相同的高度。
步骤24，通过第二次源区离子注入，形成第二层第一导电类型源区；在所述第一导电外延层上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。
具体地，如图3I所示，在第一沟槽105-1的两侧和第二沟槽105-2的两侧进行第二次源区离子注入，即第三次离子注入，即在源极电阻区域和沟槽区域进行第二次源区离子注入，在第一导电外延层102内形成第二层第一导电类型源区111。其中，在第一沟槽105-1的一侧，第二层第一导电类型源区111位于第一层第二导电类型体区108-1的上层，其上表面与第一导电外延层102的上表面具有相同的高度；在第二沟槽105-2的一侧，第二层第一导电类型源区111位于第一层第二导电类型体区108-1的上层，其上表面与第一导电外延层102的上表面具有相同的高度；在第二沟槽105-2和第一沟槽105-1之间，第二层第一导电类型源区111位于第一层第一导电类型源区109的上层，其上表面与第一导电外延层102的上表面具有相同的高度。
如图3J所示，在第一导电外延层102的上方形成隔离氧化层113，该隔离氧化层113为BPSG，并利用Contact mask的光刻胶在低浓度区域和沟道区域形成接触孔，在本发明实施例中，上述接触孔分别为第一接触孔，第二接触孔和第三接触孔。
具体地，在第二沟槽105-2的一侧形成第一接触孔，第一接触孔贯穿隔离氧化层113，第二层第一导电类型源区111与第一层第二导电类型体区108-1在沟道区域相接触；在第一沟槽105-1和第二沟槽105-2之间形成第二接触孔，第二接触孔贯穿隔离氧化层113，第二层第一导电类型源区111，第一层第一导电类型源区109与第一层第二导电类型体区108-1在源极电阻区域相接触；在第一沟槽105-1的一侧形成第三接触孔，第三接触孔贯穿隔离氧化层113，第二层第一导电类型源区111与第一层第二导电类型体区108-1在沟道区域相接触。
进一步地，在接触孔内通过离子注入形成良好的欧姆接触区112，具体地，在第一接触孔的底部形成第一欧姆接触区，在第二接触孔的底部形成第二欧姆接触区，在第三接触孔的底部形成第三欧姆接触区。
如图3K所示，在三个接触孔内利用溅射工艺注入金属进行金属接触孔114，进一步地在隔离氧化层113上方和第一导电外延层102的下方形成金属层115，其中，隔离氧化层113上方的金属层115为源极金属层和栅极金属层；在第一导电外延层102的下方的金属层115为漏极金属层。
进一步地，在源极金属层和栅极金属层的上方形成钝化层。
以下以图2B提供的另一种MOSFET器件的制备方法，结合图3A～图3F、图4A～图4G提供的制备示意图，来详细介绍另一种MOSFET器件的制备方法，具体地，如图2B所示，该方法主要包括以下步骤：
步骤31，在第一沟槽的内部和第二沟槽的内部依次形成栅氧化层和多晶硅层；
具体地，如图3A所示，在提供的第一导电类型衬底层101形成第一导电外延层102，在第一导电外延层102生成第一氧化层103，也就是二氧化硅硬掩膜板，其作为沟槽刻蚀的阻挡层。
如图3B所示，在第一氧化层103上形成第一光刻胶层104，通过第一光刻胶层104定义第一沟槽105-1和第二沟槽105-2的槽口位置。然后进行第一氧化层103刻蚀，刻蚀到第一导电外延层102的上表面，即将位于第一导电外延层102上的第一氧化层103刻蚀成沟槽的样子。
进一步地，如图3C所示，在第一导电外延层102内进行第一沟槽105-1和第二沟槽105-2刻蚀。需要说明的是，第一沟槽105-1位于第一导电外延层102内的terminal区域，第二沟槽105-2位于第一导电外延层102内的cell区域。
进一步地，将位于第一导电外延层102上表面的第一光刻胶层104和第一氧化层103去掉，在第一沟槽105-1的内部，第二沟槽105-2的内部和第一导电外延层102的上表面生成牺牲氧化层，需要说明的是，牺牲氧化层位于第一沟槽和第二沟槽的底部和侧壁上。
如图3D所示，去掉牺牲氧化层，然后通过低温热氧的方式在第一沟槽105-1的内部，第二沟槽105-2的内部和第一导电外延层102的上表面生成一层高质量的栅氧化层106，其中，栅氧化层106位于第一沟槽105-1和第二沟槽105-2的底部和侧壁上。
如图3E所示，在第一沟槽105-1的内部，第二沟槽105-2的内部和两个沟槽的顶部两侧淀积一层N型重掺的多晶硅层107，作为器件的栅极区域，然后通过湿法刻蚀对多晶硅层107进行第一次刻蚀，将位于两个沟槽的顶部两侧的多晶硅层107去掉，即只保留位于第一沟槽105-1和第二沟槽105-2内部的多晶硅层107，刻蚀后，位于第一沟槽105-1和第二沟槽105-2内部的多晶硅层107的上表面与位于第一导电外延层102上表面的栅氧化层106的上表面具有相同高度。
步骤32，通过第一次体区离子注入，在第一导电外延层内形成第一层第二导电类型体区；
具体地，如图3F所示，通过第一次体区离子注入，即第一次离子注入，在第一导电外延层102内形成第一层第二导电类型体区108-1，具体地，第一层第二导电类型体区108-1同时位于第一沟槽105-1和第二沟槽105-2的两侧。
步骤33，在所述第一沟槽的顶部，所述第二沟槽的顶部以及所述第一沟槽和所述第二沟槽之间的顶部形成第二光刻胶层，通过第二次体区离子注入，在所述第一沟槽的一侧的第一层第二导电类型体区内形成第二层第二导电类型体区、所述第二沟槽的一侧的第一层第二导电类型体区内形成第二层第二导电类型体区；
具体地，如图4A所示，第一沟槽105-1的顶部，第二沟槽105-2的顶部以及第一沟槽105-1和第二沟槽105-2之间的顶部形成第三光刻胶层110-2，第三光刻胶层110-2作为第二次体区离子注入的阻挡层，其他区域窗口打开并进行第二次体区离子注入。
如图4B所示，在第二沟槽105-2和第一沟槽105-1的一侧，进行第二次体区离子注入，即第二次离子注入，从而形成第二层第二导电类型体区108-2。其中，在第二沟槽105-2的一侧，第二层第二导电类型体区108-2位于第一层第二导电类型体区108-1的上层，其上表面与第一导电外延层102的上表面具有相同的高度；第一沟槽105-1的一侧，第二层第二导电类型体区108-2位于第一层第二导电类型体区108-1的上层，其上表面与第一导电外延层102的上表面具有相同的高度。
步骤34，在所述第一沟槽的顶部，所述第一沟槽的一侧顶部，所述第二沟槽的顶部及所述第二沟槽的一侧顶部形成第二光刻胶层，通过第一次源区离子注入，在所述第一沟槽和所述第二沟槽之间的所述第一层第二导电类型体区形成第一层第一导电类型源区；
具体地，如图4C所示，在第一沟槽105-1的顶部，第一沟槽105-1的一侧顶部，第二沟槽105-2的顶部以及第二沟槽105-2的一侧顶部，形成第二光刻胶层110-1，第二光刻胶层110-1作为第一次源区离子注入的阻挡层，其他区域窗口打开并进行第一次源区离子注入。
需要说明的是，在本发明实施例中，第一沟槽的一侧指代的是第一沟槽远离第二沟槽的一侧，其包括第一导电外延层内的区域；同样地，第二沟槽的一侧指代的是第二沟槽远离第一沟槽的一侧，其包括第一导电外延层内的区域。进一步地，第一沟槽的一侧顶部，指代的是第一沟槽远离第二沟槽的一侧，其包括位于第一导电外延层上方的区域；第二沟槽的一侧顶部，指代的是第二沟槽远离第一沟槽的一侧，其包括位于第一导电外延层上方的区域。
如图4D所示，在第二沟槽105-2和第一沟槽105-1之间，进行第一次源区离子注入，即第三次离子注入，从而在第二沟槽105-2和第一沟槽105-1之间的第一导电外延层102内形成第一层第一导电类型源区109。其中，第一层第一导电类型源区109位于第一层第二导电类型体区108-1的上层，其上表面与第一导电外延层102的上表面具有相同的高度。
步骤35，通过第二次源区离子注入，在第一导电外延层内形成第二层第一导电类型源区；在所述第一导电外延层上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。
具体地，如图4E所示，在第一沟槽105-1的两侧和第二沟槽105-2的两侧进行第二次源区离子注入，即第四次离子注入，在源极电阻区域和沟槽区域形成第二层第一导电类型源区111。其中，在第一沟槽105-1的一侧，第二层第一导电类型源区111位于第二层第二导电类型体区108-2的上层，其上表面与第一导电外延层102的上表面具有相同的高度；在第二沟槽105-2的一侧，第二层第一导电类型源区111位于第二层第二导电类型体区108-2的上层，其上表面与第一导电外延层102的上表面具有相同的高度；在第二沟槽105-2和第一沟槽105-1之间，第二层第一导电类型源区111位于第一层第一导电类型源区109的上层，其上表面与第一导电外延层102的上表面具有相同的高度。
进一步地，如图4F所示，在第一导电外延层102上方形成隔离氧化层113，该隔离氧化层113为BPSG，并利用Contact mask的光刻胶在低浓度区域和沟道区域形成接触孔，在本发明实施例中，上述接触孔包括第一接触孔，第二接触孔和第三接触孔。
具体地，在第二沟槽105-2的一侧形成第一接触孔，第一接触孔贯穿隔离氧化层113，第二层第一导电类型源区111与第二层第二导电类型体区108-2在沟道区域相接触；在第一沟槽105-1和第二沟槽105-2之间形成第二接触孔，第二接触孔贯穿隔离氧化层113，第二层第一导电类型源区111，第一层第一导电类型源区109与第一层第二导电类型体区108-1在源极电阻区域相接触；在第一沟槽105-1的一侧形成第三接触孔，第三接触孔贯穿隔离氧化层113，第二层第一导电类型源区111与第二层第二导电类型体区108-2在沟道区域相接触。
进一步地，在接触孔内通过离子注入形成良好的欧姆接触区112，具体地，在第一接触孔的底部形成第一欧姆接触区，在第二接触孔的底部形成第二欧姆接触区，在第三接触孔的底部形成第三欧姆接触区。
如图4G所示，在三个接触孔内利用溅射工艺注入金属进行金属接触孔114，进一步地在隔离氧化层113上方和第一导电外延层102的下方形成金属层115，其中，隔离氧化层113上方的金属层115为源极、栅极金属层；在第一导电外延层102的下方的金属层115为漏极金属层。
进一步地，在源极金属层和栅极金属层的上方形成钝化层。
综上所述，本发明实施例提供一种MOSFET器件及制备方法，该器件包括：第一沟槽，第二沟槽，第一导电外延层，第二导电类型体区，第一层第一导电类型源区和第二层第一导电类型源区；所述第一导电外延层上设置所述第一沟槽和所述第二沟槽；所述第一沟槽和所述第二沟槽之间从下至上依次设置第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；所述第一沟槽与所述第二沟槽之间，所述第一沟槽的一侧和所述第二沟槽的一侧设置接触孔。该器件在有源区集成了一个源极电阻，使得器件的漏源电流形成负反馈，从而可以使得器件的ZTC位置以上的区域更宽，从而能够改善器件的热特性以及扩大器件的SOA区域，使得器件的抗冲击力足够强壮，再者，本发明实施例提供的器件制备方法与传统功率MOSFET器件外围制造工艺相兼容，能够同时满足中低压功率MOSFET的产品需求。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (4)
1.一种MOSFET器件的制备方法，其特征在于，包括：
在第一沟槽的内部和第二沟槽的内部依次形成栅氧化层和多晶硅层；
通过第一次体区离子注入，在第一导电外延层内形成第一层第二导电类型体区；
在所述第一沟槽与所述第二沟槽之间的第一层第二导电类型体区内进行第一次源区离子注入，形成仅位于所述第一沟槽与所述第二沟槽之间的第一层第二导电类型体区内的第一层第一导电类型源区，而在第一沟槽远离第二沟槽一侧的第一层第二导电类型体区内以及第二沟槽远离第一沟槽一侧的第一层第二导电类型体区内均不形成第一层第一导电类型源区；
在所述第一沟槽的两侧和所述第二沟槽的两侧进行第二次源区离子注入，在所述第一沟槽和所述第二沟槽之间的第一层第一导电类型源区的上层形成第二层第一导电类型源区，在第一沟槽远离第二沟槽一侧和第二沟槽远离第一沟槽一侧，形成第二层第一导电类型源区于第一层第二导电类型体区的上层，在所述第一导电外延层上方形成隔离氧化层，在第一沟槽远离第二沟槽一侧、第一沟槽和第二沟槽之间、第二沟槽远离第一沟槽一侧分别形成第一接触孔，第二接触孔和第三接触孔，在所述第一接触孔、所述第二接触孔以及所述第三接触孔内形成源极金属层。
2.如权利要求1所述的MOSFET器件的制备方法，其特征在于，进行所述第一次源区离子注入之前，还包括：
在所述第一沟槽的顶部，所述第二沟槽的顶部以及第一沟槽和第二沟槽之间形成第三光刻胶层，通过第二次体区离子注入，在位于所述第一沟槽的一侧的第一层第二导电类型体区内形成第二层第二导电类型体区、位于所述第二沟槽的一侧的第一层第二导电类型体区内形成第二层第二导电类型体区，在第一沟槽的顶部，第一沟槽的一侧顶部，第二沟槽的顶部及第二沟槽的一侧顶部形成第二光刻胶层。
3.如权利要求1所述的MOSFET器件的制备方法，其特征在于：
所述第一接触孔贯穿第二层第一导电类型源区与第一层第二导电类型体区相接触；
所述第二接触孔贯穿第二层第一导电类型源区、第一层第一导电类型源区与第一层第二导电类型体区相接触；
所述第三接触孔贯穿第二层第一导电类型源区与第一层第二导电类型体区相接触。
4.如权利要求1所述的MOSFET器件的制备方法，其特征在于，所述在第一沟槽的内部和第二沟槽的内部依次形成栅氧化层和多晶硅层，具体包括：
在所述第一沟槽的内部，所述第一沟槽的顶部两侧，所述第二沟槽的内部以及所述第二沟槽的顶部两侧形成栅氧化层；
在所述第一沟槽的内部，所述第一沟槽的顶部两侧，所述第二沟槽的内部以及所述第二沟槽的顶部两侧的所述栅氧化层上形成多晶硅层；
将位于第一沟槽的顶部，第一沟槽的顶部两侧，第二沟槽的顶部以及第二沟槽的顶部两侧的多晶硅层刻蚀掉。
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172398B1 (en) * | 1997-08-11 | 2001-01-09 | Magepower Semiconductor Corp. | Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage |
| US6262453B1 (en) * | 1998-04-24 | 2001-07-17 | Magepower Semiconductor Corp. | Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate |
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| JP2006059940A (ja) * | 2004-08-19 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Family Cites Families (1)
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|---|---|---|---|---|
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-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172398B1 (en) * | 1997-08-11 | 2001-01-09 | Magepower Semiconductor Corp. | Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage |
| US6262453B1 (en) * | 1998-04-24 | 2001-07-17 | Magepower Semiconductor Corp. | Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate |
| CN1552101A (zh) * | 2000-09-28 | 2004-12-01 | 通用半导体公司 | 具有轻掺杂源结构的凹槽dmos晶体管 |
| JP2006059940A (ja) * | 2004-08-19 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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