KR101655153B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 구체적으로 온 저항을 줄여 전류의 양을 증가시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명의 일 실시 예에 따른 반도체 소자는 n+형 탄화 규소 기판의 일면에 형성되는 n-형 에피층; 상기 n-형 에피층 상에 형성되는 n+ 영역; 상기 n-형 에피층 및 상기 n+ 영역을 관통하는 제1 및 제2 트렌치; 상기 제1 및 제2 트렌치 각각의 내측에 형성되는 제1 및 제2 게이트 절연막; 상기 제1 및 제2 게이트 절연막 상에 형성되는 제1 및 제2 게이트 전극; 상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 형성되는 p형 영역; 상기 제1 및 제2 게이트 전극 상에 형성되는 산화막; 상기 n+ 영역 및 상기 산화막 상에 형성되는 소스 전극; 및 상기 n+형 탄화 규소 기판의 타면에 형성되는 드레인 전극을 포함하고, 상기 제1 및 제2 트렌치 각각의 양측에 제1 및 제2 채널이 형성될 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 구체적으로 온 저항을 줄여 전류의 양을 증가시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복 전압, 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이러한 전력용 반도체 소자는 매우 큰 전류를 흐르게 하면서 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한, 전력용 반도체 소자는 오프 상태 또는 스위치가 오프(off)되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있다. 즉, 전력용 반도체 소자는 높은 항복전압 특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
전력용 반도체 소자를 제조할 경우에는 반도체 소자의 정격 전압에 따라 사용되는 원자재의 에피 영역 또는 드리프트 영역의 농도와 두께가 결정된다. 항복전압 이론에 의해 요구되는 원자재의 농도 및 두께와 함께 원하는 수준의 적합한 항복전압을 얻기 위해서는 PN 접합 구조를 적절히 활용하여 PN 접합의 리버스 바이어스 모드에서 공핍층 확장에 따라 유기되는 전계를 알맞게 분산시켜 반도체 및 유전체의 경계면에서 표면 전계가 높아지는 것을 최소화하며 전력용 반도체 소자의 항복에 있어 원자재가 가지고 있는 고유의 임계 전계까지 충분히 견딜 수 있도록 소자를 설계해야 한다.
특히, 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에서 게이트 절연막 역할을 하는 실리콘 산화막과 SiC 계면의 상태가 좋지 않아 실리콘 산화막 측면부에 생성되는 채널을 통과하는 전자 전류의 흐름에 영향을 끼쳐 전자의 이동도가 매우 낮아진다.
또한, 종래의 MOSFET는 베이스 영역에 전기적 신호를 직접적으로 인가할 수 없는 상태인 플로팅(floationg)되는 문제가 발생하였다.
이 배경기술 부분에 기재된 사항은 발명의 배경에 대한 이해를 증진하기 위하여 작성된 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이 아닌 사항을 포함할 수 있다.
본 발명의 실시 예는 반전층 채널과 축적층 채널을 모두 포함하는 반도체 소자 및 그 제조 방법을 제공한다.
그리고 본 발명의 실시 예는 소스 전극이 n+ 영역 및 p형 영역과 접촉할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에서는 n+형 탄화 규소 기판의 일면에 형성되는 n-형 에피층; 상기 n-형 에피층 상에 형성되는 n+ 영역; 상기 n-형 에피층 및 상기 n+ 영역을 관통하는 제1 및 제2 트렌치; 상기 제1 및 제2 트렌치 각각의 내측에 형성되는 제1 및 제2 게이트 절연막; 상기 제1 및 제2 게이트 절연막 상에 형성되는 제1 및 제2 게이트 전극; 상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 형성되는 p형 영역; 상기 제1 및 제2 게이트 전극 상에 형성되는 산화막; 상기 n+ 영역 및 상기 산화막 상에 형성되는 소스 전극; 및 상기 n+형 탄화 규소 기판의 타면에 형성되는 드레인 전극을 포함하고, 상기 제1 및 제2 트렌치 각각의 양측에 제1 및 제2 채널이 형성되는 반도체 소자를 제공할 수 있다.
또한, 상기 소스 전극은 상기 n+ 영역 및 상기 p형 영역과 접촉할 수 있다.
또한, 상기 소스 전극의 하면은 상기 n+ 영역의 상면 및 상기 p형 영역의 상면과 교대로 접촉할 수 있다.
또한, 상기 p형 영역은 제2 트렌치 양측에 형성되며, 상기 제1 채널은 축적층 채널이며, 제2 채널은 반전층 채널일 수 있다.
또한, 상기 제1 및 제2 트렌치의 깊이는 서로 상이할 수 있다.
또한, 상기 제1 및 제2 게이트 절연막의 두께는 서로 상이할 수 있다.
또한, 상기 제1 및 제2 게이트 전극의 두께는 서로 상이할 수 있다.
그리고 본 발명의 다른 실시 예에서는 n+형 탄화 규소 기판의 일면에 n-형 에피층을 형성하는 단계; 상기 n-형 에피층 상에 n+ 영역을 형성하는 단계; 상기 n-형 에피층 및 상기 n+ 영역을 관통하여 제1 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 p형 영역을 형성하는 단계; 상기 제1 및 제2 트렌치 각각의 내측에 제1 및 제2 게이트 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 절연막 상에 제1 및 제2 게이트 전극을 형성하는 단계; 상기 제1 및 제2 게이트 전극 상에 산화막을 형성하는 단계; 상기 산화막 및 상기 n+ 영역 상에 소스 전극을 형성하는 단계; 및 상기 n+형 탄화 규소 기판의 타면에 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 트렌치 각각의 양측에 제1 및 제2 채널이 형성되는 반도체 소자 제조 방법을 제공할 수 있다.
또한, 상기 p형 영역을 형성하는 단계는 상기 제1 및 제2 트렌치 중 제2 트렌치 양측에 이온을 주입하여 p형 영역을 형성하는 단계일 수 있다.
또한, 상기 제1 트렌치의 양측에 축적층 채널인 제1 채널이 형성되고, 상기 제2 트렌츠의 양측에 반전층 채널인 제2 채널이 형성될 수 있다.
또한, 상기 소스 전극을 형성하는 단계는 상기 산화막, 상기 n+ 영역 및 상기 p형 영역 상에 상기 소스 전극을 형성할 수 있다.
또한, 상기 소스 전극의 하면은 상기 n+ 영역의 상면 및 상기 p형 영역과 교대로 접촉할 수 있다.
또한, 상기 제1 및 제2 트렌치를 형성하는 단계는 상기 n-형 에피층 및 상기 n+ 영역을 식각하여 상기 제1 트렌치를 형성하는 단계; 및 상기 n-형 에피층 및 상기 n+ 영역을 식각하여 상기 제1 트렌치의 깊이와 상이하도록 상기 제2 트렌치를 형성하는 단계를 포함할 수 있다.
또한, 상기 제1 및 제2 게이트 절연막을 형성하는 단계는 상기 제1 및 제2 트렌치 각각의 내측에 서로 두께가 다른 제1 및 제2 게이트 절연막을 형성하는 단계일 수 있다.
또한, 상기 제1 및 제2 게이트 절연막을 형성하는 단계는 상기 제1 및 제2 트렌치 내측 및 상기 n+ 영역 상에 제1 절연층을 형성하는 단계; 상기 제1 트렌치 내측에 형성된 제1 절연층을 식각하는 단계; 상기 제1 트첸치 내측에 상기 제1 절연층의 두께 보다 얇은 두께의 제2 절연층을 형성하는 단계; 및 상기 n+ 영역 상에 형성된 제1 절연층을 형성하는 단계를 포함할 수 있다.
그리고 본 발명의 또 다른 실시 예에서는 n+형 탄화 규소 기판의 일면에 n-형 에피층을 형성하는 단계; 상기 n-형 에피층 상에 n+ 영역을 형성하는 단계; 상기 n-형 에피층 및 상기 n+ 영역을 관통하여 제1 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 이온을 주입하여 p형 영역을 형성하는 단계; 상기 제1 및 제2 트렌치 각각의 내측에 제1 및 제2 게이트 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 절연막 상에 제1 및 제2 게이트 전극을 형성하는 단계; 상기 제1 및 제2 게이트 전극 상에 산화막을 형성하는 단계; 상기 산화막, 상기 n+ 영역 및 상기 p형 영역 상에 소스 전극을 형성하는 단계; 및 상기 n+형 탄화 규소 기판의 타면에 드레인 전극을 형성하는 단계를 포함하고, 상기 소스 전극은 상기 n+ 영역 및 상기 p형 영역과 교대로 접촉하는 반도체 소자 제조 방법을 제공할 수 있다.
본 발명의 실시 예는 반전층 채널과 축전층 채널을 모두 포함하므로 온 저항을 감소시킬 수 있으며, 전류의 양도 증가시킬 수 있다.
또한, 소스 전극이 n+ 영역 및 p형 영역과 접촉하여 전기적 신호를 직접적으로 연결할 수 없는 플로팅 현상을 극복할 수 있다.
그 외에 본 발명의 실시 예로 인해 얻을 수 있거나 예측되는 효과에 대해서는 본 발명의 실시 예에 대한 상세한 설명에서 직접적 또는 암시적으로 개시하도록 한다. 즉 본 발명의 실시 예에 따라 예측되는 다양한 효과에 대해서는 후술될 상세한 설명 내에서 개시될 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2A는 도 1의 절단선 Ⅰ-Ⅰ를 따라 자른 단면도이고, 도 2B는 도 1의 절단선 Ⅱ-Ⅱ를 따라 자른 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 소자와 비교예에 따른 반도체 소자를 비교한 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 소자와 비교예에 따른 반도체 소자를 비교한 그래프이다.
이하 첨부된 도면과 설명을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 실시 예에 대한 동작 원리를 상세히 설명한다. 다만, 하기에 도시되는 도면과 후술되는 상세한 설명은 본 발명의 특징을 효과적으로 설명하기 위한 여러 가지 실시 예들 중에서 바람직한 하나의 실시 예에 관한 것이다. 따라서, 본 발명이 하기의 도면과 설명에만 한정되어서는 아니 될 것이다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 발명에서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한, 이하 실시 예는 본 발명의 핵심적인 기술적 특징을 효율적으로 설명하기 위해 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 명백하게 이해할 수 있도록 용어를 적절하게 변형, 또는 통합, 또는 분리하여 사용할 것이나, 이에 의해 본 발명이 한정되는 것은 결코 아니다.
이하, 본 발명의 일 실시 예를 첨부된 도면을 참조하여 구체적으로 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 반도체 소자를 도 1, 도 2A 및 도 2B를 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2A는 도 1의 절단선 Ⅰ-Ⅰ를 따라 자른 단면도이고, 도 2B는 도 1의 절단선 Ⅱ-Ⅱ를 따라 자른 단면도이다. 이때, 도 1은 소스 전극을 제외한 반도체 소자를 나타낸 평면도이다.
도 1, 도 2A 및 도 2B를 참조하면, 반도체 소자(50)는 n+형 탄화 규소 기판(100), n-형 에피층(110), n+ 영역(120), p형 영역(130), 제1 트렌치(143), 제2 트렌치(145), 제1 게이트 절연막(153), 제2 게이트 절연막(155), 제1 게이트 전극(163), 제2 게이트 전극(165), 산화막(170), 소스 전극(180), 드레인 전극(190)을 포함한다.
n-형 에피층(110)은 n+형 탄화 규소 기판(100)의 일면에 형성된다.
n+ 영역(120)은 n-형 에피층(110) 상에 형성된다. 이러한 n+ 영역(120)은 인(P), 비소(As) 및 안티몬(Sb)과 같은 n+ 이온을 이용하여 형성될 수 있다.
제1 트렌치(143) 및 제2 트렌치(145)는 n-형 에피층(110)에 형성된다. 즉, 제1 트렌치(143) 및 제2 트렌치(145)는 n-형 에피층(110) 및 n+ 영역(120)을 관통하여 형성된다.
제1 트렌치(143) 내에는 제1 게이트 절연막(153)이 형성된다. 즉, 제1 게이트 절연막(153)은 제1 트렌치(143)의 내측면에 형성된다. 제1 게이트 전극(163)은 제1 게이트 절연막(153) 상에 형성된다. 다시 말하면, 제1 게이트 전극(163)은 제1 트렌치(143)에서 제1 게이트 절연막(153)이 형성된 부분을 제외한 나머지 부분을 채우고 있다.
제2 트렌치(145) 내에는 제2 게이트 절연막(155) 및 제2 게이트 전극(165)이 형성된다. 즉, 제2 게이트 절연막(155)은 제2 트렌치(145) 내측면의 둘레에 형성되며, 제2 게이트 전극(165)은 제2 게이트 절연막(155) 상에 형성되며, 제2 트렌치(145)를 채우며 형성된다.
제2 트렌치(145) 양측에는 p형 영역(130)이 형성된다.
제1 트렌치(143)와 제2 트렌치(145)는 서로 다른 깊이로 형성될 수 있다.
산화막(170)은 제1 트렌치(143)에서 제1 게이트 절연막(153) 및 제1 게이트 전극(163) 상에 형성되며, 제2 트렌치(145)에서 제2 게이트 절연막(155) 및 제2 게이트 전극(165) 상에 형성된다.
산화막(170), 제1 게이트 절연막(153) 및 제2 게이트 절연막(155)은 이산화 규소(SiO2)로 이루어질 수 있다.
소스 전극(180)은 n+ 영역(120), p형 영역(130) 및 산화막(170) 상에 형성된다. 즉, 소스 전극(180)의 하면은 도 2A에 도시된 바와 같이 산화막(170)의 상면과 접촉하며, 도 1에 도시된 도면번호 250번과 같이 n+ 영역(120)의 상면과 p형 영역(130)의 상면이 교대로 접촉한다. 이에 따라, 본 발명의 일 실시 예에 따른 반도체 소자(50)는 소스 전극(180)이 n+ 영역(120) 및 p형 영역(130) 모두와 접촉하므로 전기적 신호를 직접적으로 인가하여 플로팅을 극복할 수 있다.
드레인 전극(190)은 n+형 탄화 규소 기판(100)의 타면에 형성된다.
제1 게이트 전극(163), 제2 게이트 전극(165), 소스 전극(180) 및 드레인 전극(190)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd) 및 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 이들의 합금으로 이루어질 수 있다. 또한, 제1 게이트 전극(163), 제2 게이트 전극(165), 소스 전극(180) 및 드레인 전극(190)은 다결정 실리콘으로도 이루어질 수 있다.
반도체 소자(50)는 제1 트렌치(143) 및 제2 트렌치(145)의 양측에 제1 채널(210) 및 제2 채널(220)이 형성된다. 제1 채널(210) 및 제2 채널(220)은 제1 트렌치(143) 및 제2 트렌치(145)의 양측에 전하 캐리어 축적에 의해 형성된다.
이와 같이 제1 채널(210) 및 제2 채널(220)을 전하 캐리어 축적에 의해 형성하기 때문에 제1 채널(210) 및 제2 채널(220)의 깊이가 더 깊어진다. 이에 따라 산화막(170) 계면의 영향을 덜 받아 전자의 이동도 향상되어 제1 채널(210) 및 제2 채널(220)에서의 저항이 감소한다.
제1 채널(210)은 제1 트렌치(143) 양측의 n-형 에피층(110)에 형성된 축전층 채널이고, 제2 채널(220)은 제2 트렌치(145) 양측의 p형 영역(130)에 형성된 반전층 채널이다.
제1 게이트 전극(163) 및 제2 게이트 전극(165)에 전압을 인가하면 소스 전극(180)에서 드레인 전극(190)으로 제1 채널(210) 및 제2 채널(220)에 전자 및 전류가 흐르게 된다. 즉, 제1 게이트 전극(163) 및 제2 게이트 전극(165)에 전압을 인가함에 따라 전하가 채널 영역에 쌓이면서 축적층 채널과 반전층 채널을 형성하여 소자를 턴 온(turn-on) 시킬 수 있다. 축전층 채널과 반전층 채널은 제작 결과에 따라 개별적 또는 동시에 턴 온 될 수 있다.
이에 따라, 본 발명에 따른 반도체 소자(50)는 축적층 채널 및 반전층 채널이 모두 존재하므로 낮은 온 저항을 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 도 3 내지 도 8을 참조하여 설명하기로 한다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 도면이다.
도 3을 참조하면, n+형 탄화 규소 기판(100)의 일면에 n-형 에피층(110)을 형성한다.
다시 말하면, 반도체 소자(50)를 형성하기 위해 n+형 탄화 규소 기판(100)을 마련한다. 이후, n+형 탄화 규소 기판(100)을 세척할 수 있다. 이렇게 n+형 탄화 규소 기판(100)을 세척하는 이유는 n+형 탄화 규소 기판(100)의 표면에 존재하는 유기물 및 무기물과 같은 불순물을 제거하기 위함이다.
n+형 탄화 규소 기판(100)의 일면에 에피택셜(Epitaxial) 성장으로 n-형 에피층(110)을 형성한다.
도 4를 참조하면, n-형 에피층(110) 상에 n+ 영역(120)을 형성한다. 즉, n-형 에피층(110) 상에 인(P), 비소(As) 및 안티몬(Sb)과 같은 n+ 이온을 주입하여 n+ 영역(120)을 형성한다.
도 5를 참조하면, n-형 에피층(110)에 제2 트렌치(145) 및 p형 영역(130)을 형성한다.
다시 말하면, n-형 에피층(110)과 n+ 영역(120)을 식각하여 제2 트렌치(145)를 형성한다. 즉, 제2 트렌치(145)는 n+ 영역(120)을 관통하고, n-형 에피층(110)을 일부에 형성된다. 이후, 제2 트렌치(145)의 양측에서 n+ 영역(120) 하측에 붕소(B)와 알루미늄(Al)과 같은 p 이온을 주입하여 p형 영역(130)을 형성한다. 그리고 제2 트렌치(145)가 식각될 때 또는 제2 트렌치(145)가 식각된 후에 p형 영역(130)이 소스 전극(180)과 접촉될 수 있도록 n+ 영역(120)의 일부분이 식각된다. 이에, p형 영역(130)의 일부분은 n+ 영역(120)과 접촉하고, 나머지 일부분은 소스 전극(180)과 접촉할 수 있다.
도 6을 참조하면, n-형 에피층(110)에 제1 트렌치(143)를 형성하고, 제1 절연층(150)을 형성한다.
다시 말하면, n-형 에피층(110)과 n+ 영역(120)을 식각하여 제1 트렌치(143)를 형성한다. 즉, 제1 트렌치(143)는 n+ 영역(120)을 관통하고, n-형 에피층(110)을 일부에 형성된다. 이때, 제1 트렌치(143)의 깊이는 제2 트렌치(145)의 깊이 보다 깊게 형성될 수 있다. 그리고, 제1 트렌치(143), 제2 트렌치(145) 및 n+ 영역(120) 상에 제1 게이트 절연막(153) 및 제2 게이트 절연막(155)을 형성하기 위해 제1 절연층(150)을 형성한다.
한편, 도 5 및 도 6에서는 제1 트렌치(143) 및 제2 트렌치(145)를 별로 형성하는 것을 예를 들어 설명하였지만 이에 한정되지 않으며, 제1 트렌치(143) 및 제2 트렌치(145)가 동시에 형성될 수도 있다.
도 7을 참조하면, 제2 트렌치(145) 내에 제2 절연층(151)을 형성한다.
다시 말하면, 제2 트렌치(145)에 형성된 제1 절연층(150)을 식각하고, 제1 트렌치(143)에 형성된 제1 절연층(150)의 두께 보다 얇게 제2 절연층(151)을 제2 트렌치(145)의 내측면에 형성한다.
도 8을 참조하면, 제1 트렌치(143) 및 제2 트렌치(145) 각각에 제1 게이트 전극(163) 및 제2 게이트 전극(165)을 형성하고, 소스 전극(180) 및 드레인 전극(190)을 형성한다.
구체적으로, n+ 영역(120) 상에 형성된 제1 절연층(150) 및 제2 절연층(151)을 식각하여 제1 게이트 절연막(153) 및 제2 게이트 절연막(155)을 형성한다. 제1 게이트 절연막(153) 및 제2 게이트 절연막(155) 각각이 형성된 제1 트렌치(143) 및 제2 트렌치(145) 각각에 제1 게이트 전극(163) 및 제2 게이트 전극(165)을 형성한다. 이후, 제1 게이트 절연막(153), 제1 게이트 전극(163), 제2 게이트 절연막(155), 제2 게이트 전극(165) 상에 이산화규소(SiO2)를 이용하여 산화막(170)을 형성한다.
산화막(170), n+ 영역(120) 및 p형 영역(130) 상에 소스 전극(180)을 형성하고, n+형 탄화 규소 기판(100)의 타면에 드레인 전극(190)을 형성한다.
도 8에 도시된 바와 같이 본 발명의 일 실시 예에 따른 반도체 소자(50)는 제1 게이트 절연막(153)의 두께(t11)가 제2 게이트 절연막(155)의 두께(t12) 보다 두껍게 형성되며, 제1 트렌치(143)의 깊이(d11)가 제2 트렌치(145)의 깊이(d12) 보다 깊게 형성된다. 이에, 제1 게이트 전극(163)의 두께도 제2 게이트 전극(165)의 두께 보다 두껍게 형성될 수 있다.
오프 상태에서 전계는 게이트 전극의 하단의 모서리에 집중되어 게이트 전극이 파괴되는 현상이 발생할 수 있다. 이에 제1 게이트 절연막(153)의 두께가 두꺼운 축적층 채널의 제1 게이트 전극(163)을 반전층 채널의 제2 게이트 전극(165) 보다 깊게 형성하여 높은 전압에서도 게이트 전극이 파괴되는 현상을 방지할 수 있다. 따라서, 항복 전압이 증가하게 된다.
또한, 도 9에 도시된 바와 같이 본 발명의 다른 실시 예에 따른 반도체 소자(50)에서 제1 트렌치(143)의 깊이(d21)는 제2 트렌치(145)의 깊이(d22)와 같으나, 제1 게이트 절연막(153)의 두께(t21)가 제2 게이트 절연막(155)의 두께(t22) 보다 두껍게 형성된다.
같은 두께의 게이트 절연막일 경우 축적층 채널의 문턱전압이 반전층 채널의 것보다 낮다. 따라서, 축적층 채널에서 발생할 수 있는 온 상태에서의 누설 전류를 막기 위하여 제1 게이트 절연막(153)의 두께를 반전층 채널의 제2 게이트 절연막(155) 보다 두껍게 함으로써 문턱전압을 증가시킬 수 있다.
한편, 도 10에 도시된 바와 같이 본 발명의 또 다른 실시 예에 따른 반도체 소자(50)에서 제1 트렌치(143)의 깊이(d31)는 제2 트렌치(145)의 깊이(d32)와 동일하며, 제1 게이트 절연막(153)의 두께(t31)도 제2 게이트 절연막(155)의 두께(t32)와 동일하게 형성된다.
본 발명의 일 실시 예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 특성을 도 11 및 도 12를 참조하여 설명하기로 한다.
도 11은 본 발명의 일 실시 예에 따른 반도체 소자와 비교예에 따른 반도체 소자를 비교한 예시도이고, 도 12는 본 발명의 일 실시 예에 따른 반도체 소자와 비교예에 따른 반도체 소자를 비교한 그래프이다.
도 11에 도시된 표는 본 발명의 실시 예에 따른 반도체 소자 및 비교예에 따른 반도체 소자의 특성을 시뮬레이션한 결과를 나타낸 표이고, 도 12에 도시된 그래프는 본 발명의 실시 예에 따른 반도체 소자 및 비교예에 따른 반도체 소자의 온 저항을 나타낸 그래프이다.
도 11 및 도 12에서 A 구조(510)는 반전층 채널만 포함하는 반도체 소자이고, B 구조(520)는 축적층 채널만 포함하는 반도체 소자이며, 본 발명(530)은 본 발명의 실시 예에 따른 반전층 채널과 축적층 채널 모두를 포함하는 반도체 소자이다.
도 11을 참조하면, A 구조(510)에 따른 반도체 소자는 충분한 문턱 전압으로 인하여 게이트 절연막의 두께가 상대적으로 얇게 형성할 수 있다. 하지만, 온 저항이 높으므로, 전자 및 전류의 흐름이 늦어 전류 밀도가 낮음을 알 수 있다.
B 구조(520)에 따른 반도체 소자는 온 저항이 낮으므로, 전자 및 전류의 흐름이 빨라 전류 밀도가 높음을 알 수 있다.
본 발명의 실시 예(530)에 따른 반도체 소자의 경우에는 A 구조(510)에 따른 반도체 소자 및 B 구조(520)에 따른 반도체 소자 보다 온 저항이 낮아지고, 전류밀도는 향상된 것을 확인할 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자는 동일 항복 전압 수준에서 온 저항의 경우 A 구조(510)에 따른 반도체 소자에 대비 34%, B 구조(520)에 따른 반도체 소자에 대비 21% 감소하였다. 그리고, 본 발명의 실시 예에 따른 반도체 소자는 동일 항복 전압 수준에서 전류 밀도의 경우 A 구조(510)에 따른 반도체 소자에 대비 51%, B 구조(520)에 따른 반도체 소자에 대비 26% 증가하였다.
이에 따라, 본 발명의 실시 예에 따른 반도체 소자는 전류밀도가 증가한 만큼 감소된 면적에서도 동일한 전류를 제공할 수 있다.
또한, 반도체 소자의 성능을 나타내는 성능지수의 경우 본 발명의 실시예(530)에 따른 반도체 소자가 A 구조(510)에 따른 반도체 소자 및 B 구조(520)에 따른 반도체 소자 보다 더 큼을 알 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자는 성능지수의 경우 A 구조(510)에 따른 반도체 소자에 대비 51%, B 구조(520)에 따른 반도체 소자에 대비 28% 증가하였다.
이에, 축적층 채널과 반전층 채널을 포함하는 본 발명의 실시 예에 따른 반도체 소자가 반전층 채널만을 포함하는 A 구조(510)에 따른 반도체 소자 및 축전층 채널만을 포함하는 B 구조(520)에 따른 반도체 소자에 비해 높은 성능을 가짐을 알 수 있다. 여기서, 성능 지수는 일반적으로 반도체 소자의 성능을 파악하는 지수로 파괴전압의 제곱 값을 온 저항의 값으로 나눈 값이다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: n+형 탄화 규소 기판
110: n-형 에피층
120: n+ 영역
130: p형 영역
143, 145: 트렌치
153, 155: 게이트 절연막
163, 165: 게이트 전극
170: 산화막
180: 소스 전극
190: 드레인 전극
210: 축전층 채널
220: 반전층 채널

Claims (17)

  1. n+형 탄화 규소 기판의 일면에 형성되는 n-형 에피층;
    상기 n-형 에피층 상에 형성되는 n+ 영역;
    상기 n-형 에피층 및 상기 n+ 영역을 관통하는 제1 및 제2 트렌치;
    상기 제1 및 제2 트렌치 각각의 내측에 형성되는 제1 및 제2 게이트 절연막;
    상기 제1 및 제2 게이트 절연막 상에 형성되는 제1 및 제2 게이트 전극;
    상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 형성되는 p형 영역;
    상기 제1 및 제2 게이트 전극 상에 형성되는 산화막;
    상기 n+ 영역 및 상기 산화막 상에 형성되는 소스 전극; 및
    상기 n+형 탄화 규소 기판의 타면에 형성되는 드레인 전극;
    을 포함하고,
    상기 제1 및 제2 트렌치 각각의 양측에 제1 및 제2 채널이 형성되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 소스 전극은 상기 n+ 영역 및 상기 p형 영역과 접촉하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 소스 전극의 하면은 상기 n+ 영역의 상면 및 상기 p형 영역의 상면과 교대로 접촉하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 p형 영역은 제2 트렌치 양측에 형성되며,
    상기 제1 채널은 축적층 채널이며, 제2 채널은 반전층 채널인 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 및 제2 트렌치의 깊이는 서로 상이한 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 및 제2 게이트 절연막의 두께는 서로 상이한 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극의 두께는 서로 상이한 반도체 소자.
  8. n+형 탄화 규소 기판의 일면에 n-형 에피층을 형성하는 단계;
    상기 n-형 에피층 상에 n+ 영역을 형성하는 단계;
    상기 n-형 에피층 및 상기 n+ 영역을 관통하여 제1 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 p형 영역을 형성하는 단계;
    상기 제1 및 제2 트렌치 각각의 내측에 제1 및 제2 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 절연막 상에 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 및 제2 게이트 전극 상에 산화막을 형성하는 단계;
    상기 산화막 및 상기 n+ 영역 상에 소스 전극을 형성하는 단계; 및
    상기 n+형 탄화 규소 기판의 타면에 드레인 전극을 형성하는 단계;
    를 포함하고,
    상기 제1 및 제2 트렌치 각각의 양측에 제1 및 제2 채널이 형성되는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 p형 영역을 형성하는 단계는
    상기 제1 및 제2 트렌치 중 제2 트렌치 양측에 이온을 주입하여 p형 영역을 형성하는 단계인 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 트렌치의 양측에 축적층 채널인 제1 채널이 형성되고, 상기 제2 트렌치의 양측에 반전층 채널인 제2 채널이 형성되는 반도체 소자 제조 방법.
  11. 제8 항에 있어서,
    상기 소스 전극을 형성하는 단계는
    상기 산화막, 상기 n+ 영역 및 상기 p형 영역 상에 상기 소스 전극을 형성하는 단계인 반도체 소자 제조 방법.
  12. 제8 항에 있어서,
    상기 소스 전극의 하면은 상기 n+ 영역의 상면 및 상기 p형 영역과 교대로 접촉하는 반도체 소자 제조 방법.
  13. 제8 항에 있어서,
    상기 제1 및 제2 트렌치를 형성하는 단계는
    상기 n-형 에피층 및 상기 n+ 영역을 식각하여 상기 제1 트렌치를 형성하는 단계; 및
    상기 n-형 에피층 및 상기 n+ 영역을 식각하여 상기 제1 트렌치의 깊이와 상이하도록 상기 제2 트렌치를 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  14. 제8 항에 있어서,
    상기 제1 및 제2 게이트 절연막을 형성하는 단계는
    상기 제1 및 제2 트렌치 각각의 내측에 서로 두께가 다른 제1 및 제2 게이트 절연막을 형성하는 단계인 반도체 소자 제조 방법.
  15. 제8 항에 있어서,
    상기 제1 및 제2 게이트 절연막을 형성하는 단계는
    상기 제1 및 제2 트렌치 내측 및 상기 n+ 영역 상에 제1 절연층을 형성하는 단계;
    상기 제2 트렌치 내측에 형성된 제1 절연층을 식각하는 단계;
    상기 제2 트렌치 내측에 상기 제1 절연층의 두께 보다 얇은 두께의 제2 절연층을 형성하는 단계; 및
    상기 n+ 영역 상에 형성된 제1 및 제2 절연층을 식각하여 상기 제1 및 제2 트렌치 내측에 제1 및 제2 게이트 절연막을 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  16. n+형 탄화 규소 기판의 일면에 n-형 에피층을 형성하는 단계;
    상기 n-형 에피층 상에 n+ 영역을 형성하는 단계;
    상기 n-형 에피층 및 상기 n+ 영역을 관통하여 제1 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치 중 하나의 트렌치 양측에 이온을 주입하여 p형 영역을 형성하는 단계;
    상기 제1 및 제2 트렌치 각각의 내측에 제1 및 제2 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 절연막 상에 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 및 제2 게이트 전극 상에 산화막을 형성하는 단계;
    상기 산화막, 상기 n+ 영역 및 상기 p형 영역 상에 소스 전극을 형성하는 단계; 및
    상기 n+형 탄화 규소 기판의 타면에 드레인 전극을 형성하는 단계;
    를 포함하고,
    상기 소스 전극은 상기 n+ 영역 및 상기 p형 영역과 교대로 접촉하는 반도체 소자 제조 방법.
  17. 제16 항에 있어서,
    상기 p형 영역은 상기 제2 트렌치 양측에 형성되며,
    상기 제1 트렌치의 양측에 축적층 채널인 제1 채널이 형성되고, 상기 제2 트렌치의 양측에 반전층 채널인 제2 채널이 형성되는 반도체 소자 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
KR101875638B1 (ko) 2016-10-14 2018-07-06 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR102335489B1 (ko) * 2016-12-13 2021-12-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법
DE102017130092A1 (de) 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
JP2010258386A (ja) 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd 炭化珪素半導体装置およびその製造方法
JP2012178536A (ja) 2011-02-02 2012-09-13 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
KR100510096B1 (ko) 1997-10-31 2006-02-28 실리코닉스 인코퍼레이티드 트렌치-게이트형 파워 mosfet
US6445037B1 (en) * 2000-09-28 2002-09-03 General Semiconductor, Inc. Trench DMOS transistor having lightly doped source structure
US20050012143A1 (en) * 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
US7719058B2 (en) * 2005-10-12 2010-05-18 Seliskar John J Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
CN101964344B (zh) * 2009-06-19 2012-06-27 东南大学 基于绝缘体上硅平板显示器驱动芯片及其制备方法
WO2011148427A1 (en) * 2010-05-27 2011-12-01 Fuji Electric Co., Ltd. Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device
JP5580150B2 (ja) * 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US8598654B2 (en) * 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
JP2013243272A (ja) * 2012-05-22 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9054183B2 (en) 2012-07-13 2015-06-09 United Silicon Carbide, Inc. Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
KR20140044075A (ko) * 2012-10-04 2014-04-14 현대자동차주식회사 반도체 소자 및 그 제조 방법
US9142655B2 (en) * 2013-03-12 2015-09-22 Infineon Technologies Ag Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
JP2010258386A (ja) 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd 炭化珪素半導体装置およびその製造方法
JP2012178536A (ja) 2011-02-02 2012-09-13 Rohm Co Ltd 半導体装置およびその製造方法

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