CN104835839A - 半导体器件,制造其的方法及发射极与杂质区电连接的igbt - Google Patents

半导体器件,制造其的方法及发射极与杂质区电连接的igbt Download PDF

Info

Publication number
CN104835839A
CN104835839A CN201510074493.8A CN201510074493A CN104835839A CN 104835839 A CN104835839 A CN 104835839A CN 201510074493 A CN201510074493 A CN 201510074493A CN 104835839 A CN104835839 A CN 104835839A
Authority
CN
China
Prior art keywords
region
metal
emitter
silicide layer
igbt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510074493.8A
Other languages
English (en)
Other versions
CN104835839B (zh
Inventor
T.古特
V.科马尼茨基
D.韦伯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104835839A publication Critical patent/CN104835839A/zh
Application granted granted Critical
Publication of CN104835839B publication Critical patent/CN104835839B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半导体器件，制造其的方法及发射极与杂质区电连接的IGBT。一种半导体器件包括半导体主体，该半导体主体包括：第一导电类型的漂移区；第二互补导电类型的发射极区，被配置为把电荷载流子注入到漂移区中；以及发射极电极。发射极电极包括与发射极区直接欧姆接触的金属硅化物层。发射极区的直接邻接金属硅化物层的部分中的净杂质浓度是最多1 x 1017 cm-3。

Description

半导体器件,制造其的方法及发射极与杂质区电连接的IGBT
背景技术
本申请涉及与半导体区域的电接触。对于许多已知的接触和势垒材料，如果所接触的半导体材料被低掺杂（例如低p掺杂），则没有或没有理想的欧姆接触是可行的。在这种情况下，所研讨（persued）的欧姆接触展现为更像肖特基接触，包括所有其不利的特性，比如增加的接触电阻、温度依赖肖特基势垒和其它种类的电荷载流子的累积。
在比如IGBT（ 绝缘栅双极晶体管）之类的半导体功率器件领域中，RC-IGBT（反向导通绝缘栅双极晶体管）、二极管、低掺杂硅发射极区域对于使能关于低开关损耗的足够的器件性能是有益的。
合乎期望的是提供与发射极区的改进电接触并且提供其制造方法。
发明内容
根据实施例，一种半导体器件包括半导体主体，该半导体主体包括：第一导电类型的漂移区；第二互补导电类型的发射极区，其被配置为把电荷载流子注入到漂移区中；以及发射极电极。发射极电极包括与发射极区直接欧姆接触的金属硅化物层。发射极区的直接邻接金属硅化物层的部分中的净杂质浓度是最多1 x 1017 cm-3。
根据实施例，在用于制造半导体器件的方法中，在具有第一表面和与第一表面相对的第二表面的半导体主体中形成第一导电类型的漂移区和第二互补导电类型的发射极区，发射极区邻接第一表面。发射极区被配置为把电荷载流子注入到漂移区中。发射极区的直接邻接第一表面的部分中的净杂质浓度是最多1 x 1017 cm-3。然后，把金属层沉积在半导体主体的第一表面上。在执行金属层的硅化步骤从而形成与发射极区直接欧姆接触的金属硅化物层之后去除金属层的未反应的金属，该金属层与发射极区的直接邻接第一表面的部分接触。
根据实施例，一种IGBT包括半导体主体，半导体主体包括IGBT单元。IGBT单元中的至少一个包括第一导电类型的源极区、第二互补导电类型的主体区、通过主体区与源极区分离的第一导电类型的漂移区和包括金属硅化物层的发射极电极，金属硅化物层直接邻接第二导电类型的主体区和补充区中的至少一个。主体区和补充区中的至少一个的直接邻接金属硅化物层的部分中的净杂质浓度是最多1 x 1017 cm-3。
在阅读下面的详细描述和查看附图后，本领域技术人员将认识到附加特征和优点。
附图说明
包括附图以提供对本发明的进一步理解，并且附图被合并在本说明书中并且构成本说明书的一部分。附图图示本发明的实施例并且与描述一起用于解释本发明的原理。本发明的其它实施例和预期优点将被容易地意识到，因为通过参考下面的详细描述它们变得更好理解。
图1是根据实施例的半导体器件一部分的示意性横截面视图。
图2是根据另一实施例的半导体器件一部分的示意性横截面视图。
图3是根据实施例的制造半导体器件的方法的示意性工艺流程图。
图4A到4G是半导体器件一部分的示意性横截面视图，图示了根据实施例制造半导体器件的方法。
图5A是根据提供接触沟槽和金属硅化物层的实施例的沟槽类型RC-IGBT的一部分的示意性横截面视图。
图5B是沿线B-B的图5A的RC-IGBT的一部分的示意性横截面视图。
图5C是图5A的沟槽类型RC-IGBT的一部分的详细示意性横截面视图。
图5D是根据提供接触沟槽和图案化金属硅化物层的实施例的沟槽类型RC-IGBT的一部分的示意性横截面视图。
图5E是根据提供接触沟槽和图案化金属硅化物层的实施例的沟槽类型RC-IGBT的一部分的示意性横截面视图，图案化金属硅化物层不邻接RC-IGBT的源极区。
图5F是根据提供接触沟槽和金属硅化物层的实施例的沟槽类型RC-IGBT的一部分的示意性横截面视图，金属硅化物层选择性地对接触沟槽的底壁加衬里。
具体实施方式
在下面的详细描述中参考附图，附图形成本文的部分，并且附图中通过图示的方式示出了在其中可以实践本发明的特定实施例。要理解，在不脱离本发明的范围的情况下可以利用其它实施例或者可以进行结构或逻辑改变。例如，针对一个实施例图示或描述的特征可以被用在其它实施例上或者与其它实施例一起使用以产出再进一步的实施例。本发明意图包括这样的修改和变化。使用特定语言描述各示例，特定语言不应当被理解为限制所附权利要求的范围。附图不是按比例的并且仅出于说明的目的。为了清楚，如果没有另外说明，在不同附图中的相同元件由对应的参考指定。
术语“具有”、“包含”、“包括”、“含有”等是开放的并且这些术语指示所述结构、元件或特征的存在但是不排除附加元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指示。
术语“电连接”描述电连接的元件之间的永久低欧姆连接，例如所涉及的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括如下情况：适于信号传输的一个或多个介入元件可以被提供在电耦合的元件之间，介入元件例如是电阻器、电阻性元件或可控制为临时在第一状态提供低欧姆连接并且在第二状态提供高欧姆电解耦的元件。
各图通过紧邻掺杂类型“n”或“p”指示“-”或“+”来图示了相对掺杂浓度。例如“n-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
图1是根据实施例的半导体器件10的一部分的示意性横截面视图。半导体器件10包括半导体主体100，半导体主体100具有第一表面101和与第一表面101相对的第二表面102。半导体主体100被提供自单晶半导体材料，该单晶半导体材料例如是硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。第一和第二表面101、102之间的距离被选择为实现指定电压阻断能力并且可以是至少50μm，例如至少175μm。其它实施例可以提供具有几百μm厚度的半导体主体100。半导体主体100可以具有矩形形状，其边缘长度在几毫米的范围内。第一和第二表面101、102的法线定义竖直方向，并且与法线方向正交的方向是横向方向。
半导体主体100包括直接邻接半导体主体100的第二表面102的漂移区121和直接邻接半导体主体100的第一表面101的发射极区103。虽然漂移区121和发射极区103在图1中被示出为直接邻接区，但是在漂移区121和发射极区103之间以及在漂移区121和第二表面102之间可以提供另外的功能层。漂移区121是第一导电类型并且发射极区103是第二互补导电类型。漂移区121中的平均净杂质浓度可以例如在5 x 1012 cm-3和5 x 1014 cm-3之间。集电极电极320直接邻接第二表面102并且电连接到半导体主体100的漂移区121。
发射极区103被配置为把电荷载流子注入到漂移区121中。发射极电极107直接邻接第一表面101并且包括直接邻接半导体主体100的第一表面101的第一金属层107a和沉积在第一金属层107a上的第二金属层107b。
第一金属层107a可以包含钛Ti和/或钽Ta作为唯一的主要成分或者作为至少两个主要成分之一。根据实施例，第一金属层107a包含氮化钛TiN、氮化钽TaN、钛Ti和/或钽Ta。根据实施例，第一金属层107a被提供自如下材料，该材料对低掺杂半导体材料（例如低掺杂单晶硅）具有高于对高掺杂半导体材料（例如高掺杂单晶硅）的接触电阻。例如，第一金属层107a包括钛钨TiW。根据实施例，第一金属层107a包含多于钛的钨。第一金属层107a可以包含5到40原子百分比的钛和60到95原子百分比的钨，例如，17%的Ti和83%的钨。
第二金属层107b可以包括铝Al和/或Cu作为唯一的主要成分或者作为至少两个主要成分之一。第二金属层107b可以包括硅作为附加主要成分。第一金属层107a可以被提供自具有钛Ti和钽Ta至少之一作为主要成分（例如TiN、TaN、Ta或TiW或其组合）的层。第二金属层107b可以被提供自具有大约0.5%的铜含量的Al。根据其它实施例，第二金属层107b可以是铜层，具有添加物（比如Si或AlCu合金）的AlCu层。第一金属层107a作为可靠的扩散势垒是有效的，例如针对钠Na。第二金属层107b可以被提供为不具有硅作为主要成分，从而导致改进的沉积速率和层一致性并且导致更可靠的接合线连接。薄的第一金属层107a足以补偿第二金属层107b中的泄漏问题。
发射极区103的净杂质浓度或至少发射极区103的直接邻接第一表面101的部分中的净杂质浓度是最多1 x 1017 cm-3。在另一实施例中，发射极区103的净杂质浓度或至少发射极区103的直接邻接第一表面101的部分中的净杂质浓度是最多5 x 1016 cm-3。在再另一实施例中，发射极区103的净杂质浓度或至少发射极区103的直接邻接第一表面101的部分中的净杂质浓度是最多1 x 1016 cm-3。第一金属层107a和发射极区103在第一表面101处的直接接触可以导致高接触电阻，该高接触电阻由第一金属层107a和发射极区103之间的肖特基势垒引起。
夹在发射极区103和第一金属层107a之间提供的金属硅化物层106减小第一金属层107a和发射极区103之间的接触电阻。金属硅化物层106可以是连续层或是覆盖第一表面101的衬里层。金属硅化物层106具有连续的材料并且具有在0.5nm上达300nm的范围中的厚度。因为金属硅化物层106的衬里材料是连续的并且可以防止或抵消缺少半导体器件10的接合（焊接、烧结）坚固度和器件坚固度的多重单个晶粒劣化的结构。通过这个方法，接触注入变得多余，其将分别增加漏电流或动态损耗。另外，第一金属层107a和发射极区103之间的欧姆接触特性在整个宽温度范围上盛行。
半导体主体100可以包括Si或可以至少在发射极区103的直接邻接金属硅化物层106的部分中包括Si。在包括Si的p掺杂发射极区103上，如果发射极区103是p型，则金属硅化物106可以包括PtSi、IrSi。在包括Si的发射极区103是n型的情况下，金属硅化物106可以包括TiSi。因此，在几个阶段中作为接触材料的PtSi和IrSi使能相当低的p掺杂发射极结构的接触，这对于用于减少动态损耗的功率器件的电气性能是有益的。在相当低的n掺杂发射极结构的情况中，可以使用其它合适的硅化物，比如TiSi。
图2示出根据另一实施例的半导体器件10。半导体器件10类似于如图1中示出的半导体器件10，因此将描述两个实施例之间的差别。在半导体主体100内，提供接触沟槽302，其从第一表面101向半导体主体100的第二表面102的方向延伸。接触沟槽302仅延伸到发射极区103中并且不达到漂移区121中。发射极区103的直接邻接金属硅化物层106的部分被形成在接触沟槽302的内壁处。第一表面101的邻近接触沟槽302的周围部分被覆盖有电介质104。包括第一金属层107a和第二金属层107b的发射极电极107完全填充接触沟槽302并且覆盖紧邻接触沟槽302设置在半导体主体100的第一表面101上的电介质104。金属硅化物层106对接触沟槽302的内壁加衬里。如图2中所示，金属硅化物层106还对半导体主体100的第一表面101的部分加衬里，电介质104已经例如通过刻蚀工艺从第一表面101去除。在实施例中，金属硅化物层106还可以选择性地对接触沟槽的底壁加衬里（参考图5F）。虽然图2示出了金属硅化物层106的顶表面位于电介质104的顶表面的下方，但是金属硅化物层106的顶表面也可以比电介质104的顶表面高，这取决于电介质104的厚度和用于形成金属硅化物层106的金属层105的厚度（参考图4D）。虽然金属硅化物层106的层结构和第一和第二金属层107a、107b在图2和图4G中被示出为在相应层之间具有直角边缘的台阶，但是接触沟槽302还可以被以如下方式形成，即接触沟槽302的底壁和侧壁之间的边缘以及半导体主体100和接触沟槽302之间在第一表面101处的边缘是圆角的，从而导致上面的层结构106和107的增强的机械鲁棒性。
图3图示制造半导体器件的方法的示意性工艺流程图。
工艺特征S100包括：在具有第一表面和与第一表面相对的第二表面的半导体主体中形成第一导电类型的漂移区和第二互补导电类型的发射极区，发射极区邻接第一表面并且被配置为把电荷载流子注入到漂移区中，其中发射极区的直接邻接第一表面的部分中的净杂质浓度是最多1 x 1017 cm-3。
工艺特征S110包括：把金属层沉积在半导体主体的第一表面上。
工艺特征S120包括：执行金属层的硅化步骤以形成与发射极区直接欧姆接触的金属硅化物层，金属层与发射极区的直接邻接第一表面的部分接触。
工艺特征S130包括：去除金属层的未反应的金属。
在图4A到4G，根据实施例的制造半导体器件10的方法将参考针对所选工艺的图示的横截面视图来描述。
在图4A中，第一导电类型的漂移区121和第二互补导电类型的发射极区103被形成在半导体主体100中，发射极区103邻接第一表面101并且被配置为把电荷载流子注入到漂移区121中。发射极区103的直接邻接第一表面101的部分中的净杂质浓度是最多1 x 1017 cm-3。
如图4B中所示，电介质104（比如热氧化硅层）被形成在半导体主体100上。
如图4C中所示，半导体主体100的第一表面101的部分通过去除（例如通过光刻步骤）半导体主体100上的电介质104而被暴露。在第一表面101的被暴露部分内，在到第二表面102的方向上从第一表面101延伸的接触沟槽302被形成在半导体主体100内。接触沟槽302可以通过刻蚀工艺形成，刻蚀工艺例如是使用掩模层（例如通过光刻图案化的硬掩模层）的各向异性刻蚀。
如图4D中所示，金属层105被沉积在半导体主体100的表面上，半导体主体100包括接触沟槽302和紧邻接触沟槽302的电介质层104。金属层105可以被形成在电介质104、半导体主体100的第一表面101和接触沟槽302的内壁上。如果发射极区是p型，则金属层105可以包括Pt、Ir，或者如果发射极区是n型，则金属层105可以包括Ti。金属层105可以通过适当的方法（例如物理气相沉积（PCD）、化学气相沉积（CVD）电化学沉积（ECD））来沉积，并且可以具有10nm和50nm之间的厚度。
如图4E中所示的，金属硅化物层106可以在硅化步骤中以300℃到700℃范围中的适度温度形成，其可以在熔炉、RTP（快速热处理）或LTA（激光热退火）工艺中形成。当发射极区103内的半导体主体100具有Si或者至少发射极区的直接邻接金属层105的部分包括Si时，金属硅化物层106被形成，其中金属层105与Si的直接接触是可得到的。只要没有应用进一步的高温预算，金属硅化物层106就保持为连续层。如从图4E中可以进一步看见的，金属硅化物层106没有形成在如下区中，在该区中金属层105不与Si直接接触而是与电介质104接触，电介质104可以是例如SiO2。因此，当仅要求金属硅化物层106与半导体主体100直接接触并且几乎不与电介质层104接触时，作为接触衬里材料提供的金属硅化物层106提供针对自对准工艺的选项。此外，金属硅化物层106可以被形成用于改善与多晶硅层的接触。因此，相对于金属层105执行硅化步骤以形成与发射极区103直接欧姆接触的金属硅化物层106，金属层105与发射极区103的直接邻接第一表面101的部分接触。
如图4F中所示，金属层105的未反应金属（例如沉积在电介质104上的金属层105的金属）可以例如通过王水去除，并且然后可由由HF/HFB或类似物刻蚀剩余的污点膜。
如图4G中所示，在电介质104和金属硅化物层106的顶上沉积发射极电极107。发射极电极107可以包括第一金属层107a和第二金属层107b，如上面关于图1和图2中的实施例描述的。此外，集电极电极320被形成在第二表面102上以形成图2中所示的半导体器件10。
图1或2中示出的半导体结构可以被用于不同实施例，比如用于晶片或管芯背侧上的弱背侧发射极、用于晶片或管芯前侧上的弱前侧发射极、在拓扑内或拓扑外的结构化或非结构化表面上的用于局部提高/降低在前侧或背侧上的接触电阻的结构化硅化物层、或者用于二极管并且通常在功率器件中用于低发射极区域。
半导体器件10可以被应用于功率半导体元件，诸如IGBT，例如RC-IGBT（反向导通绝缘栅双极晶体管）、RB-IGBT（反向阻断IGBT）和包括MOSFET（金属氧化物半导体场效应晶体管）的IGFET(绝缘栅场效应晶体管)，MOSFET在通常含义中包括具有和不具有金属栅极电极的FET。采用半导体器件10具有聚焦在RC-IGBT中的低掺杂发射极结构和前侧上的二极管上以减少所存储的电荷载流子的优点。
在后面，图1和图2中描述的半导体器件10的实施例将关于RC-IGBT 600来描述，RC-IGBT 600在图5A中被示意性性图示。RC-IGBT单片集成续流二极管。当RC-IGBT正向偏置时，经受施加于栅极端的栅极电位，RC-IGBT有效地作为电子开关能够接通和关断在集电极端和发射极端之间在第一方向上流动的电流。当RC-IGBT反向偏置时， RC-IGBT传导在与第一方向相反的第二方向上流动的电流，而不管栅极电位如何。
 RC-IGBT 600包括半导体主体100，半导体主体100具有第一表面101和与第一表面平行的第二表面102。关于半导体主体100的半导体材料和物理性质，图1和图2的实施例提供了进一步的细节。
在半导体主体100中，集电极层130直接邻接第二表面102。集电极层130包括第一部分130a和第二部分130b，它们可以在一横向方向或在两个横向方向上交替。第二部分130b具有第一导电类型并且第一部分130a具有第二互补导电类型。第一和第二部分130a、130b两者都是相当高掺杂的。平均净杂质浓度可以是至少1 x 1017 cm-3，例如至少5x 1017 cm-3。
集电极电极320直接邻接第二表面120并且电连接到集电极层130。集电极电极320可以由作为（一个或多个）主要成分的铝Al、铜Cu或者铝或铜的合金（例如AlSi、AlCu或AlSiCu）构成或者可以包含它们。根据其它实施例，集电极电极320可以包含一个、两个、三个或更多子层，每个子层包含作为主要成分的以下各项中的至少一个：镍Ni、钛Ti、银Ag、金Au、钨W、铂Pt和钯Pd。例如，子层可以包含金属氮化物或包含Ni、Ti、Ag、Au、W、Pt和/或Pd的金属合金。集电极层130可以提供或可以电连接到RC-IGBT 600的集电极端C。
在半导体主体100中，半导体层120形成与集电极层130的界面，其中界面可以平行于第一和第二表面101、102。半导体层120可以包括第一导电类型的场停止层128。场停止层128直接邻接集电极层130。场停止层128中的平均净杂质浓度低于集电极层130的第二部分130b中的浓度。例如，第二部分130b中的平均净杂质浓度至少超过场停止层128中平均净杂质浓度的五倍。根据实施例，场停止层128中的平均净杂质浓度在5x 1015 cm-3和1x 1017 cm-3之间。
第一导电类型的低掺杂漂移区121与场停止层128或者与集电极层130（没有场停止层128时）形成一界面，该界面与第一和第二表面101、102平行。漂移区121中的平均净杂质浓度比场停止层128中低。根据实施例，场停止层128中的平均净杂质浓度至少超过漂移区121中平均净杂质浓度的五倍。漂移区121中的平均净杂质浓度可以在例如5x 1012 cm-3和5x 1014 cm-3之间。
埋入电极结构210从第一表面101延伸到半导体主体100中。电介质衬里205把埋入电极结构210与半导体主体100的半导体材料分离。埋入电极结构210可以是以规则图案布置的平行长条。根据其它实施例，埋入电极结构210的横截面区域可以是圆形、椭圆、卵形或具有或不具有圆角的矩形（即正方形）或环。例如，两个或三个埋入电极结构210可以形成具有两个或三个同心环的布置，其中该环可以是圆形、椭圆、卵形或具有圆角的矩形（例如正方形）。
IGBT单元410a被形成在两个邻近埋入电极结构210之间或在环形埋入电极结构210内的半导体主体100中。在每个IGBT单元410a中，第二导电类型的主体区115可以在两个邻近埋入电极结构210之间或在环形埋入电极结构210内延伸。主体区115与漂移区121形成pn结。在每个IGBT单元410a中，至少一个（例如两个）第一导电类型的源极区110可以从第一表面101延伸到半导体主体100中。每个源极区110与主体区115形成pn结。源极区110直接邻接电介质衬里205。
半导体主体100可以包括多个近似相同的IGBT单元410a，它们以规则图案被布置在一个或多个单元阵列中。IGBT单元410a可以与集电极层130的第一部分130a对准。例如，主体区115可以被形成在第一部分130a的竖直突起中。
直接邻接IGBT单元410a的埋入电极结构210提供绝缘栅极电极Ga。施加到绝缘栅极电极Ga的电位控制主体区115的沟道部分115a中的少数电荷载流子分布，其中沟道部分115a在源极区110和漂移区121之间邻接绝缘栅极电极Ga。如果在正向偏置模式中施加到绝缘栅极电极Ga的栅极电位超过预先限定阈值电压，则第一导电类型的反型沟道沿绝缘栅极电极Ga形成在主体区115中并且接通状态电流在源极区110和集电极层130之间流动。其它埋入电极结构210提供辅助电极Y。
除了IGBT单元410a，半导体主体100还可以包括至少一个二极管单元410b和/或至少一个间隔区420。每个间隔区420可以分离两个邻近的IGBT单元410a、两个邻近的二极管单元410b或者可以被形成在IGBT单元410a和二极管单元410b之间。
在每个二极管单元410b中，第二导电类型的阳极区116被形成在两个邻近的埋入电极结构210之间或形成在第一表面101和漂移区121之间的环形埋入电极结构210内。每个阳极区116与漂移区121形成pn结并且可以与集电极层130的第二部分130b对准。例如阳极区116可以被形成在第二部分130b的竖直突起中。
在每个间隔区420中，第二导电类型的浮置区119可以在邻近的埋入电极结构120之间或在环形埋入电极结构210内从第一表面101延伸到半导体主体100中。浮置区119可以比主体区115和阳极区116更深延伸到半导体主体100中。 根据实施例，浮置区119可以比埋入电极结构210更深延伸到半导体主体100中，并且埋入电极结构210可以比主体区115和阳极区116更深延伸到半导体主体100中。
阳极区116是第二导电类型的补充区的一个示例，其被形成在IGBT单元410a的外侧并且具有与主体区115相同的导电类型。补充区的另一示例是在边缘区域490中第二导电类型的终止区118。边缘区域490包围具有IGBT单元410a、二极管单元410b和间隔区420的单元区域。在该单元区域中，二极管单元410b的阳极区116与漂移区121形成第一pn结D1。终止区118直接邻接第一表面101并且与漂移区121形成第二pn结D2。
接触沟槽302在IGBT单元410a中从第一表面101延伸到半导体主体100中。此外，接触沟槽302可以被提供在二极管单元410b中。根据图示实施例，接触沟槽302到达主体区115的距第一表面101一距离处，以使得源极区110被形成在绝缘栅极电极Ga和接触沟槽302之间的平台部分中。接触沟槽302减少主体区115中和阳极区116中的总体杂质量。IGBT单元410a的源极区110可以直接邻接接触沟槽302的侧壁，该侧壁朝第一表面101倾斜。根据实施例，接触沟槽302具有近似竖直的侧壁。
布线结构305可以把邻近的埋入电极结构210彼此电连接并且可以把邻近的埋入电极结构210与栅极端G电连接。布线结构305可以被提供自高导电性半导体材料和/或可以包含一个或多个金属层，该金属层分别被提供自金属或金属化合物。第一电介质结构221介电地把布线结构305与半导体主体100中的浮置区119绝缘。第二电介质结构222介电地把布线结构305与发射极电极107绝缘。
发射极电极107延伸穿过层结构的开口，层结构包括第一和第二电介质结构221、222以及布线结构305。接触沟槽302中的发射极电极107与源极区110、主体区113、阳极区116和终止区118电连接，而浮置区119与发射极电极107介电地绝缘。发射极电极107可以提供RC-IGBT 600的发射极端E或可以与RC-IGBT 600的发射极端E电连接。
发射极电极107包括第一金属层107a、第二金属层107b和金属硅化物层106。在接触沟槽302内，第一金属层107a被夹在第二金属层107b和金属硅化物层106之间，金属硅化物层106对半导体主体100内接触沟槽302的内壁加衬里。金属硅化物层106直接邻接至少一个主体区115或邻接补充区（比如阳极区116或终止区118）之一。第一金属层107a的厚度可以小于接触沟槽302宽度的一半。例如，第一金属层107a具有至少25nm的厚度。虽然接触沟槽302在图5A中所示的实施例中被用于提供发射极电极107与源极区110、主体区113、阳极区116和终止区118之间的电接触，但是这些接触中的至少一个也可以由接触结构提供，该接触结构使第一表面101作为第一金属层107a和金属硅化物层106之间的边界。
在实施例中，直接邻接接触沟槽302内壁的主体区115和补充区（比如阳极区116或终止区118）中的至少一个的部分中的净杂质浓度可以是最多1 x 1017 cm-3。在另一实施例中，直接邻接接触沟槽302内壁的主体区115和补充区（比如阳极区116或终止区118）中的至少一个的部分中的净杂质浓度可以是最多5 x 1016 cm-3。在再另一实施例中，直接邻接接触沟槽302内壁的主体区115和补充区（比如阳极区116或终止区118）中的至少一个的部分中的净杂质浓度可以是最多1 x 1016 cm-3。第一金属层107a和第二金属层107b的材料组成以及在与弱掺杂发射极结构的接触方面的物理性质已经关于图1和2被描述了，并且不应当再次被描述。按照与上面所描述的那样相同的方式，这些低掺杂区115、116或118之一与第一金属层107a之间的直接接触可以导致高接触电阻或导致不期望的肖特基接触性质。通过在各个区115、116或118之一与第一金属层107a之间提供金属硅化物层106，可以实现发射极电极107和低掺杂主体区115、阳极区116或终止区118之间的欧姆或几乎欧姆接触。因此，在不提供任何另外的高掺杂接触区的情况下，前侧弱发射极可以被提供在RC-IGBT 600中并且被电接触。用于形成金属硅化物层106的方法已经在上面关于图3和图4A-4G被描述。关于金属硅化物层106的金属组成，图1和2的实施例的描述是优选的。
图5B是沿线B-B的图5A的RC-IGBT的部分的示意性横截面视图并且示出了形成绝缘栅极电极Ga和辅助电极Y的环形埋入电极结构210。接触沟槽302和环形埋入电极结构210可以是同心的。在左手侧，第一环形埋入电极结构210限定IGBT区410a。源极区110可以是环形的并且可以在所有侧上包围接触沟槽302。根据实施例，源极区110沿相应接触沟槽302的各边缘中的仅一个形成。根据图示实施例，源极区110的两个空间上分离的部分被形成在接触沟槽302的相对侧处。在右手侧，第二环形埋入电极结构210限定二极管单元410b。具有浮置区119的间隔区420使IGBT和二极管单元410a、410b嵌入。虽然环形埋入电极结构210和同心接触沟槽302在图5B中示出，但是埋入电极结构210和接触沟槽302还可以被形成为平行的长条。
图5C是图5A的沟槽类型RC-IGBT的一部分的详细示意性横截面视图。如可以详细看见的，作为连续层的金属硅化物层106对接触沟槽302的内壁加衬里。虽然图5A、5C和5D示出了金属硅化物层106选择性地对接触沟槽302的内壁加衬里同时不在第一表面101上方延伸，但是金属硅化物层106也可以具有与图2中所示的结构相当的结构，其中金属硅化物层106也被形成在第一表面101的部分上，其包围接触沟槽302并且不被覆盖有电介质104。源极区110被提供在接触沟槽302和绝缘栅结构Ga之间的平台部分中。源极区110直接邻接金属硅化物层106。第一导电类型的源极区110是高掺杂的并且形成与金属硅化物层106的欧姆接触。借助于直接邻接低掺杂主体区115的金属硅化物层106，欧姆接触也被提供在发射极电极107和主体区115之间。因此通常提供p+接触区或p+保护环以便确保主体区和发射极电极107之间的欧姆接触，从而防止锁定效应，锁定效应导致不必要的进一步工艺步骤。
根据图5D的实施例，被提供于接触沟槽302的内部1040中的金属硅化物层106’在接触沟槽302的底壁处几乎或完全不存在，并且主要或专门形成在接触沟槽302的内侧壁处和接触沟槽302的底壁的外部1050处。内部和外部1040、1050可以重叠或可以间隔开或可以直接彼此邻接。发射极电极107的第一金属层107a直接邻接内部1040中的主体区115、阳极区116和终止区118并且减小单元区域和边缘区域490两者中的二极管空穴发射极效率。
根据图5E的实施例，作为连续层的金属硅化物层106’’对接触沟槽302的内壁加衬里但是不被形成在接触沟槽302的邻接源极区110的部分处。第一导电类型的源极区110是高掺杂的并且形成与第一金属层107a的欧姆接触。
根据图5E的实施例，金属硅化物层106’’’选择性地对接触沟槽302的底壁加衬里。
对于下面对实施例效果的描述，假设RC-IGBT 600是n沟道IGBT，其中第一导电类型是n型并且第二导电类型是p型。等同考虑适用于p沟道IGBT。
 RC-IGBT 600可以被操作在正向偏置模式中和反向偏置模式中。在正向偏置模式中，正向电压被施加在集电极端C和发射极端E之间，其反向偏置主体区115和漂移区121之间的pn结以及阳极区116和漂移区121之间的pn结。
当正电压被施加在集电极和发射极端C、E之间时，n沟道RC-IGBT 600被正向偏置。在正向偏置模式中，施加到栅极端G的栅极电位控制RC-IGBT 600是接通还是关断。高于阈值电压的栅极电位在源极区110和漂移区121之间的主体区115的沟道部分115a中生成导电反型沟道。通过反型沟道，源极区110把n型电荷载流子（电子）注入到漂移区121中。集电极层130的第一部分130a把p型电荷载流子（空穴）注入到漂移区121中。注入到漂移区121中的电荷载流子生成电荷载流子等离子体，从而提供低导通状态电阻。
当在正向偏置模式中时，栅极电位在形成反型沟道的阈值电压以下，RC-IGBT 600处于关断状态。施加在发射极和集电极端E、C之间的电压引起耗尽区，该耗尽区沿漂移区121和主体区115之间的pn结生成以更深延伸到漂移区121中。在雪崩击穿之前，RC-IGBT 600能够承受的最大电压限定了为RC-IGBT 600指定的电压阻断能力。
在反向偏置模式中，负电压被施加在集电极和发射极端C、E之间，以使得主体区和漂移区115、121之间的pn结和阳极区116和n掺杂漂移区121之间的pn结被正向偏置。pn结传导电流，而不管反型沟道是否在主体区115中形成。
电连接到发射极电极107的p型杂质区（即主体区115）和补充区（比如阳极区116） 把p型电荷载流子（空穴）注入到漂移区121中并且集电极层130的n型第二部分130b 把n型电荷载流子（电子）注入到漂移区121中。所注入的电荷载流子形成电荷载流子等离子体。当RC-IGBT 600从反向偏置模式切换到正向偏置模式的关断状态时，必须在RC-IGBT 600能够阻断之前从漂移区121去除电荷载流子等离子体。不管所施加的栅极电位如何，RC-IGBT 600都可以在已经切换到正向偏置模式中后临时传导恢复电流。恢复电流从漂移区121去除电荷载流子等离子体。恢复电流导致反向恢复损耗并且对整体开关损耗有贡献。
正去饱和脉冲可以在反向偏置状态中被施加到栅极端G，以使得在RC-IGBT 600被正向偏置之前不久，n型反型沟道通过主体区115形成。在反型沟道中，电子绕过主体区115并且较少空穴被从主体区注入到漂移区121中。电荷载流子等离子体被部分释放。在去饱和脉冲终结之后，栅极电极G处的电位被减小以使得n型反型沟道消失。当在去饱和脉冲之后不久，RC-IGBT从反向偏置模式改变到正向偏置关断状态时，较少的电荷载流子必须从漂移区121消散，以使得RC-IGBT 600在阻断状态中更快并且反向恢复损耗被显著减少。
在0V栅极电压的第一关断状态， 不形成反型沟道。如果第二关断状态，施加到绝缘栅极电极Ga的栅极电压足够负，则p型反型层122（p沟道）沿电介质衬里205形成在漂移区121中。绝缘栅极电极Ga的p沟道122可以连接p型主体区115与p型浮置区119。在后一种情况中，p型浮置区119对二极管空穴发射极效率有贡献。因此，RC-IGBT 600展现二极管正向电流的值IF和开关损耗的值，该开关损耗针对两个不同的关断状态栅极电压是显著不同的。此外，在半桥电路中，RC-IGBT 600中集成的续流二极管的器件特性可以被修整为在操作期间满足不同的要求。
虽然本文中已经图示和描述了特定实施例，但是本领域普通技术人员将意识到的是，在不脱离本发明的范围的情况下，各种替换和/或等同实施方式可以替代示出和描述的特定实施例。这个申请意图覆盖本文中讨论的特定实施例的任何改编或变化，例如栅极电极结构形成在第一表面上的平面IGBT单元。因此，本发明意图仅由权利要求及其等同物限定。

Claims (20)

1.一种半导体器件，包括半导体主体，所述半导体主体包括：
第一导电类型的漂移区；
第二互补导电类型的发射极区，被配置为把电荷载流子注入到漂移区中；以及
发射极，包括与发射极区直接欧姆接触的金属硅化物层，
其中发射极区的直接邻接金属硅化物层的部分中的净杂质浓度是最多1 x 1017 cm-3。
2.根据权利要求1所述的半导体器件，其中所述半导体主体至少在发射极区的直接邻接金属硅化物层的部分中包括Si。
3.根据权利要求1所述的半导体器件，其中发射极区是p型的并且金属硅化物层包括PtSi或IrSi。
4.根据权利要求1所述的半导体器件，其中发射极区是n型的并且金属硅化物层包括TiSi。
5.根据权利要求1所述的半导体器件，其中发射极电极包括在金属硅化物层上的以下各项中的至少一个： TiN、TiW、Ta 、TaN、AlSiCu、AlCu和Cu。
6.根据权利要求5所述的半导体器件，其中发射极电极包括与金属硅化物层接触的第一金属层和第一金属层上的第二金属层，第一金属层包括TiN、TiW、Ta 和TaN中的至少一个，第二金属层包括AlSiCu、AlCu和Cu中的至少一个。
7.根据权利要求1所述的半导体器件，还包括形成在半导体主体内的接触沟槽，其中发射极区的直接邻接金属硅化物层的部分被形成在接触沟槽的内壁处。
8.根据权利要求7所述的半导体器件，其中金属硅化物层选择性地对接触沟槽底壁加衬里。
9.根据权利要求7所述的半导体器件，其中沟槽被完全填充有发射极电极。
10.一种用于制造半导体器件的方法，所述方法包括：
在具有第一表面和与第一表面相对的第二表面的半导体主体中形成第一导电类型的漂移区和第二互补导电类型的发射极区，发射极区邻接第一表面并且被配置为把电荷载流子注入到漂移区中，其中发射极区的直接邻接第一表面的部分中的净杂质浓度是最多1 x 1017 cm-3；
把金属层沉积在半导体主体的第一表面上；
执行金属层的硅化步骤以形成与发射极区直接欧姆接触的金属硅化物层，金属层与发射极区的直接邻接第一表面的部分接触；
去除金属层的未反应的金属。
11.根据权利要求10的方法，其中沉积金属层包括：
通过去除半导体主体上的电介质来暴露半导体主体的第一表面的部分；
在第一表面的暴露部分内形成接触沟槽，所述接触沟槽延伸到半导体主体中；以及
把金属层沉积在第一表面上以及沉积在接触沟槽的内壁处。
12.根据权利要求10的方法，还包括：
形成与金属硅化物层接触的第一金属层，第一金属层包括TiN、TiW、Ta 和TaN中的至少一个；以及
在第一金属层上形成第二金属层，第二金属层包括AlSiCu、AlCu和Cu中的至少一个。
13.根据权利要求10的方法，其中金属层包括Pt和Ir中的至少一个。
14.根据权利要求10的方法，其中硅化步骤在熔炉、RTP或LTA工艺中在300℃到700℃的温度下执行。
15.一种IGBT，包括：
包括IGBT单元的半导体主体， IGBT单元中的至少一个包括：第一导电类型的源极区、第二互补导电类型的主体区和第一导电类型的漂移区，所述漂移区通过主体区与源极区分离；以及
包括金属硅化物层的发射极电极，金属硅化物层直接邻接第二导电类型的主体区和补充区中的至少一个，其中主体区和补充区中的至少一个的直接邻接金属硅化物层的部分中的净杂质浓度是最多1 x 1017 cm-3。
16.根据权利要求15的IGBT，还包括：
绝缘栅极电极和填充有发射极电极的接触沟槽，接触沟槽从第一表面延伸到半导体主体中。
17.根据权利要求15的IGBT，其中发射极电极还包括在金属硅化物层上的第一金属层和第一金属层上的第二金属层，第一金属层包括TiN、TiW、Ta 和TaN中的至少一个，第二金属层包括AlSiCu、AlCu和Cu中的至少一个。
18.根据权利要求15的IGBT，其中金属硅化物层直接邻接源极区和主体区。
19.根据权利要求15的IGBT，其中补充区是二极管单元的阳极区，阳极区与漂移区形成pn结。
20.根据权利要求15的IGBT，其中补充区是边缘区域中的终止区，边缘区域包围包括IGBT单元的单元区域。
CN201510074493.8A 2014-02-12 2015-02-12 半导体器件，制造其的方法及发射极与杂质区电连接的igbt Active CN104835839B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/178419 2014-02-12
US14/178,419 US9240450B2 (en) 2014-02-12 2014-02-12 IGBT with emitter electrode electrically connected with impurity zone

Publications (2)

Publication Number Publication Date
CN104835839A true CN104835839A (zh) 2015-08-12
CN104835839B CN104835839B (zh) 2018-06-08

Family

ID=53676991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510074493.8A Active CN104835839B (zh) 2014-02-12 2015-02-12 半导体器件，制造其的方法及发射极与杂质区电连接的igbt

Country Status (3)

Country Link
US (1) US9240450B2 (zh)
CN (1) CN104835839B (zh)
DE (1) DE102015101762B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108257953A (zh) * 2016-12-29 2018-07-06 英飞凌科技股份有限公司 具有igbt区和不可切换二极管区的半导体器件
CN113053991A (zh) * 2019-12-26 2021-06-29 株洲中车时代半导体有限公司 逆导型igbt的元胞结构及逆导型igbt

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024413B2 (en) * 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
US9337270B2 (en) 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor device
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
DE102015117994B8 (de) 2015-10-22 2018-08-23 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP2018160594A (ja) * 2017-03-23 2018-10-11 株式会社東芝 半導体装置
US10833021B2 (en) 2017-06-29 2020-11-10 Alpha And Omega Semiconductor (Cayman) Ltd. Method for precisely aligning backside pattern to frontside pattern of a semiconductor wafer
US10170559B1 (en) * 2017-06-29 2019-01-01 Alpha And Omega Semiconductor (Cayman) Ltd. Reverse conducting IGBT incorporating epitaxial layer field stop zone and fabrication method
US20190006461A1 (en) 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
WO2019085850A1 (zh) * 2017-11-01 2019-05-09 苏州东微半导体有限公司 Igbt功率器件
US11869840B2 (en) 2018-07-03 2024-01-09 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US11367683B2 (en) 2018-07-03 2022-06-21 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
CN111129130B (zh) * 2018-10-30 2023-09-05 株洲中车时代半导体有限公司 一种沟槽栅igbt器件
JP7337739B2 (ja) * 2020-03-19 2023-09-04 株式会社東芝 半導体装置
CN116544231B (zh) * 2023-07-06 2023-09-29 上海埃积半导体有限公司 一种压接式igbt器件结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866492A (en) * 1986-02-28 1989-09-12 Polyfet Rf Devices, Inc. Low loss fet
US6107650A (en) * 1994-02-21 2000-08-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
CN101330101A (zh) * 2007-06-20 2008-12-24 三菱电机株式会社 半导体装置及其制造方法
CN103367145A (zh) * 2012-03-27 2013-10-23 北大方正集团有限公司 一种沟槽型vdmos器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2861629B2 (ja) 1992-05-27 1999-02-24 日本電気株式会社 半導体装置
MY115336A (en) 1994-02-18 2003-05-31 Ericsson Telefon Ab L M Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold
US6455403B1 (en) 1999-01-04 2002-09-24 Taiwan Semiconductor Manufacturing Company Shallow trench contact structure to solve the problem of schottky diode leakage
US7932556B2 (en) 2007-12-14 2011-04-26 Fairchild Semiconductor Corporation Structure and method for forming power devices with high aspect ratio contact openings
JPWO2009122486A1 (ja) * 2008-03-31 2011-07-28 三菱電機株式会社 半導体装置
US8203181B2 (en) 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
US9508711B2 (en) * 2013-12-04 2016-11-29 Infineon Technologies Ag Semiconductor device with bipolar junction transistor cells
US9543389B2 (en) * 2013-12-11 2017-01-10 Infineon Technologies Ag Semiconductor device with recombination region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866492A (en) * 1986-02-28 1989-09-12 Polyfet Rf Devices, Inc. Low loss fet
US6107650A (en) * 1994-02-21 2000-08-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
CN101330101A (zh) * 2007-06-20 2008-12-24 三菱电机株式会社 半导体装置及其制造方法
CN103367145A (zh) * 2012-03-27 2013-10-23 北大方正集团有限公司 一种沟槽型vdmos器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108257953A (zh) * 2016-12-29 2018-07-06 英飞凌科技股份有限公司 具有igbt区和不可切换二极管区的半导体器件
CN108257953B (zh) * 2016-12-29 2022-04-01 英飞凌科技股份有限公司 具有igbt区和不可切换二极管区的半导体器件
CN113053991A (zh) * 2019-12-26 2021-06-29 株洲中车时代半导体有限公司 逆导型igbt的元胞结构及逆导型igbt
WO2021128653A1 (zh) * 2019-12-26 2021-07-01 株洲中车时代半导体有限公司 逆导型igbt的元胞结构及逆导型igbt

Also Published As

Publication number Publication date
DE102015101762A1 (de) 2015-08-13
CN104835839B (zh) 2018-06-08
US9240450B2 (en) 2016-01-19
US20150228723A1 (en) 2015-08-13
DE102015101762B4 (de) 2023-09-28

Similar Documents

Publication Publication Date Title
CN104835839A (zh) 半导体器件,制造其的方法及发射极与杂质区电连接的igbt
JP6625673B2 (ja) 半導体デバイスおよびその製造方法
CN204257660U (zh) Igbt和半导体器件
JP2519369B2 (ja) 半導体装置
JP4994261B2 (ja) 低減されたオン抵抗を有するダイオード、および関連する製造方法
JP6711100B2 (ja) 炭化珪素半導体装置、炭化珪素半導体装置の製造方法および炭化珪素半導体装置の制御方法
JP2004511910A (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP2015156489A (ja) 後側の電極に直接隣接するゾーンを有する半導体素子およびｒｃ−ｉｇｂｔ
CN109564942B (zh) 半导体装置
JP5878331B2 (ja) 半導体装置及びその製造方法
CN104299997A (zh) 电荷补偿半导体器件
JP6004109B2 (ja) 半導体装置及びその製造方法
JP2004158813A (ja) 半導体装置及びその製造方法
TW201108394A (en) Field effect transistor with integrated tjbs diode
US20170256642A1 (en) Tunneling Field Effect Transistor
KR101655153B1 (ko) 반도체 소자 및 그 제조 방법
JP7127389B2 (ja) 炭化珪素半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
CN113130650B (zh) 功率半导体器件及其制备工艺
JP3963151B2 (ja) 炭化珪素半導体装置
JP5465937B2 (ja) 半導体装置、半導体装置の制御方法、半導体モジュール
TW201232781A (en) Semiconductor device and method for manufacturing same
JP6555284B2 (ja) 半導体装置
US6855983B1 (en) Semiconductor device having reduced on resistance
JP3916874B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant