JP2019186458A - スイッチング素子とその製造方法 - Google Patents

Abstract

【課題】 上部電極のコンタクト抵抗を低減する。【解決手段】 スイッチング素子であって、上面にトレンチが設けられている半導体基板と、前記トレンチの側面を覆う側面絶縁層と、前記トレンチの底面を覆う底面絶縁層と、前記トレンチ内に配置されているゲート電極と、前記ゲート電極の上面を覆う層間絶縁層と、前記層間絶縁層よりも上側に位置する前記トレンチの前記側面において前記半導体基板に接しているとともに前記半導体基板に含まれる元素と金属との化合物によって構成されている側面金属化合物層と、前記半導体基板の前記上面において前記半導体基板に接しているとともに前記半導体基板に含まれる元素と金属との化合物によって構成されている上面金属化合物層を有する。【選択図】図２

Description

本明細書に開示の技術は、スイッチング素子とその製造方法に関する。

特許文献１に開示のスイッチング素子は、トレンチ型のゲート電極を備えている。ゲート電極の上面は、層間絶縁層によって覆われている。層間絶縁層の上面は、半導体基板の上面よりも下側に配置されている。半導体基板の上面は、金属によって構成された上部電極によって覆われている。上部電極は、層間絶縁層よりも上側の部分のトレンチ内にも配置されている。上部電極は、半導体基板の上面とトレンチの側面（より詳細には、層間絶縁層よりも上側に位置するトレンチの側面）において、半導体基板に接している。上部電極が、半導体基板の上面だけでなくトレンチの側面でも半導体基板に接していることで、上部電極と半導体基板の間のコンタクト抵抗が低減される。

特開２００７−４８７６９号公報

本明細書では、特許文献１よりもさらに上部電極のコンタクト抵抗を低減する技術を提案する。

スイッチング素子であって、上面にトレンチが設けられている半導体基板と、前記トレンチの側面を覆う側面絶縁層と、前記トレンチの底面を覆う底面絶縁層と、前記トレンチ内に配置されているとともに前記側面絶縁層と前記底面絶縁層によって前記半導体基板から絶縁されているゲート電極と、前記ゲート電極の上面を覆う層間絶縁層と、前記層間絶縁層よりも上側に位置する前記トレンチの前記側面において前記半導体基板に接しているとともに前記半導体基板に含まれる元素と金属との化合物によって構成されている側面金属化合物層と、前記半導体基板の前記上面において前記半導体基板に接しているとともに前記半導体基板に含まれる元素と金属との化合物によって構成されている上面金属化合物層を有する。前記半導体基板が、前記上面金属化合物層と前記側面金属化合物層と前記側面絶縁層に接している第１導電型の第１領域と、前記第１領域の下側で前記側面絶縁層に接している第２導電型の第２領域と、前記第２領域の下側で前記側面絶縁層に接している第１導電型の第３領域を有する。

このスイッチング素子では、側面金属化合物層と上面金属化合物層が、上部電極（または、上部電極の一部）を構成している。側面金属化合物層は、層間絶縁層よりも上側に位置するトレンチの側面において前記半導体基板に接している。上面金属化合物層は、半導体基板の上面において半導体基板に接している。すなわち、上部電極は、トレンチの側面と半導体基板の上面において、半導体基板（特に、第１領域）に接している。また、側面金属化合物層と上面金属化合物層は、半導体基板に含まれる元素と金属との化合物によって構成されている。このため、側面金属化合物層と上面金属化合物層の半導体基板に対するコンタクト抵抗は極めて低い。したがって、このスイッチング素子の構造によれば、上部電極の半導体基板（特に、第１領域）に対するコンタクト抵抗を従来よりも低減することができる。

実施例１のＭＯＳＦＥＴの斜視図。 図１の平面ＩＩにおける断面図。 図１の平面ＩＩＩにおける断面図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例１のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの図２に対応する断面図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例３のＭＯＳＦＥＴの図２に対応する断面図。 実施例４のＭＯＳＦＥＴの図１に対応する斜視図。 実施例４のＭＯＳＦＥＴの図２に対応する断面図。

図１〜３は、実施例１のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図２は、図１の平面ＩＩにおける断面図であり、図３は図１の平面ＩＩＩにおける断面図である。図２、３に示すように、半導体基板１２の上面１２ａ上には、ソース電極７０が設けられている。図１では、説明のため、ソース電極７０の図示を省略している。

半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。複数のトレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２の内部に、ゲート絶縁層２４、ゲート電極２６、及び、層間絶縁層２８が配置されている。

ゲート絶縁層２４は、トレンチ２２の内面を覆っている。ゲート絶縁層２４は、トレンチ２２の側面を覆う側面絶縁層２４ａと、トレンチ２２の底面を覆う底面絶縁層２４ｂを有している。ゲート絶縁層２４は、酸化シリコンにより構成されている。

ゲート電極２６は、トレンチ２２内に配置されている。ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。ゲート電極２６は、ポリシリコンによって構成されている。

層間絶縁層２８は、ゲート電極２６の上面を覆っている。層間絶縁層２８は、酸化シリコンにより構成されている。

半導体基板１２の下面１２ｂには、ドレイン電極８０が配置されている。ドレイン電極８０は、半導体基板１２の下面１２ｂの略全体に接している。

図２、３に示すように、半導体基板１２の上面１２ａには、ソース電極７０が配置されている。ソース電極７０は、上面１２ａ上からトレンチ２２内まで分布している。ソース電極７０は、半導体基板１２の上面１２ａ、層間絶縁層２８よりも上側のトレンチ２２の側面、及び、層間絶縁層２８の上面を覆っている。ソース電極７０は、層間絶縁層２８によってゲート電極２６から絶縁されている。ソース電極７０は、ニッケルシリサイド層７２、チタンシリサイド層７４、バリアメタル層７６、及び、アルミニウム層７８を有している。

チタンシリサイド層７４は、層間絶縁層２８の上側に配置されている。チタンシリサイド層７４は、層間絶縁層２８に対して上側で隣接する位置でトレンチ２２の側面を覆っている。チタンシリサイド層７４は、チタンとシリコンの化合物により構成されている。

ニッケルシリサイド層７２は、半導体基板１２の上面１２ａ上からトレンチ２２内まで伸びている。ニッケルシリサイド層７２は、ニッケルとシリコンの化合物により構成されている。ニッケルシリサイド層７２は、半導体基板１２の上面１２ａを覆う上面ニッケルシリサイド層７２ｂと、トレンチ２２の側面を覆う側面ニッケルシリサイド層７２ａを有している。側面ニッケルシリサイド層７２ａは、チタンシリサイド層７４の上側に配置されている。側面ニッケルシリサイド層７２ａは、チタンシリサイド層７４に対して上側で隣接する位置でトレンチ２２の側面を覆っている。側面ニッケルシリサイド層７２ａの厚みは、上面ニッケルシリサイド層７２ｂの厚みよりも薄い。

バリアメタル層７６は、上面ニッケルシリサイド層７２ｂ上からトレンチ２２内まで伸びている。バリアメタル層７６は、ニッケルシリサイド層７２、チタンシリサイド層７４、及び、層間絶縁層２８の表面を覆っている。バリアメタル層７６は、チタンを含む金属（例えば、チタン単体、または、チタンとアルミニウム）により構成されている。

アルミニウム層７８は、半導体基板１２の上面１２ａの上部からトレンチ２２内まで伸びている。アルミニウム層７８は、バリアメタル層７６の表面を覆っている。

図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、及び、ドレイン領域３５が設けられている。

各ソース領域３０は、ｎ型領域である。図１、２に示すように、隣接する２つのトレンチ２２に挟まれた半導体領域（以下、トレンチ間領域という）のそれぞれに、複数のソース領域３０が配置されている。図１に示すように、各トレンチ間領域において、複数のソース領域３０が、ｙ方向に間隔を開けて配置されている。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、ソース電極７０にオーミック接触している。より詳細には、各ソース領域３０は、チタンシリサイド層７４、側面ニッケルシリサイド層７２ａ、及び、上面ニッケルシリサイド層７２ｂに対してオーミック接触している。ニッケルシリサイド層７２のソース領域３０に対するコンタクト抵抗は、チタンシリサイド層７４のソース領域３０に対するコンタクト抵抗よりも小さい。各ソース領域３０は、チタンシリサイド層７４の下側で側面絶縁層２４ａに接している。

ボディ領域３２は、ｐ型領域である。図１、３に示すように、ボディ領域３２は、複数のボディコンタクト領域３２ａと低濃度ボディ領域３２ｂを有している。

各ボディコンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型領域である。図１、３に示すように、各ボディコンタクト領域３２ａは、トレンチ間領域に設けられている。各ボディコンタクト領域３２ａは、半導体基板１２の上面１２ａに臨む範囲に配置されている。各トレンチ間領域に、複数のボディコンタクト領域３２ａが配置されている。各トレンチ間領域において、ソース領域３０とボディコンタクト領域３２ａが、ｙ方向に交互に配置されている。図３に示すように、各ボディコンタクト領域３２ａは、ソース電極７０にオーミック接触している。より詳細には、各ボディコンタクト領域３２ａは、チタンシリサイド層７４、側面ニッケルシリサイド層７２ａ、及び、上面ニッケルシリサイド層７２ｂに対してオーミック接触している。チタンシリサイド層７４のボディコンタクト領域３２ａに対するコンタクト抵抗は、ニッケルシリサイド層７２のボディコンタクト領域３２ａに対するコンタクト抵抗よりも小さい。各ボディコンタクト領域３２ａは、チタンシリサイド層７４の下側で側面絶縁層２４ａに接している。

低濃度ボディ領域３２ｂは、各ボディコンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型領域である。図１〜３に示すように、低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側に配置されている。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａに対して下側から接している。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側の全域に分布している。図２、３に示すように、低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側で、側面絶縁層２４ａに接している。低濃度ボディ領域３２ｂの下端は、ゲート電極２６の下端よりも上側に配置されている。

ドリフト領域３４は、ｎ型不純物濃度が低いｎ型領域である。図１〜３に示すように、ドリフト領域３４は、ボディ領域３２（より詳細には、低濃度ボディ領域３２ｂ）の下側に配置されている。ドリフト領域３４は、低濃度ボディ領域３２ｂに対して下側から接している。ドリフト領域３４は、低濃度ボディ領域３２ｂによって各ソース領域３０から分離されている。ドリフト領域３４は、各トレンチ間領域から各トレンチ２２よりも下側の領域まで分布している。ドリフト領域３４は、低濃度ボディ領域３２ｂの下側で側面絶縁層２４ａに接している。また、ドリフト領域３４は、底面絶縁層２４ｂに接している。

ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１〜３に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、ドレイン電極８０にオーミック接触している。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時に、ドレイン電極８０の電位はソース電極７０の電位よりも高い。ゲート電極２６に閾値以上の電位を印加すると、側面絶縁層２４ａに隣接する範囲の低濃度ボディ領域３２ｂにチャネルが形成される。すると、ソース電極７０から、ソース領域３０、チャネル、ドリフト領域３４、及び、ドレイン領域３５を介して、ドレイン電極８０へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。ソース領域３０が、半導体基板１２の上面１２ａだけでなくトレンチ２２の側面でもソース電極７０にオーミック接触しているので、ソース領域３０とソース電極７０の間のコンタクト抵抗が小さい。特に、半導体基板１２の上面１２ａとトレンチ２２の側面に亘って、ソース領域３０とソース電極７０の界面にシリサイド層（すなわち、チタンシリサイド層７４とニッケルシリサイド層７２）が設けられているので、ソース領域３０とソース電極７０の間のコンタクト抵抗が極めて小さい。さらに、側面ニッケルシリサイド層７２ａの厚みが上面ニッケルシリサイド層７２ｂの厚みよりも薄いので、側面ニッケルシリサイド層７２ａによってソース領域３０とソース電極７０の間のコンタクト抵抗がより低減されている。したがって、ＭＯＳＦＥＴ１０では、オン抵抗が小さい。

また、このＭＯＳＦＥＴ１０では、ボディコンタクト領域３２ａがソース電極７０にオーミック接触している。すなわち、低濃度ボディ領域３２ｂが、ボディコンタクト領域３２ａを介してソース電極７０に接続されている。このため、低濃度ボディ領域３２ｂの電位が安定しており、ＭＯＳＦＥＴ１０が安定して動作することができる。特に、ボディコンタクト領域３２ａが、半導体基板１２の上面１２ａだけでなくトレンチ２２の側面でもソース電極７０にオーミック接触しているので、ボディコンタクト領域３２ａとソース電極７０の間のコンタクト抵抗が小さい。特に、半導体基板１２の上面１２ａとトレンチ２２の側面に亘って、ボディコンタクト領域３２ａとソース電極７０の界面にシリサイド層（すなわち、チタンシリサイド層７４とニッケルシリサイド層７２）が設けられているので、ボディコンタクト領域３２ａとソース電極７０の間のコンタクト抵抗が極めて小さい。したがって、ＭＯＳＦＥＴ１０では、ボディコンタクト領域３２ａとソース電極７０の間でキャリアが移動するときに生じる損失が小さい。

また、このＭＯＳＦＥＴ１０では、トレンチ２２の側面にチタンシリサイド層７４と側面ニッケルシリサイド層７２ａが設けられている。また、トレンチ２２の長手方向に沿って、ソース領域３０とボディコンタクト領域３２ａが交互に繰り返し設けられている。このため、ソース領域３０とボディコンタクト領域３２ａが、チタンシリサイド層７４と側面ニッケルシリサイド層７２ａに接している。チタンシリサイド層７４はボディコンタクト領域３２ａに対して特に低いコンタクト抵抗を有し、ニッケルシリサイド層７２はソース領域３０に対して特に低いコンタクト抵抗を有する。したがって、この構成によれば、ソース領域３０とボディコンタクト領域３２ａを、ソース電極７０に対して極めて低いコンタクト抵抗で接触させることができる。

次に、図４〜１６を用いて、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、図４〜１６は、図２に相当する断面を示している。ＭＯＳＦＥＴ１０は、ドリフト領域３４によって構成された半導体基板１２（加工前の半導体基板１２）から製造される。まず、図４に示すように、半導体基板１２内に、低濃度ボディ領域３２ｂとソース領域３０を形成する。また、図示していないが、図３の断面に相当する位置に、ボディコンタクト領域３２ａを形成する。ボディコンタクト領域３２ａ、低濃度ボディ領域３２ｂ、及び、ソース領域３０は、エピタキシャル成長、イオン注入等によって形成することができる。

次に、図５に示すように、半導体基板１２の上面１２ａを選択的にエッチングすることによって、トレンチ２２を形成する。ここでは、トレンチ２２が、ソース領域３０、ボディコンタクト領域３２ａ、及び、低濃度ボディ領域３２ｂを貫通してドリフト領域３４に達するように、トレンチ２２を形成する。

次に、図６に示すように、半導体基板１２の上面１２ａ上とトレンチ２２の内面を覆うように、酸化シリコンによって構成された絶縁層９０を形成する。トレンチ２２の底面を覆う絶縁層９０が底面絶縁層２４ｂであり、トレンチ２２の側面を覆う絶縁層９０が側面絶縁層２４ａである。

次に、図６に示すように、絶縁層９０の表面に、ポリシリコンを堆積させる。これによって、ゲート電極２６を形成する。ゲート電極２６は、半導体基板１２の上面１２ａよりも上側とトレンチ２２内に形成される。

次に、ゲート電極２６をエッチングする。これによって、図７に示すように、半導体基板１２の上面１２ａの上部のゲート電極２６を除去する。また、トレンチ２２内にゲート電極２６を残存させる。ここでは、残存するゲート電極２６の上面が、半導体基板１２の上面１２ａよりも下側に位置するように、ゲート電極２６をエッチングする。また、残存するゲート電極２６の上面が、ソース領域３０の下端よりも上側に位置するように、ゲート電極２６をエッチングする。

次に、図８に示すように、絶縁層９０の表面とゲート電極２６の上面に、酸化シリコンによって構成された絶縁層９２を堆積させる。すなわち、トレンチ２２の内部と半導体基板１２の上面１２ａの上部に、絶縁層９２を堆積させる。以下では、絶縁層９２と絶縁層９０が一体化した絶縁層を、絶縁層９４という。

次に、絶縁層９４をエッチングする。これによって、図９に示すように、半導体基板１２の上面１２ａの上部の絶縁層９４を除去する。また、トレンチ２２内（すなわち、ゲート電極２６上）に絶縁層９４を残存させる。トレンチ２２内に残存する絶縁層９４が、層間絶縁層２８である。ここでは、層間絶縁層２８の上面が、半導体基板１２の上面１２ａよりも下側に位置するように、絶縁層９４をエッチングする。なお、ここでは、反応性イオンエッチング（ＲＩＥ：reactive ion etching）により絶縁層９４をエッチングする。絶縁層９４をエッチングする際には、半導体基板１２の上面１２ａの上部の絶縁層９４が除去された後に、トレンチ２２内の絶縁層９４がエッチングされる。このため、トレンチ２２内の絶縁層９４をエッチングしているときに、露出している半導体基板１２の上面１２ａにイオンが衝突し、上面１２ａ近傍の半導体層に結晶欠陥が形成される。

次に、図１０に示すように、半導体基板１２の表面と層間絶縁層２８の上面に、ニッケル層９６を堆積させる。ここでは、５０〜１００ｎｍの厚さでニッケル層９６を堆積させる。ニッケル層９６は、半導体基板１２の上面１２ａとトレンチ２２の内面（より詳細には、層間絶縁層２８の上面よりも上側のトレンチ２２の内面）を覆うように形成する。

次に、半導体基板１２を加熱する。ここでは、７００〜１１００℃の温度で半導体基板１２を熱処理する。すると、ニッケル層９６中のニッケルと半導体基板１２中のシリコンが反応する。その結果、図１１に示すように、ニッケル層９６と半導体基板１２の界面にニッケルシリサイド層７２が形成される。上述したように、絶縁層９４をエッチングする工程において、上面１２ａ近傍の半導体層に結晶欠陥が形成される。このため、上面ニッケルシリサイド層７２ｂの厚みが、側面ニッケルシリサイド層７２ａの厚みよりも厚くなる。上面１２ａ近傍の半導体層に形成される結晶欠陥の量の製造ばらつきが大きいので、上面ニッケルシリサイド層７２ｂの厚みの製造ばらつきは大きい。これに対し、トレンチ２２の側面近傍の半導体層には結晶欠陥があまり形成されないので、側面ニッケルシリサイド層７２ａの厚みの製造ばらつきは小さい。したがって、側面ニッケルシリサイド層７２ａを、上面ニッケルシリサイド層７２ｂよりも、安定して薄い厚みで形成することができる。

次に、図１２に示すように、シリサイド化しなかったニッケル層９６をエッチングにより除去する。

次に、図１３に示すように、層間絶縁層２８の上面をエッチングすることによって、層間絶縁層２８の上面を下側へ移動させる。その結果、トレンチ２２の側面のうち、層間絶縁層２８の上側であって側面ニッケルシリサイド層７２ａの下側の範囲６０に、半導体基板１２（すなわち、ＳｉＣ層）が露出する。

次に、図１４に示すように、層間絶縁層２８の上面、層間絶縁層２８の上面よりも上側のトレンチ２２の側面、及び、上面ニッケルシリサイド層７２ｂの上面を覆うようにバリアメタル層７６（チタンを含む金属の層）を堆積させる。したがって、範囲６０内の半導体基板１２の表面が、バリアメタル層７６によって覆われる。ここでは、５０〜１００ｎｍの厚さで、バリアメタル層７６を形成する。

次に、半導体基板１２を加熱する。ここでは、７００〜９５０℃の温度で半導体基板１２を熱処理する。すると、範囲６０内において、バリアメタル層７６中のチタンと半導体基板１２中のシリコンが反応する。その結果、図１５に示すように、バリアメタル層７６と半導体基板１２の界面にチタンシリサイド層７４が形成される。

次に、図１６に示すように、バリアメタル層７６の表面（すなわち、上面１２ａの上部とトレンチ２２内）に、アルミニウム層７８を堆積させる。これによって、ソース電極７０が完成する。

その後、ドレイン領域３５とドレイン電極８０を形成することで、図１〜３に示すＭＯＳＦＥＴ１０が完成する。

以上に説明したように、この製造方法によれば、層間絶縁層２８よりも上側のトレンチ２２の側面と半導体基板１２の上面１２ａにシリサイド層（ニッケルシリサイド層７２とチタンシリサイド層７４）が設けられたＭＯＳＦＥＴ１０を製造することができる。したがって、ソース電極７０をソース領域３０及びボディコンタクト領域３２ａに低いコンタクト抵抗で接触させることができる。特に、ニッケルシリサイド層７２をソース領域３０に接触させ、チタンシリサイド層７４をボディコンタクト領域３２ａに接触させることができるので、ソース領域３０及びボディコンタクト領域３２ａの両方に対して低いコンタクト抵抗でソース電極７０を接触させることができる。

また、この製造方法では、側面ニッケルシリサイド層７２ａを、上面ニッケルシリサイド層７２ｂよりも、安定して薄い厚みで形成することができる。したがって、トレンチ２２の側面において、極めて低いコンタクト抵抗でソース電極７０をソース領域３０に接触させることができると共に、ソース電極７０のソース領域３０に対するコンタクト抵抗の製造ばらつきを抑制することができる。

また、ＳｉＣによって構成された半導体基板１２では、ソース領域３０をｎ型不純物のイオン注入によって形成する場合、上面１２ａにおけるｎ型不純物濃度が、深い位置におけるｎ型不純物濃度よりも低くなる。このため、トレンチ２２の側面においてソース領域３０がソース電極７０に接触すると、上面１２ａよりもｎ型不純物濃度が高い部分でソース領域３０がソース電極７０に接触する。これによっても、ソース電極７０のソース領域３０に対するコンタクト抵抗が低減される。

図１７は、実施例２のＭＯＳＦＥＴの図２に対応する断面図を示している。実施例２のＭＯＳＦＥＴは、バリアメタル層７６を有さない点と、ニッケルシリサイド層７２とチタンシリサイド層７４の位置が入れ替わっている点で、実施例１のＭＯＳＦＥＴ１０と異なる。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。

実施例２のＭＯＳＦＥＴでは、ニッケルシリサイド層７２が、層間絶縁層２８に対して上側で隣接する位置で、トレンチ２２の側面を覆っている。また、実施例２のＭＯＳＦＥＴでは、チタンシリサイド層７４が、ニッケルシリサイド層７２に対して上側で隣接する位置で、トレンチ２２の側面を覆っている。また、チタンシリサイド層７４は、半導体基板１２の上面１２ａも覆っている。

実施例２の構成でも、ソース領域３０及びボディコンタクト領域３２ａが、低いコンタクト抵抗でソース電極７０に接触することができる。

実施例２のＭＯＳＦＥＴの製造工程では、実施例１の製造方法と同様の方法によって図９に示す段階まで加工を行う。次に、図１８に示すように、チタンを含む金属によって構成された金属層６２を堆積させる。ここでは、半導体基板１２の上面１２ａとトレンチ２２の内面を覆うように金属層６２を形成する。ここでは、５０〜１００ｎｍの厚さで金属層６２を形成する。

次に、半導体基板１２を加熱する。ここでは、７００〜１１００℃の温度で半導体基板１２を熱処理する。すると、金属層６２中のチタンと半導体基板１２中のシリコンが反応する。その結果、図１９に示すように、金属層６２と半導体基板１２の界面にチタンシリサイド層７４が形成される。ここでは、トレンチ２２の側面近傍の半導体層中に存在する結晶欠陥が少ないので、側面チタンシリサイド層７４ａの厚みが、上面チタンシリサイド層７４ｂの厚みよりも薄くなる。したがって、側面チタンシリサイド層７４ａの抵抗を低減することができる。その後、反応しなかった金属層６２をエッチングにより除去する。

次に、図２０に示すように、層間絶縁層２８の上面をエッチングすることによって、層間絶縁層２８の上面を下側へ移動させる。すると、トレンチ２２の側面のうち、層間絶縁層２８と側面チタンシリサイド層７４ａの間の範囲６４において、半導体基板１２が露出する。

次に、図２１に示すように、層間絶縁層２８の上面、層間絶縁層２８の上面よりも上側のトレンチ２２の側面、及び、上面チタンシリサイド層７４ｂの上面を覆うようにニッケル層９８を堆積させる。ここでは、５０〜１００ｎｍの厚さでニッケル層９８を形成する。

次に、半導体基板１２を加熱する。ここでは、７００〜９５０℃の温度で半導体基板１２を熱処理する。すると、範囲６４内において、ニッケル層９８中のニッケルと半導体基板１２中のシリコンが反応する。その結果、図２２に示すように、ニッケル層９８と半導体基板１２の界面にニッケルシリサイド層７２が形成される。次に、反応しなかったニッケル層９８を除去する。その後、アルミニウム層７８、ドレイン領域３５、及び、ドレイン電極８０を形成することで、図１７に示すＭＯＳＦＥＴが完成する。

図２３は、実施例３のＭＯＳＦＥＴを示している。実施例１、２のＭＯＳＦＥＴは、ニッケルシリサイド層７２とチタンシリサイド層７４を有していた。これに対し、実施例３のＭＯＳＦＥＴは、ニッケルシリサイド層７２を有する一方で、チタンシリサイド層７４を有していない。また、実施例３のＭＯＳＦＥＴは、バリアメタル層７６を有していない。実施例３のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴと等しい。

実施例３のＭＯＳＦＥＴでは、ソース電極７０と半導体基板１２の界面全体に、ニッケルシリサイド層７２が設けられている。ニッケルシリサイド層７２は、ｎ型のソース領域３０に対して極めて低いコンタクト抵抗を有する一方で、ｐ型のボディコンタクト領域３２ａに対しても比較的低いコンタクト抵抗を有する。実施例３のＭＯＳＦＥＴでも、半導体基板１２の上面１２ａに加えて、トレンチ２２の内面でも、ソース電極７０がソース領域３０及びボディコンタクト領域３２ａに対して低いコンタクト抵抗で接触する。したがって、実施例３のＭＯＳＦＥＴでも、損失が生じ難い。

実施例３のＭＯＳＦＥＴの製造工程では、実施例１の製造方法と同様の方法によって図１２に示す段階まで加工を行う。次に、ニッケルシリサイド層７２の表面と層間絶縁層２８の上面を覆うように、アルミニウム層７８を形成することで、図２３に示すソース電極７０が完成する。その後、ドレイン領域３５、及び、ドレイン電極８０を形成することで、図２３に示すＭＯＳＦＥＴが完成する。

図２４、２５は、実施例４のＭＯＳＦＥＴを示している。なお、図２４では、ソース電極７０の図示を省略している。図２５に示すように、実施例４のＭＯＳＦＥＴのソース電極７０は、実施例３のＭＯＳＦＥＴのソース電極７０と同じ構造を備えている。実施例４のＭＯＳＦＥＴでは、実施例３のＭＯＳＦＥＴと同様の製造方法で、ソース電極７０を形成することができる。図２４、２５に示すように、実施例４のＭＯＳＦＥＴでは、ソース領域３０とボディコンタクト領域３２ａの配置が、実施例３のＭＯＳＦＥＴとは異なる。実施例４のＭＯＳＦＥＴのその他の構成は、実施例３のＭＯＳＦＥＴと等しい。

実施例３のＭＯＳＦＥＴでは、図１のように、ソース領域３０とボディコンタクト領域３２ａがｙ方向において交互に繰り返し設けられていた。これに対し、実施例４のＭＯＳＦＥＴでは、図２４に示すように、ソース領域３０が、トレンチ２２の側面に沿ってｙ方向に長く伸びている。ボディコンタクト領域３２ａは、トレンチ２２の側面に接しない位置に配置されている。このため、層間絶縁層２８よりも上側のトレンチ２２の側面の略全域において、ソース電極７０（すなわち、側面ニッケルシリサイド層７２ａ）が、ソース領域３０と接触する。この構成によれば、ソース電極７０をソース領域３０に対してより低いコンタクト抵抗で接触させることができる。

なお、上述した実施例１〜４では、半導体基板１２がＳｉＣにより構成されていたが、半導体基板が他の材料により構成されていてもよい。例えば、半導体基板がガリウム系材料（ＧａＮ、ＧａＡｓ、ＧａＰ等）により構成されている場合には、ソース電極と半導体基板との界面に、半導体基板を構成する材料（例えば、ガリウム）と金属（例えば、チタン）の化合物により構成された金属化合物層を設けることができる。

また、上述した実施例１〜４では、ソース領域３０、ボディコンタクト領域３２ａ、及び、低濃度ボディ領域３２ｂを、トレンチ２２を形成する前に形成した。しかしながら、ソース領域３０、ボディコンタクト領域３２ａ、及び、低濃度ボディ領域３２ｂの少なくとも１つを、トレンチ２２を形成した後に形成してもよい。

また、上述した実施例１〜４では、ＭＯＳＦＥＴについて説明したが、ＭＯＳＦＥＴ以外のスイッチング素子（例えば、ＩＧＢＴ（insulated gate bipolar transistor）等)に本明細書に開示の技術を適用してもよい。

以下に、実施例の構成要素と請求項の構成要素との関係について説明する。実施例の側面ニッケルシリサイド層７２ａは、請求項の側面金属化合物層の一例である。実施例１の側面ニッケルシリサイド層７２ａは、請求項の第１側面金属化合物層の一例である。実施例１の上面ニッケルシリサイド層７２ｂは、請求項の上面金属化合物層の一例である。実施例１のチタンシリサイド層７４は、請求項の第２側面金属化合物層の一例である。実施例２の側面チタンシリサイド層７４ａは、請求項の第１側面金属化合物層の一例である。実施例２の上面チタンシリサイド層７４ｂは、請求項の上面金属化合物層の一例である。実施例２のニッケルシリサイド層７２は、請求項の第２側面金属化合物層の一例である。実施例３、４の側面ニッケルシリサイド層７２ａは、請求項の側面金属化合物層の一例である。実施例３、４の上面ニッケルシリサイド層７２ｂは、請求項の上面金属化合物層の一例である。実施例１〜４のソース領域３０は、請求項の第１領域の一例である。実施例１〜４のボディ領域３２は、請求項の第２領域の一例である。実施例１〜４のドリフト領域３４は、請求項の第３領域の一例である。実施例１〜４のボディコンタクト領域３２ａは、請求項のコンタクト領域の一例である。実施例１〜４の低濃度ボディ領域３２ｂは、請求項の低濃度領域の一例である。実施例１のニッケル層９６は、請求項の上面金属層及び第１側面金属層の一例である。実施例２の金属層６２は、請求項の上面金属層及び第１側面金属層の一例である。実施例１のバリアメタル層７６は、請求項の第２側面金属層の一例である。実施例２のニッケル層９８は、請求項の第２側面金属層の一例である。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例のスイッチング素子では、側面金属化合物層の厚みが、上面金属化合物層の厚みよりも薄くてもよい。

側面金属化合物層の厚みを上面金属化合物層の厚みよりも薄くすることで、側面金属化合物層の抵抗を低減することができる。この構造によれば、上部電極をより低抵抗化することができる。

本明細書が開示する一例のスイッチング素子では、半導体基板が、シリコンを含んでいてもよい。また、側面金属化合物層と上面金属化合物層が、シリサイドにより構成されていてもよい。

シリサイドによれば、側面金属化合物層及び上面金属化合物層の半導体基板に対するコンタクト抵抗を低減することができる。

本明細書が開示する一例のスイッチング素子では、側面金属化合物層が、半導体基板に含まれる元素と第１金属との化合物によって構成されている第１側面金属化合物層と、半導体基板に含まれる元素と第１金属とは異なる第２金属との化合物によって構成されている第２側面金属化合物層を有していてもよい。第２領域が、コンタクト領域と、コンタクト領域に接するとともにコンタクト領域よりも第２導電型不純物濃度が低い低濃度領域を有していてもよい。第１領域が、第１側面金属化合物層に接していてもよい。コンタクト領域が、第２側面金属化合物層に接していてもよい。低濃度領域が、第１領域の下側で側面絶縁層に接していてもよい。

この構成によれば、第１側面金属化合物層を第１領域に対するコンタクト抵抗が低い金属化合物により構成し、第２側面金属化合物層をコンタクト領域に対するコンタクト抵抗が低い金属化合物により構成することができる。第１領域及びコンタクト領域の両方に対して、低いコンタクト抵抗を実現することができる。

本明細書が開示する一例のスイッチング素子では、第２側面金属化合物層が、第１側面金属化合物層の下側に配置されていてもよい。

本明細書が開示する一例のスイッチング素子では、半導体基板が、ＳｉＣにより構成されていてもよい。第１側面金属化合物層と上面金属化合物層が、ニッケルシリサイドにより構成されていてもよい。第２側面金属化合物層が、チタンシリサイドにより構成されていてもよい。

この構成によれば、第１領域及びコンタクト領域の両方に対して、低いコンタクト抵抗を実現することができる。

本明細書が開示する一例のスイッチング素子では、半導体基板の上面において、第１領域とコンタクト領域が、トレンチの長手方向に沿って交互に繰り返し設けられていてもよい。

本明細書は、新たなスイッチング素子の製造方法を提案する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの側面を覆う側面絶縁層と前記トレンチの底面を覆う底面絶縁層を形成する工程と、前記トレンチ内と前記半導体基板の前記上面の上部にゲート電極を堆積させる工程と、前記ゲート電極をエッチングする工程であって、前記半導体基板の前記上面の上部の前記ゲート電極を除去し、前記トレンチ内に残存する前記ゲート電極の上面が前記半導体基板の前記上面よりも下側に位置するように前記トレンチ内に前記ゲート電極を残存させる工程と、前記トレンチ内に残存する前記ゲート電極の前記上面の上部と前記半導体基板の前記上面の上部に層間絶縁層を堆積させる工程と、前記層間絶縁層をエッチングする工程であって、前記半導体基板の前記上面の上部の前記層間絶縁層を除去するとともに前記トレンチ内に残存する前記層間絶縁層の上面が前記半導体基板の前記上面よりも下側に位置するように前記トレンチ内に前記層間絶縁層を残存させる工程と、前記半導体基板の前記上面を覆う上面金属層及び前記トレンチ内に残存する前記層間絶縁層の前記上面よりも上側の前記トレンチの前記側面を覆う第１側面金属層を形成する工程と、前記半導体基板を加熱する工程であって、前記第１側面金属層と前記半導体基板とを反応させることによって第１側面金属化合物層を形成するとともに前記上面金属層と前記半導体基板とを反応させることによって上面金属化合物層を形成する工程を有する。前記スイッチング素子が、前記上面金属化合物層と前記第１側面金属化合物層と前記側面絶縁層に接している第１導電型の第１領域と、前記第１領域の下側で前記側面絶縁層に接している第２導電型の第２領域と、前記第２領域の下側で前記側面絶縁層に接している第１導電型の第３領域を有する。

なお、第１領域、第２領域及び第３領域は、どのようなタイミングで形成されてもよい。例えば、第１領域、第２領域及び第３領域の一部または全部を、トレンチよりも先に形成してもよいし、ゲート電極を形成した後に形成してもよい。

この製造方法によれば、側面金属化合物層と上面金属化合物層を有するスイッチング素子を製造することができる。

本明細書が開示する一例の製造方法においては、層間絶縁層をエッチングする工程では、反応性イオンエッチングによって層間絶縁層をエッチングしてもよい。また、第１側面金属化合物層の厚みが、上面金属化合物層の厚みよりも薄くてもよい。

この製造方法では、層間絶縁膜をエッチングする工程において、半導体基板の上面にダメージが加わる一方で、トレンチの側面にはダメージがほとんど加わらない。このため、第１側面金属化合物層と上面金属化合物層を形成する工程では、第１側面金属層が上面金属化合物層よりも薄く形成される。第１側面金属化合物層の厚みを上面金属化合物層の厚みよりも薄くすることで、側面金属化合物層の抵抗を低減することができる。

本明細書が開示する一例の製造方法においては、半導体基板がシリコンを含んでおり、第１側面金属化合物層と上面金属化合物層がシリサイドにより構成されていてもよい。

シリサイドによれば、側面金属化合物層及び上面金属化合物層の半導体基板に対するコンタクト抵抗を低減することができる。

本明細書が開示する一例の製造方法においては、第１側面金属化合物層と上面金属化合物層を形成する工程の後にトレンチ内に残存する層間絶縁層をエッチングすることによって層間絶縁層の上面を下側へ移動させる工程と、層間絶縁層の上面を下側へ移動させることでトレンチの側面に露出した半導体基板の表面を覆うとともに第１側面金属層とは異なる金属によって構成されている第２側面金属層を形成する工程と、半導体基板を加熱して第２側面金属層と半導体基板とを反応させることによって第２側面金属化合物層を形成する工程をさらに有していてもよい。第２領域が、コンタクト領域と、コンタクト領域に接するとともにコンタクト領域よりも第２導電型不純物濃度が低い低濃度領域を有していてもよい。コンタクト領域が、第２側面金属化合物層に接していてもよい。低濃度領域が、第１領域の下側で側面絶縁層に接していてもよい。

この構成によれば、第１側面金属化合物層を第１領域に対するコンタクト抵抗が低い金属化合物により構成し、第２側面金属化合物層をコンタクト領域に対するコンタクト抵抗が低い金属化合物により構成することができる。第１領域及びコンタクト領域の両方に対して、低いコンタクト抵抗を実現することができる。

本明細書が開示する一例の製造方法においては、半導体基板がＳｉＣにより構成されており、第１側面金属化合物層と上面金属化合物層がニッケルシリサイドにより構成されており、第２側面金属化合物層がチタンシリサイドにより構成されていてもよい。

この構成によれば、第１領域及びコンタクト領域の両方に対して、低いコンタクト抵抗を実現することができる。

本明細書が開示する一例の製造方法においては、半導体基板の上面において、第１領域とコンタクト領域が、トレンチの長手方向に沿って交互に繰り返し設けられていてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１２ ：半導体基板
２２ ：トレンチ
２４ ：ゲート絶縁層
２４ａ ：側面絶縁層
２４ｂ ：底面絶縁層
２６ ：ゲート電極
２８ ：層間絶縁層
３０ ：ソース領域
３２ ：ボディ領域
３２ａ ：ボディコンタクト領域
３２ｂ ：低濃度ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
７０ ：ソース電極
７２ ：ニッケルシリサイド層
７２ａ ：側面ニッケルシリサイド層
７２ｂ ：上面ニッケルシリサイド層
７４ ：チタンシリサイド層
７６ ：バリアメタル層
７８ ：アルミニウム層
８０ ：ドレイン電極

Claims (13)

1. スイッチング素子であって、
   上面にトレンチが設けられている半導体基板と、
   前記トレンチの側面を覆う側面絶縁層と、
   前記トレンチの底面を覆う底面絶縁層と、
   前記トレンチ内に配置されており、前記側面絶縁層と前記底面絶縁層によって前記半導体基板から絶縁されているゲート電極と、
   前記ゲート電極の上面を覆う層間絶縁層と、
   前記層間絶縁層よりも上側に位置する前記トレンチの前記側面において前記半導体基板に接しており、前記半導体基板に含まれる元素と金属との化合物によって構成されている側面金属化合物層と、
   前記半導体基板の前記上面において前記半導体基板に接しており、前記半導体基板に含まれる元素と金属との化合物によって構成されている上面金属化合物層、
   を有し、
   前記半導体基板が、
   前記上面金属化合物層と前記側面金属化合物層と前記側面絶縁層に接している第１導電型の第１領域と、
   前記第１領域の下側で前記側面絶縁層に接している第２導電型の第２領域と、
   前記第２領域の下側で前記側面絶縁層に接している第１導電型の第３領域、
   を有するスイッチング素子。
2. 前記側面金属化合物層の厚みが、前記上面金属化合物層の厚みよりも薄い請求項１のスイッチング素子。
3. 前記半導体基板が、シリコンを含んでおり、
   前記側面金属化合物層と前記上面金属化合物層が、シリサイドにより構成されている請求項１または２のスイッチング素子。
4. 前記側面金属化合物層が、前記半導体基板に含まれる元素と第１金属との化合物によって構成されている第１側面金属化合物層と、前記半導体基板に含まれる元素と前記第１金属とは異なる第２金属との化合物によって構成されている第２側面金属化合物層を有し、
   前記第２領域が、コンタクト領域と、前記コンタクト領域に接するとともに前記コンタクト領域よりも第２導電型不純物濃度が低い低濃度領域を有し、
   前記第１領域が、前記第１側面金属化合物層に接しており、
   前記コンタクト領域が、前記第２側面金属化合物層に接しており、
   前記低濃度領域が、前記第１領域の下側で前記側面絶縁層に接している、
   請求項１〜３のいずれか一項のスイッチング素子。
5. 前記第２側面金属化合物層が、前記第１側面金属化合物層の下側に配置されている請求項４のスイッチング素子。
6. 前記半導体基板が、ＳｉＣ（炭化シリコン）により構成されており、
   前記第１側面金属化合物層と前記上面金属化合物層が、ニッケルシリサイドにより構成されており、
   前記第２側面金属化合物層が、チタンシリサイドにより構成されている、
   請求項４または５のスイッチング素子。
7. 前記半導体基板の前記上面において、前記第１領域と前記コンタクト領域が、前記トレンチの長手方向に沿って交互に繰り返し設けられている請求項４〜６のいずれか一項のスイッチング素子。
8. スイッチング素子の製造方法であって、
   半導体基板の上面にトレンチを形成する工程と、
   前記トレンチの側面を覆う側面絶縁層と前記トレンチの底面を覆う底面絶縁層を形成する工程と、
   前記トレンチ内と前記半導体基板の前記上面の上部に、ゲート電極を堆積させる工程と、
   前記ゲート電極をエッチングする工程であって、前記半導体基板の前記上面の上部の前記ゲート電極を除去し、前記トレンチ内に残存する前記ゲート電極の上面が前記半導体基板の前記上面よりも下側に位置するように前記トレンチ内に前記ゲート電極を残存させる工程と、
   前記トレンチ内に残存する前記ゲート電極の前記上面の上部と前記半導体基板の前記上面の上部に、層間絶縁層を堆積させる工程と、
   前記層間絶縁層をエッチングする工程であって、前記半導体基板の前記上面の上部の前記層間絶縁層を除去し、前記トレンチ内に残存する前記層間絶縁層の上面が前記半導体基板の前記上面よりも下側に位置するように前記トレンチ内に前記層間絶縁層を残存させる工程と、
   前記半導体基板の前記上面を覆う上面金属層、及び、前記トレンチ内に残存する前記層間絶縁層の前記上面よりも上側の前記トレンチの前記側面を覆う第１側面金属層を形成する工程と、
   前記半導体基板を加熱する工程であって、前記第１側面金属層と前記半導体基板とを反応させることによって第１側面金属化合物層を形成するとともに前記上面金属層と前記半導体基板とを反応させることによって上面金属化合物層を形成する工程、
   を有し、
   前記スイッチング素子が、
   前記上面金属化合物層と前記第１側面金属化合物層と前記側面絶縁層に接している第１導電型の第１領域と、
   前記第１領域の下側で前記側面絶縁層に接している第２導電型の第２領域と、
   前記第２領域の下側で前記側面絶縁層に接している第１導電型の第３領域、
   を有することを特徴とするスイッチング素子の製造方法。
9. 前記層間絶縁層をエッチングする工程では、反応性イオンエッチングによって前記層間絶縁層をエッチングし、
   前記第１側面金属化合物層の厚みが、前記上面金属化合物層の厚みよりも薄い、
   ことを特徴とする請求項８のスイッチング素子の製造方法。
10. 前記半導体基板が、シリコンを含んでおり、
    前記第１側面金属化合物層と前記上面金属化合物層が、シリサイドにより構成されている、
    ことを特徴とする請求項８または９のスイッチング素子の製造方法。
11. 前記第１側面金属化合物層と前記上面金属化合物層を形成する工程の後に前記トレンチ内に残存する前記層間絶縁層をエッチングすることによって、前記層間絶縁層の前記上面を下側へ移動させる工程と、
    前記層間絶縁層の前記上面を下側へ移動させることで前記トレンチの前記側面に露出した前記半導体基板の表面を覆い、前記第１側面金属層とは異なる金属によって構成されている第２側面金属層を形成する工程と、
    前記半導体基板を加熱して前記第２側面金属層と前記半導体基板とを反応させることによって、第２側面金属化合物層を形成する工程、
    をさらに有し、
    前記第２領域が、コンタクト領域と、前記コンタクト領域に接するとともに前記コンタクト領域よりも第２導電型不純物濃度が低い低濃度領域を有し、
    前記コンタクト領域が、前記第２側面金属化合物層に接しており、
    前記低濃度領域が、前記第１領域の下側で前記側面絶縁層に接している、
    ことを特徴とする請求項８〜１０のいずれか一項のスイッチング素子の製造方法。
12. 前記半導体基板が、ＳｉＣ（炭化シリコン）により構成されており、
    前記第１側面金属化合物層と前記上面金属化合物層が、ニッケルシリサイドにより構成されており、
    前記第２側面金属化合物層が、チタンシリサイドにより構成されている、
    ことを特徴とする請求項１１のスイッチング素子の製造方法。
13. 前記半導体基板の前記上面において、前記第１領域と前記コンタクト領域が、前記トレンチの長手方向に沿って交互に繰り返し設けられている、
    ことを特徴とする請求項１１または１２のスイッチング素子の製造方法。

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