JP2021111658A - トレンチゲート型スイッチング素子の製造方法 - Google Patents
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Abstract
【課題】 トレンチの上端における結晶欠陥の発生を抑制できる技術を提供する。【解決手段】 スイッチング素子の製造方法は、第１工程〜第８工程を備える。第１工程では、半導体基板の内部に、半導体基板の上面に露出するｎ型領域を形成する。第１工程では、ｎ型領域の深さが中心から外側に向かうにつれて浅くなるようにｎ型領域を形成する。第２工程では、ｎ型領域を貫通するトレンチを形成する。第３工程では、ｎ型領域を酸化させた酸化物層を形成する。第４工程では、酸化物層を除去する。第５工程では、トレンチ内にゲート絶縁膜とゲート電極を形成する。第６工程では、層間絶縁膜の上面が半導体基板の上面より下側に位置するように層間絶縁膜を形成する。第７工程では、半導体基板の上面から層間絶縁膜の上面に跨る範囲を覆う金属層を形成する。第８工程では、金属層と半導体基板の界面にシリサイド層を形成する。【選択図】図１２
Description
本明細書に開示の技術は、トレンチゲート型スイッチング素子の製造方法に関する。
特許文献１には、トレンチゲート型スイッチング素子の製造方法が開示されている。この製造方法では、ＳｉＣ（炭化ケイ素）により構成された半導体基板を用いてスイッチング素子を製造する。この製造方法では、半導体基板の上面にトレンチを形成し、トレンチ内にゲート電極を形成する。次いで、半導体基板の上面とゲート電極の上面を覆う層間絶縁膜を形成する。その後、層間絶縁膜をパターニングすることにより、半導体基板の上面を覆う部分の層間絶縁膜にコンタクトホールを形成する。そして、コンタクトホール内に、半導体基板に接するソース電極を形成する。
スイッチング素子を、特許文献１とは別の製造方法により製造することもできる。例えば、図１６〜図２０に示す製造方法が知られている。この製造方法では、まず、図１６に示すように、トレンチ１４０内にゲート電極１４４、ゲート絶縁膜１４２を形成する。このとき、ゲート電極１４４の上面がトレンチ１４０内に位置するように、ゲート電極１４４を形成する。次に、図１７に示すように、ゲート電極１４４の上面を覆うように、層間絶縁膜１４６を形成する。ここでは、層間絶縁膜１４６の上面がトレンチ１４０内に位置するように、層間絶縁膜１４６を形成する。層間絶縁膜１４６よりも上側では、トレンチ１４０の側面１４０ａを露出させる。次に、図１８に示すように、半導体基板１１２の上面１１２ａとトレンチ１４０の側面１４０ａに接するように、金属層１６０を形成する。次に、半導体基板１１２を加熱して、金属層１６０と半導体基板１１２を反応させる。その結果、図１９に示すように、金属層１６０と半導体基板１１２の界面に、シリサイド層１６２（金属層１６０の金属とシリコンの合金層）が形成される。その後、シリサイド化しなかった金属層１６０を除去すると、図２０に示す構成が得られる。残存するシリサイド層１６２が、半導体基板１１２に接するソース電極となる。この製造方法によれば、トレンチ１４０内のゲート電極１４４から絶縁されているとともに、半導体基板１１２に接するシリサイド層１６２（ソース電極）を得ることができる。また、この製造方法によれば、トレンチ１４０に隣接する範囲に自己整合的にシリサイド層１６２が形成される。トレンチ１４０とシリサイド層１６２の間に間隔が形成されないので、スイッチング素子を微細化することができる。
しかしながら、この製造方法では、図１９及び図２０に示すように、トレンチ１４０の上端の角部１４０ｂに結晶欠陥１５０が形成され易い。すなわち、この製造方法では、シリサイド層１６２を形成するときに、半導体基板１１２の上面１１２ａとトレンチ１４０の側面１４０ａの両方でシリサイド化反応が生じる。このため、角部１４０ｂでは、上面１１２ａと側面１４０ａの両方からシリサイド化反応が起こり、角部１４０ｂに応力が集中する。その結果、角部１４０ｂに結晶欠陥１５０が形成され易い。角部１４０ｂに結晶欠陥１５０が形成されると、スイッチング素子の使用時にリーク電流が生じる等の問題が生じる。本明細書では、トレンチの上端における結晶欠陥の発生を抑制できる技術を提供する。
本明細書が開示するトレンチゲート型スイッチング素子の製造方法は、第１工程〜第８工程を備える。前記第１工程では、シリコンを含有する半導体基板の上面の一部の範囲にｎ型不純物を注入して、前記半導体基板の内部に前記上面に露出するｎ型領域を形成する。前記第１工程では、前記ｎ型領域の深さが前記範囲の中心から外側に向かうにつれて浅くなるように前記ｎ型領域を形成する。前記第２工程では、前記半導体基板の前記上面にトレンチを形成する。前記第２工程では、前記ｎ型領域が前記トレンチの周囲に残存するように前記ｎ型領域を貫通する前記トレンチを形成する。前記第３工程では、前記半導体基板を加熱することによって、前記ｎ型領域を酸化させた酸化物層を形成する。前記第４工程では、エッチングによって、前記酸化物層を除去する。前記第５工程では、前記トレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を形成する。前記第６工程では、前記ゲート電極の上面を覆う層間絶縁膜を形成する。前記第６工程では、前記層間絶縁膜の上面が前記半導体基板の前記上面より下側に位置するように前記層間絶縁膜を形成する。前記第７工程では、前記半導体基板の前記上面から前記層間絶縁膜の前記上面に跨る範囲を覆う金属層を形成する。前記第８工程では、前記半導体基板を加熱することによって、前記金属層と前記半導体基板の界面にシリサイド層を形成する。
この製造方法では、第１工程で、半導体基板の上面の一部の範囲に、深さが中心から外側に向かうにつれて浅くなるｎ型領域を形成し、その後、第２工程で、ｎ型領域を貫通するトレンチを形成する。次いで、第３工程で、半導体基板を加熱する。ｎ型領域は、ｎ型不純物を含有しているため、他の半導体領域と比較して酸化速度が速い。このため、第３工程における加熱により、ｎ型領域の大部分が酸化されて酸化物層が形成される。その後、第４工程で、エッチングにより酸化物層を除去する。ｎ型領域は、中心から外側に向かうにつれて深さが浅くなるように形成されるため、第４工程を実施すると、ｎ型領域が酸化された酸化物層が除去され、トレンチの上端の角部が面取りされた状態となる。そして、第５工程及び第６工程で層間絶縁膜等を形成した後に、第７工程で半導体基板の上面から層間絶縁膜の上面に跨る金属層を形成し、第８工程でシリサイド層を形成する。第８工程では、シリサイド層が、ｎ型領域が除去された範囲（面取りされた範囲）から半導体基板の上面に跨って形成される。すなわち、トレンチに隣接する範囲にシリサイド層（ソース電極）が形成される。このように、この製造方法では、シリサイド化反応を生じさせる際に、トレンチの上端に角部を有さないため、トレンチの上端に応力が集中することが抑制される。したがって、この製造方法では、トレンチの上端において結晶欠陥が発生し難い。
図面を参照して、本実施形態のスイッチング素子の製造方法について説明する。まず、図１に示す半導体基板１２を準備する。半導体基板１２は、シリコンを含有している。本実施形態では、半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。半導体基板１２は、ソース領域２０、ボディ領域２４、ドリフト領域２６、及び、ドレイン領域２８を有している。ソース領域２０は、ｎ型であり、半導体基板１２の上面１２ａに露出する範囲に配置されている。ボディ領域２４は、ｐ型であり、ソース領域２０の周囲に配置されている。ボディ領域２４は、ソース領域２０に隣接する範囲で上面１２ａに露出している。ドリフト領域２６は、ｎ型であり、ボディ領域２４の下側に配置されている。ドリフト領域２６は、ボディ領域２４によってソース領域２０から分離されている。ドレイン領域２８は、ｎ型であり、ドリフト領域２６よりも高いｎ型不純物濃度を有している。ドレイン領域２８は、ドリフト領域２６の下側に配置されている。ソース領域２０、ボディ領域２４、ドリフト領域２６、及び、ドレイン領域２８は、イオン注入、エピタキシャル成長等により形成することができる。
次に、図２に示すように、半導体基板１２の上面１２ａを覆う酸化膜６２を形成した後、酸化膜６２の上面を覆うレジスト６４を形成する。酸化膜６２は、例えば、ＳｉＯ２（酸化シリコン）により構成される。続いて、図３に示すように、フォトリソグラフィによってレジスト６４をパターニングして、レジスト６４に開口６４ａを形成する。開口６４ａは、ソース領域２０の上部に形成される。これにより、開口６４ａの底面に酸化膜６２の上面が露出する。
次に、図４に示すように、レジスト６４の開口６４ａから酸化膜６２を等方性エッチングする。この等方性エッチングは、半導体基板１２の上面１２ａが露出するまで行われる。これにより、酸化膜６２に、開口６２ａが形成される。開口６２ａは、ソース領域２０の上部に形成される。開口６２ａの周囲は、曲面状の内面を有する。その後、レジスト６４を除去する。
次に、図５に示すように、酸化膜６２の上面側から半導体基板１２に向かってｎ型不純物を照射する。等方性エッチングされていない範囲では、酸化膜６２の厚みが十分に厚いので、照射されたｎ型不純物は酸化膜６２内で停止して半導体基板１２まで達しない。開口６２ａでは、照射されたｎ型不純物が半導体基板１２の内部（ソース領域２０）に注入される。また、開口６２ａの周囲（曲面状となっている範囲）では、酸化膜６２の厚みが比較的薄いので、照射されたｎ型不純物が酸化膜６２を通過して半導体基板１２の内部（ソース領域２０）に注入される。開口６２ａの周囲では、酸化膜６２の厚みが、開口６２ａから外側に向かうにつれて厚くなっている。このため、開口６２ａに近い位置では、開口６２ａから遠い位置よりも、ｎ型不純物の注入深さが深くなる。したがって、この工程では、開口６２ａの下部に、半導体基板１２の上面１２ａに露出するとともに、中心から外側に向かうにつれて深さが浅くなるｎ型領域３０が形成される。形成されたｎ型領域３０のｎ型不純物濃度は、ソース領域２０のｎ型不純物濃度よりも高い。ｎ型領域３０を形成した後に、酸化膜６２を除去する。
次に、図６に示すように、半導体基板１２の上面１２ａにトレンチ４０を形成する。トレンチ４０は、ｎ型領域３０、ソース領域２０及びボディ領域２４を貫通してドリフト領域２６に達するように形成される。トレンチ４０は、その幅が、ｎ型領域３０の幅よりも狭くなるように形成される。すなわち、ここでは、トレンチ４０の周囲（トレンチ４０の上端の角部近傍）にｎ型領域３０が残存する。
次に、半導体基板１２を加熱する。これにより、図７に示すように、半導体基板１２の上面１２ａの表層及びトレンチ４０の内面の表層に犠牲酸化膜３４が形成される。また、ｎ型領域３０のｎ型不純物濃度が高いので、ｎ型領域３０では他の半導体領域よりも酸化速度が速い。このため、この工程では、ｎ型領域３０の略全域が酸化されて、酸化物層３６が形成される。上述したように、ｎ型領域３０はその中心から外側に向かうにつれて深さが浅くなるように形成されていたため、酸化物層３６はトレンチ４０から離れるにつれて深さが浅くなるように形成される。
次に、図８に示すように、ウェットエッチングにより、犠牲酸化膜３４及び酸化物層３６を除去する。上述したように、酸化物層３６はトレンチ４０から離れるにつれて深さが浅くなるように形成されていたため、ウェットエッチングを行うと、トレンチ４０の上端の角部が面取りされた状態となる。このように、この工程では、トレンチ４０の上端部分に面取り部３８が形成される。
次に、図９に示すように、トレンチ４０の内面を覆うゲート絶縁膜４２を形成する。ゲート絶縁膜４２は、面取り部３８から半導体基板１２の上面１２ａに跨る範囲にも形成される。次いで、トレンチ４０の内部にゲート電極４４を形成する。ゲート電極４４は、その上端が、面取り部３８の下端よりも下側、且つ、ソース領域２０の下端よりも上側に位置するように形成される。その後、トレンチ４０の内部と半導体基板１２の上面１２ａの上部（より詳細には、上面１２ａを覆うゲート絶縁膜４２の上部）に、層間絶縁膜４６を形成する。
次に、図１０に示すように、層間絶縁膜４６とゲート絶縁膜４２をエッチングする。これによって、上面１２ａ上の層間絶縁膜４６とゲート絶縁膜４２を除去する。ここでは、層間絶縁膜４６の上面が、半導体基板１２の上面１２ａよりも下側に位置するように、層間絶縁膜４６を残存させる。本実施形態では、層間絶縁膜４６よりも上側に面取り部３８の一部が露出するようにエッチングが行われる。
次に、図１１に示すように、スパッタリング等によって、半導体基板１２の上面１２ａ上から層間絶縁膜４６の上面に跨る範囲に金属層５０を形成する。本実施形態では、金属層５０は、ニッケルを含有する金属により構成されている。金属層５０は、半導体基板１２の上面１２ａから面取り部３８の一部（図１０の工程で露出した範囲）に亘る範囲で半導体基板１２に対して接触する。
次に、半導体基板１２を加熱して、半導体基板１２中のシリコンと、金属層５０中のニッケルとを反応させる。これによって、図１２に示すように、半導体基板１２と金属層５０の界面にニッケルシリサイド層５２を形成する。ニッケルシリサイド層５２は、上面１２ａから面取り部３８の一部に亘って形成される。半導体基板１２に接触していない範囲の金属層５０（層間絶縁膜４６の上面に形成された金属層５０）は、シリサイド化しない。ニッケルシリサイド層５２は、ソース領域２０及びボディ領域２４にオーミック接触する。
次に、図１３に示すように、シリサイド化しなかった金属層５０をエッチングにより除去する。
次に、図１４に示すように、ニッケルシリサイド層５２上にアルミニウムシリサイド層５４を形成する。ニッケルシリサイド層５２及びアルミニウムシリサイド層５４が、ソース電極５６となる。その後、半導体基板１２の下面１２ｂにドレイン電極５８を形成することで、スイッチング素子（詳細には、ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））が完成する。
以上に説明したように、本実施形態での製造方法では、トレンチ４０の内面と半導体基板１２の上面１２ａとの間の角部に面取り部３８が形成される。面取り部３８と半導体基板１２の上面１２ａとの境界部８０（図１１参照）においてこれらの間の角度が大きいので、境界部８０でシリサイド化反応を生じさせる際に応力が集中することが抑制される。したがって、この製造方法では、トレンチ４０の上端において結晶欠陥が生じ難い。
なお、層間絶縁膜４６をエッチングする工程では、図１５に示すように、層間絶縁膜４６よりも上側に面取り部３８の全体を露出させてもよい。この場合、面取り部３８とトレンチ４０の側面の間の境界部９０でもシリサイドか反応が生じる。しかしながら、境界部９０において面取り部３８とトレンチ４０の側面の間の角度が大きいので、境界部９０でシリサイド化反応を生じさせる際に応力が集中することが抑制される。したがって、この製造方法でも、トレンチ４０の上端において結晶欠陥が生じ難い。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１２：半導体基板
１２ａ：上面
１２ｂ：下面
２０：ソース領域
２４：ボディ領域
２６：ドリフト領域
２８：ドレイン領域
３０：ｎ型領域
３４：犠牲酸化膜
３６：酸化物層
３８：面取り部
４０：トレンチ
４２：ゲート絶縁膜
４４：ゲート電極
４６：層間絶縁膜
５０：金属層
５２：ニッケルシリサイド層
５４：アルミニウムシリサイド層
５６：ソース電極
５８：ドレイン電極
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４０：トレンチ
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５０：金属層
５２：ニッケルシリサイド層
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Claims (1)
- トレンチゲート型スイッチング素子の製造方法であって、
シリコンを含有する半導体基板の上面の一部の範囲にｎ型不純物を注入して、前記半導体基板の内部に前記上面に露出するｎ型領域を形成する工程であって、前記ｎ型領域の深さが前記範囲の中心から外側に向かうにつれて浅くなるように前記ｎ型領域を形成する工程と、
前記半導体基板の前記上面にトレンチを形成する工程であって、前記ｎ型領域が前記トレンチの周囲に残存するように前記ｎ型領域を貫通する前記トレンチを形成する工程と、
前記半導体基板を加熱することによって、前記ｎ型領域を酸化させた酸化物層を形成する工程と、
エッチングによって、前記酸化物層を除去する工程と、
前記トレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を形成する工程と、
前記ゲート電極の上面を覆う層間絶縁膜を形成する工程であって、前記層間絶縁膜の上面が前記半導体基板の前記上面より下側に位置するように前記層間絶縁膜を形成する工程と、
前記半導体基板の前記上面から前記層間絶縁膜の前記上面に跨る範囲を覆う金属層を形成する工程と、
前記半導体基板を加熱することによって、前記金属層と前記半導体基板の界面にシリサイド層を形成する工程、
を備える、製造方法。
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