JP7468413B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
省エネの観点から、汎用インバータ・ＡＣサーボ等の分野で三相モータの可変速制御を行なうためのパワーモジュール等にＩＧＢＴ及びＤｉｏｄｅが使用されている。インバータ損失を減らすために、ＩＧＢＴ及びＤｉｏｄｅとしてスイッチング損失とオン電圧が低いデバイスが求められている。
低スイッチング損失のデバイスとしてトレンチゲート型ＩＧＢＴがある。トレンチゲート型ＩＧＢＴでは、トレンチゲートで挟まれたメサの幅を狭くすることでＩＥ効果を高め、オン電圧を低減することができる。しかし、メサの幅を狭くするほど、エミッタ電極をエミッタ層及びコンタクト層に接続するためのコンタクトホールの幅も狭くなる。従って、微細加工が必要になるため、メサの幅を容易に微細化できなかった。これに対して、トレンチ内部でゲートトレンチ電極の上に埋込絶縁膜を形成した構造が提案されている（例えば、特許文献１参照）。これにより、層間絶縁膜及びコンタクトホールを形成することなく、エミッタ電極をエミッタ層及びコンタクト層に接続することができるため、メサの微細化が容易である。
特開２０１５－１８８１０４号公報
しかし、トレンチゲート電極の上端が深くなるほどエミッタ層を深くする必要があるため、ベース層の上下方向の長さが短くなる。ターンオフ時にコレクタから流入するホール電流はベース層を横方向に流れるため、ベース層の長さが短いとホール電流経路の抵抗が高くなり、ベース層の電位が上昇する。これにより、エミッタ層／ベース層／ドリフト層で構成されるＮＰＮトランジスタが動作し、エミッタ層／ベース層／ドリフト層／コレクタ層で構成される寄生サイリスタがラッチアップしてデバイスの破壊に至る。このため、ラッチアップ耐量が悪化するという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的はメサの微細化が容易であり、ラッチアップ耐量が高い半導体装置を得るものである。
本開示に係る半導体装置は、互いに対向する上面及び下面と、前記上面と前記下面との間に形成された第一導電型のドリフト層とを有する半導体基板と、前記ドリフト層と前記上面との間に形成された第二導電型のベース層と、前記ベース層と前記上面との間に形成された第一導電型のエミッタ層及び第二導電型のコンタクト層と、前記上面から前記エミッタ層及び前記ベース層を貫通するアクティブトレンチと、前記アクティブトレンチを挟み、前記上面から前記コンタクト層及び前記ベース層を貫通するダミートレンチと、前記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲートトレンチ電極と、前記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミーゲートトレンチ電極と、前記アクティブトレンチの内部で前記ゲートトレンチ電極の上に形成され、かつ前記ダミートレンチの内部で前記ダミーゲートトレンチ電極の上に形成され、上端が前記上面よりも低い埋込絶縁膜と、前記上面及び前記アクティブトレンチの内壁で前記エミッタ層に接し、前記上面及び前記ダミートレンチの内壁で前記コンタクト層に接するエミッタ電極とを備え、前記半導体基板は平面視で活性領域と配線領域を有し、前記活性領域において、前記上面に前記エミッタ電極が形成され、前記配線領域において、前記上面に層間絶縁膜を介してゲート電極が形成され、前記ゲートトレンチ電極が前記層間絶縁膜の開口を介して前記ゲート電極と接続され、前記ゲートトレンチ電極は、前記アクティブトレンチの内部の第１の部分と、前記配線領域の一部において前記上面よりも上に張り出し前記開口を介して前記ゲート電極と接続され、前記第１の部分よりも幅が広い第２の部分とを有することを特徴とする。
本開示では、アクティブトレンチの内部でゲートトレンチ電極の上に埋込絶縁膜を形成する。これにより、層間絶縁膜及びコンタクトホールを形成することなく、エミッタ電極をエミッタ層及びコンタクト層に接続することができるため、メサの微細化が容易である。また、コンタクト層が、半導体基板の上面でエミッタ電極に接するだけでなく、ダミートレンチの内壁でもエミッタ電極に接する。従って、ターンオフ時にホールが半導体基板の上面からだけでなくダミートレンチの内壁からもエミッタ電極に排出される。このため、ホールが排出されやすくなり、ラッチアップ耐量が高くなる。
実施の形態１に係る半導体装置を示す平面図である。 図１のＩ－ＩＩに沿った断面図である。 図１のＩＩＩ－ＩＶに沿った断面図である。 図１のＶ－ＶＩに沿った断面図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。 実施の形態６に係る半導体装置を示す断面図である。 実施の形態７に係る半導体装置を示す断面図である。 実施の形態８に係る半導体装置を示す断面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す平面図である。半導体基板１は平面視で活性領域２と配線領域３を有する。なお、図１では基板上の電極及び層間絶縁膜等は省略している。
図２は図１のＩ－ＩＩに沿った断面図である。半導体基板１は、互いに対向する主面である上面及び下面と、上面と下面との間に形成された第一導電型のドリフト層４とを有する。第二導電型のベース層５がドリフト層４と半導体基板１の上面との間に形成されている。なお、例えば、第一導電型はｎ型であり、第二導電型はｐ型である。第一導電型のエミッタ層６及び第二導電型のコンタクト層７が、ベース層５と半導体基板１の上面との間に形成されている。
アクティブトレンチ８が半導体基板１の上面からエミッタ層６及びベース層５を貫通してドリフト層４に到達している。従って、アクティブトレンチ８の両側にエミッタ層６が形成されている。ダミートレンチ９が半導体基板１の上面からコンタクト層７及びベース層５を貫通してドリフト層４に到達している。従って、ダミートレンチ９の両側にコンタクト層７が形成されている。
アクティブトレンチ８とダミートレンチ９は、平面視で互いに平行に配置されている。２つのダミートレンチ９がアクティブトレンチ８を挟んでいる。従って、２つのアクティブトレンチ８が隣り合うことはないため、エミッタ層６が２つのアクティブトレンチ８に接することは無い。
ゲートトレンチ電極１０がアクティブトレンチ８の内部にゲート絶縁膜１１を介して形成されている。ダミーゲートトレンチ電極１２がダミートレンチ９の内部にゲート絶縁膜１１を介して形成されている。埋込絶縁膜１３がアクティブトレンチ８の内部でゲートトレンチ電極１０の上に形成され、かつダミートレンチ９の内部でダミーゲートトレンチ電極１２の上に形成されている。
半導体基板１の上面を基準として、埋込絶縁膜１３の上端までの深さをＤ１、ゲートトレンチ電極１０及びダミーゲートトレンチ電極１２の上端までの深さをＤ２、エミッタ層６の下端までの深さをＤ３、コンタクト層７の下端までの深さをＤ４とすると、０＜Ｄ１＜Ｄ２＜Ｄ３＜Ｄ４である。埋込絶縁膜１３の上端が半導体基板１の上面よりも低い（０＜Ｄ１）ため、コンタクト層７はダミートレンチ９の内壁でもエミッタ電極１４に接する。
エミッタ電極１４が、半導体基板１の上面及びアクティブトレンチ８の内壁でエミッタ層６に接し、半導体基板１の上面及びダミートレンチ９の内壁でコンタクト層７に接する。第一導電型のバッファ層１５がドリフト層４の下に形成されている。第二導電型のコレクタ層１６がバッファ層１５の下に形成されている。コレクタ電極１７がコレクタ層１６に接続されている。
以上説明したように、本実施の形態では、アクティブトレンチ８の内部でゲートトレンチ電極１０の上に埋込絶縁膜１３を形成する。これにより、層間絶縁膜及びコンタクトホールを形成することなく、エミッタ電極１４をエミッタ層６及びコンタクト層７に接続することができるため、メサの微細化が容易である。
また、コンタクト層７が、半導体基板１の上面でエミッタ電極１４に接するだけでなく、ダミートレンチ９の内壁でもエミッタ電極１４に接する。従って、ターンオフ時にホールが半導体基板１の上面からだけでなくダミートレンチ９の内壁からもエミッタ電極１４に排出される。このため、ホールが排出されやすくなり、ラッチアップ耐量が高くなる。
また、コンタクト層７の下端はエミッタ層６の下端よりも低い（Ｄ３＜Ｄ４）。このため、ターンオフ時にホールがコンタクト層７に排出されやすくなり、ラッチアップ耐量が高くなる。
また、互いに隣接したアクティブトレンチ８とダミートレンチ９の間の領域をアクティブメサと呼ぶ。アクティブメサの幅をＷ１、半導体基板１の上面に露出したエミッタ層６の幅をＷ２、半導体基板１の上面に露出したコンタクト層７の幅をＷ３とすると、Ｗ１＝Ｗ２＋Ｗ３である。アクティブメサにおいて、上面に露出したコンタクト層７の幅Ｗ３は、上面に露出したエミッタ層６の幅Ｗ２よりも広い（Ｗ３＞Ｗ２）。これにより、コンタクト層７の断面積をエミッタ層６よりも大きくしてホール排出経路を広げる。これによりラッチアップ耐量が高くなる。
また、第一導電型のキャリア蓄積層１８がドリフト層４とベース層５との間に形成されている。キャリア蓄積層１８の不純物濃度はドリフト層４よりも高い。キャリア蓄積層１８により電子注入が増大し、ドリフト層４中のキャリア密度が高まるため、オン電圧が低減される。
また、エミッタ層６の幅は半導体基板１の上面から下面に向かって狭くなる。これにより、ホール排出経路を広げ、ラッチアップ耐量を向上させることができる。
図３は、図１のＩＩＩ－ＩＶに沿った断面図である。配線領域３において、第二導電型のウェル層１９がドリフト層４と半導体基板１の上面との間に形成されている。半導体基板１の上面に層間絶縁膜２０を介してゲート電極２１が形成されている。アクティブトレンチ８に埋込絶縁膜１３が形成されておらず、ゲートトレンチ電極１０の上端が半導体基板１の上面に露出している。ゲートトレンチ電極１０が層間絶縁膜２０の開口を介してゲート電極２１と接続されている。これにより、ゲート電極２１をアクティブトレンチ８の内部まで埋め込むことなく、ゲートトレンチ電極１０とゲート電極２１を接続させることができる。
図４は、図１のＶ－ＶＩに沿った断面図である。活性領域２の一部において、ダミートレンチ９に埋込絶縁膜１３が形成されておらず、ダミーゲートトレンチ電極１２の上端が半導体基板１の上面に露出してエミッタ電極１４に接続されている。これにより、エミッタ電極１４をダミートレンチ９の深くまで埋め込むことなく、ダミーゲートトレンチ電極１２とエミッタ電極１４を接続させることができる。
なお、エミッタ電極１４は例えばＡｌ又はＡｌＳｉ等の金属からなる。エミッタ電極１４とエミッタ層６及びコンタクト層７との間にバリアメタルを形成してもよい。バリアメタルは例えばＴｉ、ＴｉＮ、またはＴｉＳｉ等からなる。Ｗ等で構成されるプラグを形成してもよい。
実施の形態２．
図５は、実施の形態２に係る半導体装置を示す断面図である。アクティブトレンチ８を挟むことなく互いに隣接したダミートレンチ９の間の領域をダミーメサと呼ぶ。本実施の形態では、ダミーメサにおいて、半導体基板１の上面とエミッタ電極１４との間に層間絶縁膜２０が形成され、半導体基板１とエミッタ電極１４が絶縁されている。これにより、ダミーメサの上部からホールが抜けるのが抑制され、ドリフト層４中のキャリア密度が高まるため、オン電圧が低減される。
実施の形態３．
図６は、実施の形態３に係る半導体装置を示す断面図である。本実施の形態では、ダミートレンチ９の幅がアクティブトレンチ８の幅よりも広い。このため、ダミーメサの幅が狭くなる。また、ダミートレンチ９の深さはアクティブトレンチ８の深さよりも深い。これにより、ダミーメサの上部からホールが抜けるのが抑制され、ドリフト層４中のキャリア密度が高まるため、オン電圧が低減される。
実施の形態４．
図７は、実施の形態４に係る半導体装置を示す断面図である。本実施の形態では、アクティブトレンチ８の内部でゲートトレンチ電極１０の下にシールド電極２２が形成されている。シールド電極２２はエミッタ電極１４に接続されている。ゲートトレンチ電極１０とシールド電極２２は絶縁膜により互いに絶縁されている。シールド電極２２の上端はベース層５の下端よりも低い。これにより、ゲートトレンチ電極１０の寄生容量を低減することができる。
実施の形態５．
図８は、実施の形態５に係る半導体装置を示す断面図である。アクティブトレンチ８の内部でゲートトレンチ電極１０の上に埋込絶縁膜１３を介してポリシリコン２３が形成されている。ポリシリコン２３はエミッタ電極に接続されている。ポリシリコン２３の上端は半導体基板１の上面より低い。一般的に絶縁膜よりもポリシリコンの埋込性の方が良いため、アクティブトレンチ８の上部の埋込性を改善させることができる。
実施の形態６．
図９は、実施の形態６に係る半導体装置を示す断面図である。本実施の形態では、ゲートトレンチ電極１０は、アクティブトレンチ８の内部の第１の部分１０ａと、配線領域３の一部において半導体基板１の上面よりも上に張り出した第２の部分１０ｂとを有する。第２の部分１０ｂは、層間絶縁膜２０の開口を介してゲート電極２１と接続されている。第２の部分１０ｂは第１の部分１０ａよりも幅が広い。これにより、層間絶縁膜２０の開口の位置又は寸法がバラついた場合でも開口が第２の部分１０ｂの範囲内に形成されやすい。従って、層間絶縁膜２０の開口がズレてゲート電極２１と半導体基板１が接触する可能性が低くなるため、絶縁性を高めることができる。
実施の形態７．
図１０は、実施の形態７に係る半導体装置を示す断面図である。本実施の形態では、配線領域３におけるアクティブトレンチ８の幅は活性領域２におけるアクティブトレンチ８の幅よりも広い。この領域において埋込絶縁膜１３の開口を介してゲートトレンチ電極１０とゲート電極２１とが接続されている。これにより、埋込絶縁膜１３の開口を大きくできるため、開口へのゲート電極２１の埋込性を改善させることができる。
実施の形態８．
図１１は、実施の形態８に係る半導体装置を示す断面図である。本実施の形態では、活性領域２の一部において、ダミートレンチ９はアクティブトレンチ８よりも幅が広い。この領域において埋込絶縁膜１３の開口を介してダミーゲートトレンチ電極１２がエミッタ電極１４に接続されている。このようにダミートレンチ９の幅を広くすることでダミーゲートトレンチ電極１２とエミッタ電極１４との間の金属の埋込性を改善させることができる。
上記の実施の形態では、半導体装置が絶縁ゲート型トランジスタ（ＩＧＢＴ）である場合について説明した。これに限らず、本開示の構成はＭＯＳＦＥＴ、ＲＣ－ＩＧＢＴなどのパワーデバイスに適用できる。耐圧クラス、ＦＺ基板／ＭＣＺ基板／エピ基板等も限定されない。また、異なる実施の形態の組み合わせも可能であり、ある領域に部分的に他の実施の形態の構成を適用することもできる。
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 半導体基板、２ 活性領域、３ 配線領域、４ ドリフト層、５ ベース層、６ エミッタ層、７ コンタクト層、８ アクティブトレンチ、９ ダミートレンチ、１０ ゲートトレンチ電極、１０ａ 第１の部分、１０ｂ 第２の部分、１１ ゲート絶縁膜、１２ ダミーゲートトレンチ電極、１３ 埋込絶縁膜、１４ エミッタ電極、１８ キャリア蓄積層、２０ 層間絶縁膜、２１ ゲート電極、２２ シールド電極、２３ ポリシリコン

Claims (13)

  1. 互いに対向する上面及び下面と、前記上面と前記下面との間に形成された第一導電型のドリフト層とを有する半導体基板と、
    前記ドリフト層と前記上面との間に形成された第二導電型のベース層と、
    前記ベース層と前記上面との間に形成された第一導電型のエミッタ層及び第二導電型のコンタクト層と、
    前記上面から前記エミッタ層及び前記ベース層を貫通するアクティブトレンチと、
    前記アクティブトレンチを挟み、前記上面から前記コンタクト層及び前記ベース層を貫通するダミートレンチと、
    前記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲートトレンチ電極と、
    前記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミーゲートトレンチ電極と、
    前記アクティブトレンチの内部で前記ゲートトレンチ電極の上に形成され、かつ前記ダミートレンチの内部で前記ダミーゲートトレンチ電極の上に形成され、上端が前記上面よりも低い埋込絶縁膜と、
    前記上面及び前記アクティブトレンチの内壁で前記エミッタ層に接し、前記上面及び前記ダミートレンチの内壁で前記コンタクト層に接するエミッタ電極とを備え、
    前記半導体基板は平面視で活性領域と配線領域を有し、
    前記活性領域において、前記上面に前記エミッタ電極が形成され、
    前記配線領域において、前記上面に層間絶縁膜を介してゲート電極が形成され、前記ゲートトレンチ電極が前記層間絶縁膜の開口を介して前記ゲート電極と接続され、
    前記ゲートトレンチ電極は、前記アクティブトレンチの内部の第１の部分と、前記配線領域の一部において前記上面よりも上に張り出し前記開口を介して前記ゲート電極と接続され、前記第１の部分よりも幅が広い第２の部分とを有することを特徴とする半導体装置。
  2. 互いに対向する上面及び下面と、前記上面と前記下面との間に形成された第一導電型のドリフト層とを有する半導体基板と、
    前記ドリフト層と前記上面との間に形成された第二導電型のベース層と、
    前記ベース層と前記上面との間に形成された第一導電型のエミッタ層及び第二導電型のコンタクト層と、
    前記上面から前記エミッタ層及び前記ベース層を貫通するアクティブトレンチと、
    前記アクティブトレンチを挟み、前記上面から前記コンタクト層及び前記ベース層を貫通するダミートレンチと、
    前記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲートトレンチ電極と、
    前記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミーゲートトレンチ電極と、
    前記アクティブトレンチの内部で前記ゲートトレンチ電極の上に形成され、かつ前記ダミートレンチの内部で前記ダミーゲートトレンチ電極の上に形成され、上端が前記上面よりも低い埋込絶縁膜と、
    前記上面及び前記アクティブトレンチの内壁で前記エミッタ層に接し、前記上面及び前記ダミートレンチの内壁で前記コンタクト層に接するエミッタ電極とを備え、
    前記半導体基板は平面視で活性領域と配線領域を有し、
    前記活性領域において、前記上面に前記エミッタ電極が形成され、
    前記配線領域において、前記上面に層間絶縁膜を介してゲート電極が形成され、前記ゲートトレンチ電極が前記層間絶縁膜の開口を介して前記ゲート電極と接続され、
    前記配線領域の一部における前記アクティブトレンチの幅は前記活性領域における前記アクティブトレンチの幅よりも広いことを特徴とする半導体装置。
  3. 互いに対向する上面及び下面と、前記上面と前記下面との間に形成された第一導電型のドリフト層とを有する半導体基板と、
    前記ドリフト層と前記上面との間に形成された第二導電型のベース層と、
    前記ベース層と前記上面との間に形成された第一導電型のエミッタ層及び第二導電型のコンタクト層と、
    前記上面から前記エミッタ層及び前記ベース層を貫通するアクティブトレンチと、
    前記アクティブトレンチを挟み、前記上面から前記コンタクト層及び前記ベース層を貫通するダミートレンチと、
    前記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲートトレンチ電極と、
    前記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミーゲートトレンチ電極と、
    前記アクティブトレンチの内部で前記ゲートトレンチ電極の上に形成され、かつ前記ダミートレンチの内部で前記ダミーゲートトレンチ電極の上に形成され、上端が前記上面よりも低い埋込絶縁膜と、
    前記上面及び前記アクティブトレンチの内壁で前記エミッタ層に接し、前記上面及び前記ダミートレンチの内壁で前記コンタクト層に接するエミッタ電極とを備え、
    前記半導体基板は平面視で活性領域と配線領域を有し、
    前記活性領域において、前記上面に前記エミッタ電極が形成され、
    前記配線領域において、前記上面に層間絶縁膜を介してゲート電極が形成され、前記ゲートトレンチ電極が前記層間絶縁膜の開口を介して前記ゲート電極と接続され、
    前記活性領域の一部において、前記ダミーゲートトレンチ電極の上端が前記上面に露出して前記エミッタ電極に接続されていることを特徴とする半導体装置。
  4. 前記活性領域の一部において、前記ダミートレンチは前記アクティブトレンチよりも幅が広く、前記埋込絶縁膜の開口を介して前記ダミーゲートトレンチ電極が前記エミッタ電極に接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記コンタクト層の下端は前記エミッタ層の下端よりも低いことを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 互いに隣接した前記アクティブトレンチと前記ダミートレンチの間の領域において、前記上面に露出した前記コンタクト層の幅が、前記上面に露出した前記エミッタ層の幅よりも広いことを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  7. 前記エミッタ層の幅は前記上面から前記下面に向かって狭くなることを特徴とする請求項１～６の何れか１項に記載の半導体装置。
  8. 前記ドリフト層と前記ベース層との間に形成され、前記ドリフト層よりも不純物濃度が高い第一導電型のキャリア蓄積層を更に備えることを特徴とする請求項１～７の何れか１項に記載の半導体装置。
  9. 互いに隣接した前記ダミートレンチの間の領域において前記上面と前記エミッタ電極との間に絶縁膜が形成されていることを特徴とする請求項１～８の何れか１項に記載の半導体装置。
  10. 前記ダミートレンチの幅は前記アクティブトレンチの幅よりも広く、
    前記ダミートレンチの深さは前記アクティブトレンチの深さよりも深いことを特徴とする請求項１～９の何れか１項に記載の半導体装置。
  11. 前記アクティブトレンチの内部で前記ゲートトレンチ電極の下に形成され、前記エミッタ電極に接続されたシールド電極を更に備え、
    前記シールド電極の上端は前記ベース層の下端よりも低いことを特徴とする請求項１～１０の何れか１項に記載の半導体装置。
  12. 前記アクティブトレンチの内部で前記ゲートトレンチ電極の上に形成され、前記エミッタ電極に接続されたポリシリコンを更に備え、
    前記ポリシリコンの上端は前記上面より低いことを特徴とする請求項１～１１の何れか１項に記載の半導体装置。
  13. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～１２の何れか１項に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117374120B (zh) * 2023-09-28 2024-08-16 海信家电集团股份有限公司 半导体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021918A (ja) 2006-07-14 2008-01-31 Mitsubishi Electric Corp 半導体装置
JP2008159745A (ja) 2006-12-22 2008-07-10 Toko Inc Ｍｏｓトランジスタ
JP2014038999A (ja) 2012-08-14 2014-02-27 Samsung Electro-Mechanics Co Ltd トレンチゲート型電力半導体素子
JP2014060362A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
WO2015107614A1 (ja) 2014-01-14 2015-07-23 三菱電機株式会社 電力用半導体装置
JP2016174029A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP2019186458A (ja) 2018-04-13 2019-10-24 トヨタ自動車株式会社 スイッチング素子とその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7002026B2 (ja) 2020-12-22 2022-01-20 ブラザー工業株式会社 圧電アクチュエータ、液体吐出装置、及び、圧電アクチュエータの製造方法
JP2023077239A (ja) * 2021-11-24 2023-06-05 三菱電機株式会社 Ｒｃ－ｉｇｂｔ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021918A (ja) 2006-07-14 2008-01-31 Mitsubishi Electric Corp 半導体装置
JP2008159745A (ja) 2006-12-22 2008-07-10 Toko Inc Ｍｏｓトランジスタ
JP2014038999A (ja) 2012-08-14 2014-02-27 Samsung Electro-Mechanics Co Ltd トレンチゲート型電力半導体素子
JP2014060362A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
WO2015107614A1 (ja) 2014-01-14 2015-07-23 三菱電機株式会社 電力用半導体装置
JP2016174029A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP2019186458A (ja) 2018-04-13 2019-10-24 トヨタ自動車株式会社 スイッチング素子とその製造方法

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