CN115117054A - 半导体装置 - Google Patents

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森诚悟
坂口拓生
明田正俊
中野佑纪
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Rohm Co Ltd
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Abstract

本发明提供一种半导体装置，半导体装置(1)包括形成于半导体层的第一主面的表层部的沟槽栅极构造(6)。在沟槽栅极构造(6)的侧方，在半导体层的第一主面的表层部形成有源区(10)及阱区(11)。阱区(11)相对于源区(10)形成于半导体层的第二主面侧的区域。在阱区(11)中，在沿着沟槽栅极构造(6)的部分形成有沟道。在半导体层中，在沟槽栅极构造(6)及源区(10)之间的区域形成有叠层区域(22)。叠层区域(22)具有形成于半导体层的第一主面的表层部的p型杂质区域(20)及相对于第二导电型杂质区域(20)形成于半导体层的第二主面侧的n型杂质区域(21)。

Description

半导体装置
本发明是申请号为201780007370.X(国际申请号为PCT/JP2017/001245)、发明名称为"半导体装置"、申请日为2017年1月16日的发明申请的分案申请。
技术领域
本发明涉及半导体装置。
背景技术
作为与负载连接且对该负载提供预定的开关动作的半导体元件，已知有MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。专利文献1公开了具备MOSFET的半导体装置的一例。
专利文献1的半导体装置包含：n型的半导体层；形成于半导体层的表层部的p型的阱区；从阱区的周缘隔开间隔形成于阱区的表层部的n型的源区；以及以与阱区的周缘及源区的周缘之间的沟道对置的方式形成于半导体层之上的栅电极。
现有技术文献
专利文献
专利文献1：日本特开2011－159797号公报
发明内容
发明所要解决的课题
若在半导体装置为导通状态时负载短路，则存在施加于该负载的电压作为短路电压施加至半导体装置的情况。该情况下，比较大的短路电流流入半导体装置。其结果，由于因短路电压及短路电流而引起的焦耳热，存在例如在数μ秒～数十μ秒的短时间内，半导体装置损坏的可能性。
从开始流通短路电流到半导体装置损坏之间的时间作为短路耐受量被知晓。可以说，半导体装置损坏前的时间越长，短路耐受量越优异。
若降低形成沟道的阱区的杂质浓度，则能够抑制短路电流。因此，可以认为，因为焦耳热降低，所以短路耐受量提高。但是，在降低了阱区的杂质浓度的情况下，存在因载流子迁移率降低而导通电阻增加的权衡的问题。
因此，本发明的目的在于提供一种能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。
用于解决课题的方案
本发明的第一方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；以及叠层区域，其在上述半导体层形成于上述沟槽栅极构造及上述源区之间的区域，而且具有在上述半导体层的上述第一主面的表层部形成的第二导电型杂质区域及相对于上述第二导电型杂质区域形成在上述半导体层的上述第二主面侧的第一导电型杂质区域。
本发明的第二方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；沟槽栅极构造，其包括在上述半导体层的上述第一主面的表层部形成的栅极沟槽及隔着绝缘膜埋设于上述栅极沟槽的栅电极；第一导电型的源区，其在上述沟槽栅极构造的侧方形成于上述半导体层的上述第一主面的表层部；第二导电型的阱区，其在上述沟槽栅极构造的侧方沿着上述沟槽栅极构造相对于上述源区形成在上述半导体层的上述第二主面侧的区域且在沿着上述沟槽栅极构造的部分形成沟道；第一导电型杂质区域，其在上述半导体层以从上述半导体层的上述第一主面露出的方式形成于上述沟槽栅极构造及上述源区之间的区域且与上述阱区电连接；以及源电极，其形成在上述半导体层的上述第一主面上，并与上述源区及上述第一导电型杂质区域电连接，且在与上述第一导电型杂质区域之间形成肖特基接合。
本发明的第三方案的半导体装置包括：第一导电型的半导体层，其具有第一主面及第二主面；第二导电型的阱区，其形成于上述半导体层的上述第一主面的表层部；第一导电型的源区，其从上述阱区的周缘隔开间隔地形成于上述阱区的表层部；栅电极，其以与上述阱区的周缘及上述源区的周缘之间的沟道对置的方式隔着绝缘膜形成在上述半导体层的上述第一主面上；以及叠层区域，其在上述阱区的表层部形成于上述沟道及上述源区之间的区域，而且具有在上述阱区的表层部形成的第一导电型杂质区域及在上述第一导电型杂质区域的表层部形成的第二导电型杂质区域。
发明效果
在本发明的第一方案的半导体装置中，在第二导电型杂质区域及第一导电型杂质区域之间形成pn接合部。另外，在第二导电型的阱区及第一导电型杂质区域之间形成pn接合部。
当在半导体层及源区之间施加短路电压时，耗尽层从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，耗尽层从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。由此，在短路状态下能够缩小第一导电型杂质区域内的电流路径，因此能够在第一导电型杂质区域阻碍短路电流。
另一方面，在非短路状态下，耗尽层几乎不从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，在非短路状态下，耗尽层几乎不从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。因此，在非短路状态下，在第一导电型杂质区域内流通的电流几乎不被耗尽层阻碍。
因此，在第一方案的半导体装置中，在沟道(阱区)及源区之间的区域形成有电流狭窄部。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，在短路状态下，能够降低短路电流，因此能够降低因短路电压及短路电流而引起的焦耳热。另一方面，在非短路状态下，电流路径几乎不缩窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。于是，能够提供能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。
在本发明的第二方案的半导体装置中，在源电极及第一导电型杂质区域之间形成有肖特基接合部。另外，在第二导电型的阱区及第一导电型杂质区域之间形成有pn接合部。
当在半导体层及源区之间施加短路电压时，耗尽层从形成于源电极及第一导电型杂质区域之间的肖特基接合部向第一导电型杂质区域内扩张。另外，耗尽层从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。由此，在短路状态下能够缩小第一导电型杂质区域内的电流路径，因此能够在第一导电型杂质区域阻碍短路电流。
另一方面，在非短路状态下，耗尽层几乎不从形成于源电极及第一导电型杂质区域之间的肖特基接合部向第一导电型杂质区域内扩张。另外，在非短路状态下，耗尽层几乎不从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。因此，在非短路状态下，在第一导电型杂质区域内流通的电流几乎不被耗尽层阻碍。
因此，在第二方案的半导体装置中，在沟道(阱区)及源区之间的区域形成有电流狭窄部。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，在短路状态下，能够降低短路电流，因此能够降低因短路电压及短路电流而引起的焦耳热。另一方面，在非短路状态下，电流路径几乎不缩窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。于是，能够提供能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。
本发明的第三方案的半导体装置中，在第二导电型杂质区域及第一导电型杂质区域之间形成pn接合部。另外，在第二导电型的阱区及第一导电型杂质区域之间形成pn接合部。
当在半导体层及源区之间施加短路电压时，耗尽层从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，耗尽层从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。由此，在短路状态下能够缩小第一导电型杂质区域内的电流路径，因此能够在第一导电型杂质区域阻碍短路电流。
另一方面，在非短路状态下，耗尽层几乎不从形成于第二导电型杂质区域及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。另外，在非短路状态下，耗尽层几乎不从形成于第二导电型的阱区及第一导电型杂质区域之间的pn接合部向第一导电型杂质区域内扩张。因此，在非短路状态下，在第一导电型杂质区域内流通的电流几乎不被耗尽层阻碍。
因此，在第三方案的半导体装置中，在沟道(阱区)及源区之间的区域形成有电流狭窄部。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，在短路状态下，能够降低短路电流，因此能够降低因短路电压及短路电流而引起的焦耳热。另一方面，在非短路状态下，电流路径几乎不缩窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。于是，能够提供能够实现抑制导通电阻的增加且能够实现优异的短路耐受量的半导体装置。
附图说明
图1是本发明的第一实施方式的半导体装置的俯视图。
图2A是沿图1所示的IIA-IIA线的剖视图。
图2B是沿图1所示的IIB-IIB线的剖视图。
图3是被图2A所示的虚线III围住的区域的放大图，表示为非短路状态的情况。
图4是与图3对应的区域的放大图，表示为短路状态的情况。
图5是表示参考例的半导体装置的剖视图。
图6是表示漏极电流—漏极电压特性的图表。
图7A是表示图1所示的半导体装置的制造方法的剖视图。
图7B是表示图7A之后的工序的剖视图。
图7C是表示图7B之后的工序的剖视图。
图7D是表示图7C之后的工序的剖视图。
图7E是表示图7D之后的工序的剖视图。
图7F是表示图7E之后的工序的剖视图。
图8是本发明的第二实施方式的半导体装置的剖视图。
图9是表示漏极电流—漏极电压特性的图表。
图10是本发明的第三实施方式的半导体装置的俯视图。
图11A是沿图10所示的XIA-XIA线的剖视图。
图11B是沿图10所示的XIB-XIB线的剖视图。
图12是表示漏极电流—漏极电压特性的图表。
图13A是表示图10所示的半导体装置的制造方法的剖视图。
图13B是表示图13A之后的工序的剖视图。
图13C是表示图13B之后的工序的剖视图。
图13D是表示图13C之后的工序的剖视图。
图13E是表示图13D之后的工序的剖视图。
图13F是表示图13E之后的工序的剖视图。
图14是本发明的第四实施方式的半导体装置的俯视图。
图15A是沿图14所示的XVA-XVA线的剖视图。
图15B是沿图14所示的XVB-XVB线的剖视图。
图16是被图15A所示的虚线XVI围住的区域的放大图，表示为非短路状态的情况。
图17是与图16对应的区域的放大图，表示为短路状态的情况。
图18A是表示图14所示的半导体装置的制造方法的剖视图。
图18B是表示图18A之后的工序的剖视图。
图18C是表示图18B之后的工序的剖视图。
图18D是表示图18C之后的工序的剖视图。
图18E是表示图18D之后的工序的剖视图。
图18F是表示图18E之后的工序的剖视图。
图19是本发明的第五实施方式的半导体装置的俯视图。
图20A是沿图19所示的XXA-XXA线的剖视图。
图20B是沿图19所示的XXB-XXB线的剖视图。
图21是被图20所示的虚线XXI围住的区域的放大图，表示为非短路状态的情况。
图22是与图21对应的区域的放大图，表示为短路状态的情况。
图23是本发明的第六实施方式的半导体装置的剖视图。
图24是本发明的第七实施方式的半导体装置的剖视图。
图25是本发明的第八实施方式的半导体装置的剖视图。
图26是本发明的第九实施方式的半导体装置的剖视图。
图27是本发明的第十实施方式的半导体装置的剖视图。
图28是本发明的第十一实施方式的半导体装置的剖视图。
图29是本发明的第十二实施方式的半导体装置的剖视图。
图30是表示漏极电流—漏极电压特性的图表。
图31是本发明的第十三实施方式的半导体装置的剖视图。
图32是本发明的第十四实施方式的半导体装置的剖视图。
图33是本发明的第十五实施方式的半导体装置的剖视图。
具体实施方式
以下，参照附图，对本发明的实施方式详细地进行说明。
以下，在称为n型杂质或n型时，采用含有五价元素作为主要的杂质的类型进行说明。作为五价元素，能够示例硼(B)、铝(Al)、铟(In)、镓(Ga)等。另外，在称为p型杂质或p型时，采用含有三价元素作为主要的杂质的类型进行说明。作为三价元素，能够示例磷(P)、砷(As)等。
＜第一实施方式＞
图1是本发明的第一实施方式的半导体装置1的俯视图。图2A是沿图1所示的IIA-IIA线的剖视图。图2B是沿图1所示的IIB-IIB线的剖视图。
半导体装置1包含MISFET(Metal Insulator Semiconductor Field EffectTransistor：金属绝缘体半导体场效应晶体管)。半导体装置1包含具有表面(第一主面)和位于其相反侧的背面(第二主面)的n型半导体层。半导体层包含：含有SiC的n+型SiC半导体基板2；以及含有SiC的n－型SiC外延层3。SiC外延层3形成在SiC半导体基板2的表面上。
在半导体层的背面连接有漏电极4。SiC半导体基板2及SiC外延层3作为漏区5而形成。以下，将半导体层的表面称为SiC外延层3的表面。
参照图1、图2A以及图2B，在SiC外延层3的表面的表层部形成有多个沟槽栅极构造6。在图1中，利用剖面线示出沟槽栅极构造6。
多个沟槽栅极构造6在俯视中沿相同的方向呈带状延伸，而且彼此隔开间隔地形成。沟槽栅极构造6包含栅电极9，该栅电极9隔着栅极绝缘膜8埋设于选择性地向下挖SiC外延层3的表层部而形成的栅极沟槽7。
栅极绝缘膜8形成为其SiC外延层3侧的一方表面及相反的另一方表面沿着栅极沟槽7的内壁面。栅极沟槽7的内壁面包含侧面及底面。栅极绝缘膜8也可以具有大致相同的厚度。
参照图1及图2A，在SiC外延层3的表层部形成有n+型的源区10及p－型的阱区11。n+型的源区10及p－型的阱区11在沟槽栅极构造6的侧方从半导体层的表面侧向背面侧以该顺序形成。
源区10沿沟槽栅极构造6呈带状延伸，且从沟槽栅极构造6隔开间隔而形成。在本实施方式中，源区10形成于相邻的沟槽栅极构造6之间的中央部。源区10从SiC外延层3的表面露出。
参照图2A及图2B，源区10在SiC外延层3(半导体层)的深度方向上与阱区11连接。SiC外延层3的深度方向是指与SiC外延层3的表面正交的方向。源区10的n型杂质浓度比SiC外延层3的n型杂质浓度高。
参照图2A及图2B，阱区11相对于源区10在半导体层的背面侧的区域以沿着沟槽栅极构造6的方式形成。阱区11形成为其与SiC外延层3的边界部与沟槽栅极构造6的侧面相连的深度。
阱区11形成于相邻的沟槽栅极构造6之间的区域。阱区11被相邻的一方侧的沟槽栅极构造6及另一方侧的沟槽栅极构造6共有。阱区11中的沿沟槽栅极构造6的侧面的部分是沟道形成区域12。沟道形成区域12中的沟道的形成由沟槽栅极构造6(栅电极9)控制。
对SiC外延层3、沟槽栅极构造6、源区10以及阱区11的各数值进行补充。
关于SiC外延层3的深度方向，沟槽栅极构造6的深度DGT例如为0.5μm以上且2.0μm以下(本实施方式中，1.0μm左右)。
关于SiC外延层3的深度方向，源区10的厚度TS例如为0.1μm以上且0.2μm以下(本实施方式中，0.15μm左右)。
关于SiC外延层3的深度方向，阱区11的厚度TW例如为0.4μm以上且0.6μm以下(本实施方式中，0.5μm左右)。
SiC外延层3的n型杂质浓度例如为1.0×1014cm-3以上且1.0×1016cm-3以下(本实施方式中，8.0×1015cm-3左右)。
源区10的n型杂质浓度例如为1.0×1018cm-3以上且1.0×1020cm-3以下(本实施方式中，6.0×1019cm-3左右)。
阱区11的p型杂质浓度例如为1.0×1017cm-3以上且1.0×1019cm-3以下(本实施方式中，2.0×1018cm-3左右)。
本实施方式的半导体装置1包含叠层区域22，该叠层区域22在SiC外延层3的表层部形成于沟槽栅极构造6及源区10之间的区域。
叠层区域22包括在SiC外延层3的表层部从半导体层的表面侧向背面侧按顺序形成的p型杂质区域20及n型杂质区域21。半导体装置1通过具备叠层区域22，从而实现抑制导通电阻的增加，而且实现优异的短路耐受量。
参照图1及图2A，叠层区域22沿沟槽栅极构造6呈带状形成。叠层区域22形成为与源区10的深度大致相等的深度。在叠层区域22中，p型杂质区域20及n型杂质区域21形成为在与SiC外延层3的表面平行的横向上与源区10及沟槽栅极构造6的侧面相连。
与SiC外延层3的表面平行的横向也为与带状的沟槽栅极构造6交叉的方向。与带状的沟槽栅极构造6交叉的方向也可以是与带状的沟槽栅极构造6正交的方向。
p型杂质区域20以从SiC外延层3的表面露出的方式形成于SiC外延层3的表层部。p型杂质区域20在SiC外延层3的深度方向上与n型杂质区域21的整个区域相连。p型杂质区域20在与n型杂质区域21之间形成pn接合部。p型杂质区域20的p型杂质浓度比阱区11的p型杂质浓度高。
n型杂质区域21在SiC外延层3的表层部相对于p型杂质区域20形成于半导体层的背面侧的区域。n型杂质区域21在SiC外延层3的深度方向上与阱区11相连。n型杂质区域21在与阱区11之间形成pn接合部。
n型杂质区域21在与SiC外延层3的表面平行的横向上具有与p型杂质区域20的宽度大致相等的宽度Ln。n型杂质区域21的n型杂质浓度比SiC外延层3的n型杂质浓度高且比源区10的n型杂质浓度低。关于SiC外延层3的深度方向，n型杂质区域21的厚度Tn优选为p型杂质区域20的厚度Tp以上(Tn≥Tp)。
对p型杂质区域20及n型杂质区域21的各数值进行补充。
关于SiC外延层3的深度方向，p型杂质区域20的厚度Tp例如为0.04μm以上且0.08μm以下(本实施方式中，0.06μm左右)。
关于SiC外延层3的深度方向，n型杂质区域21的厚度Tn例如为0.06μm以上且0.12μm以下(本实施方式中，0.09μm左右)。
关于与SiC外延层3的表面平行的横向，n型杂质区域21的宽度Ln例如为0.1μm以上且0.8μm以下(本实施方式中，0.4μm左右)。
p型杂质区域20的p型杂质浓度例如为1.0×1019cm-3以上且1.0×1021cm-3以下(本实施方式中，4.0×1020cm-3左右)。
n型杂质区域21的n型杂质浓度例如为1.0×1017cm-3以上且1.0×1019cm-3以下(本实施方式中，1.0×1018cm-3左右)。
参照图1及图2B，在叠层区域22选择性地形成有不存在n型杂质区域21的部分(参照图1的虚线)。不存在n型杂质区域21的部分作为p型的接触区域23而形成。
叠层区域22也可以包含沿沟槽栅极构造6交替形成有存在n型杂质区域21的的部分和不存在n型杂质区域21的部分的区域24。
p型杂质区域20在接触区域23与阱区11电连接。由此，p型杂质区域20被设定为与阱区11同电位。
参照图2A及图2B，在SiC外延层3的表面上形成有表面绝缘膜30。表面绝缘膜30覆盖沟槽栅极构造6。在表面绝缘膜30形成有使源区10及p型杂质区域20选择性地露出的接触孔31。
在表面绝缘膜30上形成有源电极32。源电极32从表面绝缘膜30上进入接触孔31。源电极32在接触孔31内与源区10及p型杂质区域20电连接。由此，源区10及p型杂质区域20短路，形成同电位。
作为一个方案，也可以是源电极32在与源区10之间形成欧姆接合，而且在与p型杂质区域20之间形成欧姆接合。作为其它方案，也可以是源电极32在与源区10之间形成欧姆接合，而且在与p型杂质区域20之间形成肖特基接合。
接下来，参照图3及图4，对半导体装置1的电构造进行说明。图3是被图2A所示的虚线III围住的区域的放大图，表示为非短路状态的情况。图4是与图3对应的区域的放大图，表示为短路状态的情况。
半导体装置1的非短路状态是指对栅电极9施加预定的驱动电压的稳定状态。半导体装置1的短路状态是指在对栅电极9施加有预定的驱动电压的状态下，在漏电极4及源电极32之间施加有预定的短路电压(例如，200V～1000V)的状态。
参照图3及图4，在沟槽栅极构造6的侧方形成有MISFET40及JFET(Junction GateField-Effect Transistor：结栅场效应晶体管)41。
MISFET40由SiC外延层3(漏区5)、沟槽栅极构造6(栅电极9)以及源区10(具体而言，电连接于源区10的n型杂质区域21)形成。
在图3及图4中，为了便于说明，在SiC外延层3(漏区5)、沟槽栅极构造6(栅电极9)以及n型杂质区域21分别示出了MISFET40的栅极端子GM、漏极端子DM以及源极端子SM。
JFET41由包含p－型的阱区11、n型杂质区域21以及p型杂质区域20的pnp叠层构造和n+型的源区10形成。阱区11及p型杂质区域20形成同电位，且构成JFET41的栅极。
在图3及图4中，为了便于说明，在p型杂质区域20、n型杂质区域21以及源区10分别示出了JFET41的栅极端子GJ、漏极端子DJ以及源极端子SJ。
MISFET40的源极端子SM、以及JFET41的漏极端子DJ彼此电连接。由此，形成包含MISFET40及JFET41的串联电路。JFET41的栅极端子GJ及源极端子SJ通过源电极32而短路。
当对栅电极9施加预定的驱动电压时，在沟道形成区域12形成沟道。由此，半导体装置1成为导通状态，经由SiC外延层3、阱区11(沟道形成区域12)、n型杂质区域21以及源区10，从漏电极4向源电极32流通电流ID。另一方面，在半导体装置1的断开状态下，在沟道形成区域12不形成沟道，因此在漏电极4及源电极32之间不流通电流ID。
参照图3及图4，在p型杂质区域20及n型杂质区域21之间形成有pn接合部。另外，在阱区11及n型杂质区域21之间形成有pn接合部。
由形成于p型杂质区域20及n型杂质区域21之间的pn接合部形成第一耗尽层DL1。另外，由形成于阱区11及n型杂质区域21之间的pn接合部形成第二耗尽层DL2。
参照图3，在半导体装置1的非短路状态下，第一耗尽层DL1及第二耗尽层DL2几乎不向n型杂质区域21内扩张。由此，在漏电极4及源电极32之间形成有比较宽的电流路径。因此，在非短路状态下，流通于n型杂质区域21内的电流几乎不被第一耗尽层DL1及第二耗尽层DL2阻碍。
另一方面，参照图4，在半导体装置1的短路状态下，第一耗尽层DL1从形成于p型杂质区域20及n型杂质区域21之间的pn接合部向n型杂质区域21内扩张。另外，第二耗尽层DL2从形成于阱区11及n型杂质区域21之间的pn接合部向n型杂质区域21内扩张。
第一耗尽层DL1的宽度W1从源区10侧朝向沟槽栅极构造6侧渐增。因此，沟槽栅极构造6侧的第一耗尽层DL1的宽度W1相对地比源区10侧的第一耗尽层DL1的宽度W1大。
同样地，第二耗尽层DL2的宽度W2从源区10侧朝向沟槽栅极构造6侧渐增。因此，沟槽栅极构造6侧的第二耗尽层DL2的宽度W2相对地比源区10侧的第二耗尽层DL2的宽度W2大。
半导体装置1的短路状态下，形成于n型杂质区域21的电流路径的面积因第一耗尽层DL1及第二耗尽层DL2而变小。该状态下，在n型杂质区域21中，形成于沟道形成区域12侧的电流路径的面积比形成于源区10侧的电流路径的面积窄。因此，在半导体装置1的短路状态下，因为形成于n型杂质区域21的电流路径的面积变小，所以短路电流ID的流动被阻碍。
作为一个方案，阱区11、p型杂质区域20以及n型杂质区域21可以形成为，n型杂质区域21的厚度Tn、第一耗尽层DL1的宽度W1以及第二耗尽层DL2的宽度W2满足Tn＞W1+W2的数式。
作为其它方案，阱区11、p型杂质区域20以及n型杂质区域21也可以形成为，n型杂质区域21的厚度Tn、第一耗尽层DL1的宽度W1以及第二耗尽层DL2的宽度W2满足Tn≤W1+W2的数式。
在其它方案中，第一耗尽层DL1及第二耗尽层DL2在n型杂质区域21内重叠，因此能够有效地阻碍短路电流ID的流动。也可以组合上述一个方案和上述其它方案，以包含满足Tn＞W1+W2的数式的部分和满足Tn≤W1+W2的数式的部分的方式形成阱区11、p型杂质区域20以及n型杂质区域21。
为了比较由JFET41的有无而引起的漏极电流ID－漏极电压VD特性的差异，另外准备了图5所示的半导体装置101。漏极电流ID－漏极电压VD特性也是短路电流ID－短路电压VD特性。在图5中示出了参考例的半导体装置101的剖视图。
参考例的半导体装置101不存在叠层区域22，具有不包含JFET41的构造。图5中，对于与上述的图2A等所示的结构相同的结构，标注相同的参照符号，并省略说明。
图6表示通过模拟求出对漏电极4施加从0V至1000V的漏极电压VD而在漏电极4及源电极32之间流通的漏极电流ID的结果。
图6中，纵轴是漏极电流ID[A/cm2]，横轴是漏极电压VD[V]。
图6示出了曲线L1和曲线L2。曲线L1是参考例的半导体装置101的漏极电流ID－漏极电压VD特性。曲线L2是本实施方式的半导体装置1的漏极电流ID－漏极电压VD特性。
参照曲线L1，在参考例的半导体装置101中，随着漏极电压VD的增加，漏极电流ID也增加，当漏极电压VD超过50V时，漏极电流ID超过10000A/cm2。
另一方面，参照曲线L2，在本实施方式的半导体装置1中，当漏极电压VD超过50V时，漏极电流ID在5000A/cm2以上且不足10000A/cm2的范围内饱和。
漏极电压VD为600V时，本实施方式的半导体装置1的漏极电流ID比参考例的半导体装置101的漏极电流ID减少了70％左右。而且，在本实施方式的半导体装置1中，基本看不到导通电阻的增加。
如上所述，在本实施方式的半导体装置1中，在沟道形成区域12(阱区11)及源区10之间的区域形成有电流狭窄部(也就是JFET41)。就电流狭窄部而言，当成为短路状态时，将电流路径缩窄，而且当从短路状态切换至非短路状态时，将电流路径扩张。
由此，能够在短路状态下使短路电流ID降低，因此能够降低因短路电压VD及短路电流ID而引起的焦耳热。另一方面，在非短路状态下，电流路径的面积基本不缩窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。由此，能够提供一种能够实现抑制导通电阻的增加而且能够实现优异的短路耐受量的半导体装置1。
接下来，对半导体装置1的制造方法的一例进行说明。图7A～图7F是表示图1所示的半导体装置1的制造方法的剖视图。图7A～图7F是与图2A对应的区域的剖视图。
参照图7A，首先，准备SiC半导体基板2。然后，从SiC半导体基板2的表面外延成长SiC。由此，在SiC半导体基板2上形成SiC外延层3。
然后，向SiC外延层3的表层部注入p型杂质。p型杂质的注入通过离子注入掩膜(未图示)而进行，该离子注入掩膜在要形成阱区11的区域选择性地具有开口且形成在SiC外延层3上。由此，在SiC外延层3的表层部形成阱区11。在形成阱区11后，将离子注入掩膜去除。
然后，参照图7B，在SiC外延层3的表面上形成硬掩膜50。硬掩膜50在要形成栅极沟槽7的区域选择性地具有开口50a。硬掩膜50也可以是绝缘膜(例如氧化硅膜)。
然后，通过利用了硬掩膜50的蚀刻，SiC外延层3的表层部被选择性地去除。由此，形成多个栅极沟槽7。在形成栅极沟槽7后，去除硬掩膜50。
然后，参照图7C，例如通过热氧化法在栅极沟槽7的内壁面形成由氧化硅构成的栅极绝缘膜8。栅极绝缘膜8也可以通过例如利用CVD法在栅极沟槽7的内壁面堆积绝缘材料(例如氧化硅和/或氮化硅)而形成。
然后，通过例如CVD法以填埋栅极沟槽7而覆盖SiC外延层3的方式堆积电极材料(例如，多晶硅)。由此，形成覆盖SiC外延层3的电极材料层。
然后，选择性地回蚀电极材料层。由此，由栅极沟槽7内的电极材料层形成栅电极9。
然后，参照图7D，在阱区11的表层部选择性地形成源区10、p型杂质区域20以及n型杂质区域21。
源区10通过对阱区11的表层部注入n型杂质而形成。n型杂质的注入例如通过在要形成源区10的区域选择性地具有开口的离子注入掩膜(未图示)进行。
p型杂质区域20通过对阱区11的表层部注入p型杂质而形成。p型杂质的注入例如通过在要形成p型杂质区域20的区域选择性的具有开口的离子注入掩膜(未图示)而进行。
n型杂质区域21通过对阱区11的表层部注入n型杂质而形成。n型杂质的注入例如通过在要形成n型杂质区域21的区域选择性的具有开口的离子注入掩膜(未图示)而进行。
然后，参照图7E，例如通过CVD法在SiC外延层3上堆积绝缘材料(本实施方式中，氧化硅)。由此，在SiC外延层3之上形成表面绝缘膜30。
然后，通过例如蚀刻选择性地去除表面绝缘膜30。由此，在表面绝缘膜30形成使源区10以及p型杂质区域20选择性地露出的接触孔31。
然后，参照图7F，通过例如电镀法或溅射法在表面绝缘膜30上堆积电极材料(例如，铜、铝和/或钛)。由此形成源电极32。
另外，通过例如电镀法或溅射法，在SiC半导体基板2的背面侧堆积电极材料(例如，铜、铝和/或钛)，形成漏电极4。通过以上的工序，制造出半导体装置1。
在上述的图7D中，对在沟槽栅极构造6的形成工序之后形成叠层区域22(p型杂质区域20及n型杂质区域21)的例进行了说明。但是，也可以调换这些工序，在叠层区域22(p型杂质区域20及n型杂质区域21)的形成工序之后形成沟槽栅极构造6。
＜第二实施方式＞
图8是本发明的第二实施方式的半导体装置51的剖视图。图8中，对于与上述的第一实施方式所示的结构相同的结构，标注相同的参照符号，并省略说明。
本实施方式的半导体装置51与上述的第一实施方式同样地包含叠层区域22。叠层区域22中，n型杂质区域21具有在源区10的下方的区域延伸的外延部21a。
包含外延部21a的n型杂质区域21的宽度Ln与上述的第一实施方式相同。n型杂质区域21在与SiC外延层3的表面平行的横向上形成为比p型杂质区域20宽度大。
源区10具有隔着n型杂质区域21的外延部21a与阱区11对置的部分。本实施方式中，在源区10的下方的整个区域形成有n型杂质区域21的外延部21a。因此，源区10的整个区域隔着n型杂质区域21的外延部21a而与阱区11对置。
本实施方式的源区10具有与p型杂质区域20的厚度Tp大致相等的厚度TS。源区10与上述的第一实施方式不同，与阱区11不相连。
因此，在本实施方式中，关于与SiC外延层3的表面平行的横向，p型杂质区域20与源区10相连，另一方面，n型杂质区域21与源区10不相连。
在沟槽栅极构造6的侧方形成有上述的MISFET40及JFET41。在p型杂质区域20及n型杂质区域21之间形成有pn接合部。另外，在阱区11及n型杂质区域21之间形成有pn接合部。
由形成于p型杂质区域20及n型杂质区域21之间的pn接合部形成第一耗尽层DL1。另外，由形成于阱区11及n型杂质区域21之间的pn接合部形成第二耗尽层DL2。
在半导体装置51的非短路状态下，第一耗尽层DL1及第二耗尽层DL2几乎不向n型杂质区域21内扩张。由此，在漏电极4及源电极32之间，形成比较宽的电流路径。因此，在非短路状态下，在n型杂质区域21内流通的电流几乎不会被第一耗尽层DL1及第二耗尽层DL2阻碍。
另一方面，在半导体装置51的短路状态下，第一耗尽层DL1从形成于p型杂质区域20及n型杂质区域21之间的pn接合部向n型杂质区域21内扩张。另外，第二耗尽层DL2从形成于阱区11及n型杂质区域21之间的pn接合部向n型杂质区域21内扩张。
第一耗尽层DL1及第二耗尽层DL2以与上述的半导体装置1相同的方式向n型杂质区域21内扩张。因此，在半导体装置51的短路状态下，n型杂质区域21内的电流路径的面积因第一耗尽层DL1及第二耗尽层DL2而缩小。由此，在短路状态下，在n型杂质区域21中，短路电流ID的流动被阻碍。
图9表示本实施方式的半导体装置51的漏极电流ID－漏极电压VD特性。图9的图表对应于上述的图6的图表。图9中示出了曲线L3和上述的曲线L1。曲线L3是本实施方式的半导体装置51的漏极电流ID－漏极电压VD特性。
参照图9的曲线L3，可以理解，本实施方式的半导体装置51具有与上述的半导体装置1大致相同的漏极电流ID－漏极电压VD特性(同时参照图6)。
因此，在本实施方式的半导体装置51中，在沟道形成区域12(阱区11)及源区10之间的区域形成有电流狭窄部(也就是JFET41)。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，能够在短路状态下使短路电流ID降低，因此能够降低因短路电压VD及短路电流ID而引起的焦耳热。另一方面，在非短路状态下，电流路径的面积基本不变窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。因此，能够提供一种能够实现抑制导通电阻的增加并且能够实现优异的短路耐受量的半导体装置51。
本实施方式的半导体装置51通过与上述的第一实施方式的半导体装置1的制造方法相同的制造方法制造。例如，在图7D的工序中，只要以使源区10形成于SiC外延层3的表层部的较浅的区域的方式调整n型杂质的注入能量即可。
＜第三实施方式＞
图10是本发明的第三实施方式的半导体装置61的俯视图。图11A是沿图10所示的XIA-XIA线的剖视图。图11B是沿图10所示的XIB-XIB线的剖视图。在图10、图11A以及图11B中，对于与上述的第一实施方式所示的结构相同的结构，标注相同的参照符号，并省略说明。
参照图10、图11A以及图11B，在本实施方式中，在SiC外延层3的表层部。除了上述的沟槽栅极构造6外，还形成有多个沟槽源极构造62。图10中，用剖面线示出了沟槽栅极构造6及沟槽源极构造62。
在俯视中，沟槽源极构造62形成于一方的沟槽栅极构造6及另一方的沟槽栅极构造6之间的区域。沟槽源极构造62沿沟槽栅极构造6呈带状延伸。
沟槽源极构造62具有在选择性地向下挖SiC外延层3的表层部而形成的源极沟槽63埋设有上述的源电极32的一部分32a的构造。本实施方式中，源电极32的一部分32a隔着源极绝缘膜64埋设于源极沟槽63。沟槽源极构造62形成为与沟槽栅极构造6的深度DGT大致相等的深度DST。
在沟槽栅极构造6的侧方(沟槽栅极构造6及沟槽源极构造62之间的区域)形成有上述的源区10(参照图10的虚线部)及阱区11。
源区10沿与沟槽栅极构造6相同的方向呈带状延伸，而且从沟槽栅极构造6隔开间隔而形成。源区10在与SiC外延层3的表面平行的横向上与沟槽源极构造62的侧面相连。源区10在SiC外延层3的深度方向上与阱区11相连。
阱区11相对于源区10在半导体层的背面侧的区域以沿着沟槽栅极构造6的方式形成。阱区11形成为其与SiC外延层3的边界部与沟槽栅极构造6的侧面相连的深度。
阱区11形成于相邻的沟槽栅极构造6及沟槽源极构造62之间的区域。阱区11由相邻的沟槽栅极构造6及沟槽源极构造62共有。上述的沟道形成区域12形成于沿着沟槽栅极构造6的侧面的部分。
在本实施方式中，阱区11一体地具有沿着源极沟槽63(沟槽源极构造62)的侧面及底面而形成的源极沟槽侧区域65。源极沟槽侧区域65的底部位于SiC半导体基板2与沟槽源极构造62的底面之间的区域。
源极沟槽侧区域65也可以具有与阱区11的p型杂质浓度大致相等的p型杂质浓度。源极沟槽侧区域65的p型杂质浓度既可以为阱区11的p型杂质浓度以上，也可以为阱区11的p型杂质浓度以下。
在沟槽源极构造62中，源极绝缘膜64覆盖SiC外延层3及阱区11，而且以使源区10露出的方式形成。源电极32的一部分32a在源极沟槽63内与从该源极沟槽63露出的源区10直接电连接。
参照图10及图11A，在SiC外延层3的表层部，在沟槽栅极构造6及沟槽源极构造62之间的区域形成有上述的叠层区域22。
更具体而言，叠层区域22形成于沟槽栅极构造6及源区10之间的区域。叠层区域22沿沟槽栅极构造6呈带状延伸。叠层区域22具有上述的p型杂质区域20及n型杂质区域21。
p型杂质区域20以从SiC外延层3的表面露出的方式形成于SiC外延层3的表层部。p型杂质区域20在与SiC外延层3的表面平行的横向上形成为比n型杂质区域21宽度大。p型杂质区域20覆盖源区10及n型杂质区域21。
更具体而言，p型杂质区域20在与SiC外延层3的表面平行的横向上与沟槽栅极构造6及沟槽源极构造62相连。因此，p型杂质区域20覆盖源区10的整个区域及n型杂质区域21的整个区域。
n型杂质区域21在SiC外延层3的表层部相对于p型杂质区域20形成于半导体层的背面侧的区域。n型杂质区域21在SiC外延层3的深度方向上与阱区11相连。
n型杂质区域21在与SiC外延层3的表面平行的横向上与沟槽栅极构造6及源区10相连。关于SiC外延层3的深度方向，n型杂质区域21的厚度Tn与源区10的厚度TS大致相等。n型杂质区域21的宽度Ln与在上述的第一实施方式所述的相同。
在沟槽源极构造62中，源极绝缘膜64除了使源区10露出外，还使p型杂质区域20露出。因此，源电极32的一部分32a在源极沟槽63内除了源区10还与p型杂质区域20直接电连接。
参照图10及图11B，在叠层区域22选择性地形成有上述的接触区域23(参照图10的虚线部)。p型杂质区域20在接触区域23与阱区11电连接。由此，p型杂质区域20设定为与阱区11同电位。
参照图11A及图11B，在SiC外延层3上形成有上述的表面绝缘膜30。表面绝缘膜30具有使p型杂质区域20选择性地露出的接触孔31。在表面绝缘膜30上形成有上述的源电极32。
在沟槽栅极构造6的侧方形成有上述的MISFET40及JFET41。在p型杂质区域20及n型杂质区域21之间形成有pn接合部。另外，在阱区11及n型杂质区域21之间形成有pn接合部。
由形成于p型杂质区域20及n型杂质区域21之间的pn接合部形成第一耗尽层DL1。另外，由形成于阱区11及n型杂质区域21之间的pn接合部形成第二耗尽层DL2。
在半导体装置61的非短路状态下，第一耗尽层DL1及第二耗尽层DL2几乎不向n型杂质区域21内扩张。由此，在漏电极4及源电极32之间形成比较宽的电流路径。因此，在非短路状态下，在n型杂质区域21内流通的电流几乎不被第一耗尽层DL1及第二耗尽层DL2阻碍。
另一方面，在半导体装置61的短路状态下，第一耗尽层DL1从形成于p型杂质区域20及n型杂质区域21之间的pn接合部向n型杂质区域21内扩张。另外，第二耗尽层DL2从形成于阱区11及n型杂质区域21之间的pn接合部向n型杂质区域21内扩张。
第一耗尽层DL1及第二耗尽层DL2以与上述的半导体装置1相同的方式向n型杂质区域21内扩张。因此，在半导体装置61的短路状态下，n型杂质区域21内的电流路径的面积因第一耗尽层DL1及第二耗尽层DL2而缩小。由此，在短路状态下，在n型杂质区域21中，短路电流ID的流通被阻碍。
图12表示本实施方式的半导体装置61的漏极电流ID－漏极电压VD特性。图12的图表对应于上述的图6的图表。在图12中示出了曲线L4和上述的曲线L1。曲线L4是本实施方式的半导体装置61的漏极电流ID－漏极电压VD特性。
参照图12的曲线L4，可以理解，本实施方式的半导体装置61具有与上述的半导体装置1大致相同的漏极电流ID－漏极电压VD特性(同时参照图6)。
如上所述，在本实施方式的半导体装置61中，在沟道形成区域12(阱区11)及源区10之间的区域形成有电流狭窄部(也就是JFET41)。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，能够在短路状态下使短路电流ID降低，因此能够降低因短路电压VD及短路电流ID而引起的焦耳热。另一方面，在非短路状态下，电流路径的面积基本不变窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。因此，能够提供一种能够实现抑制导通电阻的增加并且能够实现优异的短路耐受量的半导体装置51。
接下来，对半导体装置61的制造方法的一例进行说明。图13A～图13F是表示图10所示的半导体装置61的制造方法的剖视图。图13A～图13F是与图11A对应的区域的剖视图。
首先，参照图13A。准备SiC半导体基板2。然后，从SiC半导体基板2的表面外延成长SiC。由此，在SiC半导体基板2上形成SiC外延层3。
然后，在SiC外延层3的表层部形成阱区11、p型杂质区域20以及n型杂质区域21。
阱区11通过对SiC外延层3的表层部注入n型杂质而形成。n型杂质的注入例如通过在要形成阱区11的区域选择性的具有开口的离子注入掩膜(未图示)进行。
p型杂质区域20通过对SiC外延层3的表层部注入p型杂质而形成。p型杂质的注入例如通过在要形成p型杂质区域20的区域选择性地具有开口的离子注入掩膜(未图示)进行。
n型杂质区域21通过对SiC外延层3的表层部注入n型杂质而形成。n型杂质的注入例如通过在要形成n型杂质区域21的区域选择性的具有开口的离子注入掩膜(未图示)进行。
然后，参照图13B，在SiC外延层3的表面上形成硬掩膜50。硬掩膜50具有开口50a及开口50b。开口50a使要形成栅极沟槽7的区域选择性地露出。开口50b使要形成源极沟槽63的区域选择性地露出。
然后，通过利用了硬掩膜50的蚀刻，将SiC外延层3的表层部选择性地去除。由此，形成多个栅极沟槽7及多个源极沟槽63。在形成栅极沟槽7及源极沟槽63后，去除硬掩膜50。
然后，参照图13C，向从源极沟槽63的底部露出的SiC外延层3选择性地注入p型杂质。由此，形成作为阱区11的一部分的源极沟槽侧区域65。源极沟槽侧区域65例如通过利用了在要形成该源极沟槽侧区域65的区域选择性的具有开口的离子注入掩膜(未图示)的p型杂质的注入而形成。
然后，通过例如热氧化法在栅极沟槽7的内壁面形成由氧化硅构成的栅极绝缘膜8，在源极沟槽63的内壁面形成由氧化硅构成的源极绝缘膜64。栅极绝缘膜8及源极绝缘膜64也可以通过CVD法形成。该情况下，在栅极沟槽7的内壁面及源极沟槽63的内壁面堆积绝缘材料(例如，氧化硅和/或氮化硅)。
然后，通过例如CVD法以填埋栅极沟槽7并覆盖SiC外延层3的方式堆积电极材料(例如多晶硅)。由此，形成覆盖SiC外延层3的电极材料层。
然后，选择性地回蚀电极材料层。由此，通过栅极沟槽7内的电极材料层形成栅电极9。
然后，参照图13D，通过例如回蚀，将形成于源极沟槽63的内壁面的源极绝缘膜64的一部分选择性地去除。
然后，向从源极绝缘膜64露出的源极沟槽63的内壁面通过斜照射注入n型杂质。由此，形成从源极沟槽63的内壁面露出的源区10。根据n型杂质的斜照射注入，能够有效抑制源区10相对于源极沟槽63的错位。由此，形成具有良好的开关特性的MISFET40及JFET41。
然后，参照图13E，通过例如CVD法，在SiC外延层3上堆积绝缘材料(本实施方式中，氧化硅)。由此，在SiC外延层3上形成表面绝缘膜30。
然后，通过例如蚀刻将表面绝缘膜30选择性地去除。由此，在表面绝缘膜30形成使p型杂质区域20选择性地露出的接触孔31。
然后，参照图13F。通过例如电镀法或溅射法以填埋源极沟槽63并覆盖表面绝缘膜30的方式堆积电极材料(例如铜、铝和/或钛)。由此，形成源电极32。
另外，通过例如电镀法或溅射法在SiC半导体基板2的背面侧堆积电极材料(例如铜、铝和/或钛)，形成漏电极4。通过以上的工序，制造出半导体装置61。
＜第四实施方式＞
图14是本发明的第四实施方式的半导体装置71的俯视图。图15A是沿图14所示的XVA-XVA线的剖视图。图15B是沿图14所示的XVB-XVB线的剖视图。图14、图15A以及图15B中，对于与上述的第一实施方式所示的结构相同的结构，标注相同的参照符号，并省略说明。
参照图14及图15A，本实施方式的半导体装置71含有n型杂质区域72。n型杂质区域72以从SiC外延层3的表面露出的方式形成于阱区11的表层部。n型杂质区域72在与阱区11之间形成pn接合部。
n型杂质区域72形成于沟槽栅极构造6及源区10之间的区域，且沿沟槽栅极构造6呈带状延伸。n型杂质区域72在与SiC外延层3的表面平行的横向上与源区10及沟槽栅极构造6的侧面相连。n型杂质区域72在SiC外延层3的深度方向上与阱区11连接。
关于SiC外延层3的深度方向，n型杂质区域72的厚度Tn与源区10的厚度TS大致相等。n型杂质区域72的n型杂质浓度比SiC外延层3的n型杂质浓度高且比源区10的n型杂质浓度低。
n型杂质区域72的厚度Tn例如为0.1μm以上且0.2μm以下(本实施方式中，0.15μm左右)。n型杂质区域72的宽度Ln与在上述的第一实施方式所述的相同。
n型杂质区域72的n型杂质浓度例如为1.0×1017cm-3以上且1×1019cm-3以下(本实施方式中，1.0×1018cm-3左右)。
参照图14及图15B，在叠层区域22选择性地形成有上述的接触区域23。p型杂质区域20在接触区域23与阱区11电连接。由此，p型杂质区域20被设定为与阱区11同电位。
参照图15A及图15B，埋设于栅极沟槽7的栅电极9的表面被形成于栅极沟槽7内的表面绝缘膜73覆盖。本实施方式中示出了表面绝缘膜73的表面形成与SiC外延层3的表面之间彼此平坦(更具体而言，表面一致)的一个表面的例。也可以取代表面绝缘膜73而采用上述的表面绝缘膜30(参照图2A等)。
参照图15A及图15B，上述的源电极32以覆盖表面绝缘膜73的方式形成在SiC外延层3的表面上。
源电极32电连接于源区10及n型杂质区域72。源电极32在与n型杂质区域72之间形成肖特基接合，且在与源区10之间形成欧姆接合。
然后，参照图16及图17，对半导体装置71的电构造进行说明。图16是被图15A所示的虚线XVI围住的区域的放大图，表示为非短路状态的情况。图17是与图16对应的区域的放大图，表示为短路状态的情况。
参照图16及图17，在沟槽栅极构造6的侧方形成有MISFET40及JFET41。图16及图17中，用虚线表示MISFET40及JFET41。
MISFET40由SiC外延层3(漏区5)、沟槽栅极构造6(栅电极9)以及源区10(具体而言，电连接于源区10的n型杂质区域72)形成。
在图16及图17中，为了便于说明，在沟槽栅极构造6(栅电极9)、SiC外延层3(漏区5)以及n型杂质区域72分别示出了MISFET40的栅极端子GM、漏极端子DM以及源极端子SM。
JFET41除了在与n型杂质区域72之间形成肖特基接合的源电极32外，还由源区10、阱区11以及n型杂质区域72形成。源电极32及阱区11形成同电位，且构成JFET41的栅极。
在图16及图17中，为了便于说明，在源电极32、n型杂质区域72、源区10分别示出了JFET41的栅极端子GJ、漏极端子DJ以及源极端子SJ。
MISFET40的源极端子SM、以及JFET41的漏极端子DJ彼此电连接。由此，形成包含MISFET40及JFET41的串联电路。JFET41的栅极端子GJ及源极端子SJ通过源电极32而短路。
当对栅电极9施加预定的驱动电压时，在沟道形成区域12形成沟道。由此，半导体装置71成为导通状态，经由SiC外延层3、阱区11(沟道形成区域12)、n型杂质区域72以及源区10，从漏电极4向源电极32流通电流ID。另一方面，在半导体装置71的断开状态下，在沟道形成区域12不形成沟道，因此在漏电极4及源电极32之间不流通电流ID。
参照图16及图17，在源电极32及n型杂质区域72之间形成肖特基接合。由形成于源电极32及n型杂质区域72之间的肖特基接合形成第一耗尽层DL11。
另外，在阱区11及n型杂质区域72之间形成pn接合部。由形成于阱区11及n型杂质区域72之间的pn接合部形成第二耗尽层DL12。
参照图16，在半导体装置71的非短路状态下，第一耗尽层DL11及第二耗尽层DL12均几乎不向n型杂质区域72内扩张。由此，在漏电极4及源电极32之间形成有比较宽的电流路径。因此，在非短路状态下，流通于n型杂质区域72内的电流几乎不被第一耗尽层DL11及第二耗尽层DL12阻碍。
另一方面，参照图17，在半导体装置71的短路状态下，第一耗尽层DL11从形成于源电极32及n型杂质区域21之间的肖特基接合部向n型杂质区域21内扩张。另外，第二耗尽层DL12从形成于阱区11及n型杂质区域72之间的pn接合部向n型杂质区域72内扩张。
第一耗尽层DL11的宽度W11从源区10侧朝向沟槽栅极构造6侧渐增。因此，沟槽栅极构造6侧的第一耗尽层DL11的宽度W11相对地比源区10侧的第一耗尽层DL11的宽度W11大。
同样地，第二耗尽层DL12的宽度W12从源区10侧朝向沟槽栅极构造6侧渐增。因此，沟槽栅极构造6侧的第二耗尽层DL12的宽度W12相对地比源区10侧的第二耗尽层DL12的宽度W12大。
半导体装置71的短路状态下，形成于n型杂质区域72的电流路径的面积因第一耗尽层DL11及第二耗尽层DL12而变小。该状态下，在n型杂质区域72中，形成于沟道形成区域12侧的电流路径的面积比形成于源区10侧的电流路径的面积窄。因此，在半导体装置71的短路状态下，因为形成于n型杂质区域72的电流路径的面积变小，所以短路电流ID的流动被阻碍。
作为一个方案，阱区11及n型杂质区域72可以形成为，n型杂质区域72的厚度Tn、第一耗尽层DL11的宽度W11以及第二耗尽层DL12的宽度W12满足Tn＞W11+W12的数式。
作为其它方案，阱区11、及n型杂质区域72也可以形成为，n型杂质区域72的厚度Tn、第一耗尽层DL11的宽度W11以及第二耗尽层DL12的宽度W12满足Tn≤W11+W12的数式。
在其它方案中，第一耗尽层DL11及第二耗尽层DL12在n型杂质区域72内重叠，因此能够有效地阻碍短路电流ID的流动。也可以组合上述一个方案和上述其它方案，以包含满足Tn＞W11+W12的数式的部分和满足Tn≤W11+W12的数式的部分的方式形成阱区11、及n型杂质区域72。
如上所述，在本实施方式的半导体装置71中，在沟道形成区域12(阱区11)及源区10之间的区域形成有电流狭窄部(也就是JFET41)。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，能够在短路状态下使短路电流ID降低，因此能够降低因短路电压VD及短路电流ID而引起的焦耳热。另一方面，在非短路状态下，电流路径的面积基本不变窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。因此，能够提供一种能够实现抑制导通电阻的增加并且能够实现优异的短路耐受量的半导体装置71。
另外，在本实施方式的半导体装置71中，由源电极32及n型杂质区域72之间的肖特基接合部形成第一耗尽层DL11。因此，与上述的各实施方式不同，无需形成p型杂质区域20。因此，能够削减工时，因此能够提供低价的半导体装置71。
接下来，对半导体装置71的制造方法的一例进行说明。图18A～图18F是表示图14所示的半导体装置71的制造方法的剖视图。图18A～图18F是与图15A对应的区域的剖视图。
首先，参照图18A，准备SiC半导体基板2。然后，从SiC半导体基板2的表面外延成长SiC。由此，在SiC半导体基板2上形成SiC外延层3。
然后，向SiC外延层3的表层部注入p型杂质。p型杂质的注入通过在要形成阱区11的区域选择性地具有开口且形成于SiC外延层3的表面上的的离子注入掩膜(未图示)而进行。由此，在SiC外延层3的表层部形成阱区11。在形成阱区11后，将离子注入掩膜去除。
然后，参照图18B，在SiC外延层3的表面上形成硬掩膜50。硬掩膜50在要形成栅极沟槽7的区域选择性地具有开口50a。
然后，通过利用了硬掩膜50的蚀刻，半导体层的表层部被选择性地去除。由此，形成多个栅极沟槽7。在形成栅极沟槽7后，去除硬掩膜50。
然后，参照图18C，例如通过热氧化法在栅极沟槽7的内壁面形成由氧化硅构成的栅极绝缘膜8。栅极绝缘膜8也可以通过例如利用CVD法在栅极沟槽7的内壁面堆积绝缘材料(例如氧化硅和/或氮化硅)而形成。
然后，通过例如CVD法以填埋栅极沟槽7而覆盖SiC外延层3的方式堆积电极材料(例如，多晶硅)。由此，形成覆盖SiC外延层3的电极材料层。
然后，选择性地回蚀电极材料层。由此，由栅极沟槽7内的电极材料层形成栅电极9。
然后，参照图18D，通过例如热氧化法将从栅极沟槽7露出的栅电极9的表面选择性地氧化。由此形成表面绝缘膜73。
然后，参照图18E，在阱区11的表层部选择性地形成源区10、及n型杂质区域72。
源区10通过对阱区11的表层部注入n型杂质而形成。n型杂质的注入例如通过在要形成源区10的区域选择性地具有开口的离子注入掩膜(未图示)而进行。
n型杂质区域72通过对阱区11的表层部注入n型杂质而形成。n型杂质的注入例如通过在要形成n型杂质区域72的区域选择性的具有开口的离子注入掩膜(未图示)而进行。
然后，参照图18F，通过例如电镀法或溅射法以覆盖表面绝缘膜73及SiC外延层3的方式堆积电极材料(例如，铜、铝和/或钛)。由此形成源电极32。
另外，通过例如电镀法或溅射法，在SiC半导体基板2的背面侧堆积电极材料(例如，铜、铝和/或钛)。由此形成漏电极4。通过以上的工序，制造半导体装置71。
＜第五实施方式＞
图19是本发明的第五实施方式的半导体装置81的俯视图。图20A是沿图19所示的XXA-XXA线的剖视图。图20B是沿图19所示的XXB-XXB线的剖视图。图19、图20A以及图20B中，对于与上述的第一实施方式所示的结构相同的结构，标注相同的参照符号，并省略说明。
参照图19及图20A，在本实施方式的半导体装置81中，在SiC外延层3的表层部形成有多个上述的阱区11。在俯视中，多个阱区11沿相同的方向呈带状延伸，而且彼此隔开间隔形成。在各阱区11的表层部形成有上述的源区10。
在图19中示出了源区10在俯视中形成于阱区11的内方区域的中央部的例。源区10沿阱区11呈带状延伸，而且从该阱区11的周缘向内方区域侧隔开间隔形成。源区10从SiC外延层3的表面露出。
本实施方式的半导体装置81具有平面栅极构造，且包含形成于SiC外延层3的表面上的栅电极9。栅电极9隔着栅极绝缘膜8而与阱区11的周缘及源区10的周缘之间的沟道形成区域12对置。图19中，用点状的剖面线表示沟道形成区域12。沟道形成区域12的沟道的形成通过栅电极9控制。
本实施方式的半导体装置81含有叠层区域84，该叠层区域84在阱区11的表层部形成于沟道形成区域12及源区10之间的区域。叠层区域84包含形成于阱区11的表层部的n型杂质区域82和形成于n型杂质区域82的表层部的p型杂质区域83。半导体装置81具备叠层区域84，从而能够实现抑制导通电阻的增加，而且实现优异的短路耐受量。
参照图19及图20A，叠层区域84沿阱区11呈带状形成。叠层区域84形成为与源区10的深度大致相等的深度。
n型杂质区域82在源区10的周缘及阱区11的周缘之间的区域内，从阱区11的周缘隔开间隔地形成在内方区域侧。n型杂质区域82在与阱区11之间形成pn接合部。沟道形成区域12形成于n型杂质区域82的周缘及阱区11的周缘之间的区域。
n型杂质区域82在与SiC外延层3的表面平行的横向上与源区10及沟道形成区域12相连。n型杂质区域82的n型杂质浓度比半导体层的n型杂质浓度高且比源区10的n型杂质浓度低。
上述的栅电极9隔着栅极绝缘膜8与阱区11的周缘及n型杂质区域82的周缘之间的区域(也就是沟道形成区域12)对置。由此，在阱区11的周缘及n型杂质区域82的周缘之间的区域形成沟道。
p型杂质区域83从SiC外延层3的表面露出。p型杂质区域83在源区10的周缘及n型杂质区域82的周缘之间的区域内，从n型杂质区域82的周缘隔开间隔地形成在内方区域侧。p型杂质区域83在与n型杂质区域82之间形成pn接合部。
p型杂质区域83在与SiC外延层3的表面平行的横向上与源区10相连。p型杂质区域83的p型杂质浓度比阱区11的p型杂质浓度高。
对n型杂质区域82及p型杂质区域83的各数值进行补充。
n型杂质区域82的宽度Wn例如为0.06μm以上且0.12μm以下(本实施方式中，0.09μm左右)。n型杂质区域82的宽度Wn定义为该n型杂质区域82的周缘及p型杂质区域83的周缘之间的距离。
关于SiC外延层3的深度方向，p型杂质区域83的厚度Tp例如为0.04μm以上且0.08μm以下(本实施方式中，0.06μm左右)。
关于与SiC外延层3的表面平行的横向，n型杂质区域82的宽度也可以为0.1μm以上且0.8μm以下。
n型杂质区域82的n型杂质浓度例如为1.0×1017cm-3以上且1×1019cm-3以下(本实施方式中，1.0×1018cm-3左右)。
p型杂质区域83的p型杂质浓度例如为1.0×1019cm-3以上且1×1021cm-3以下(本实施方式中，4.0×1020cm-3左右)。
参照图19及图20B，在叠层区域84选择性地形成有不存在n型杂质区域82的部分(参照图19的虚线)。不存在n型杂质区域82的部分作为接触区域23而形成。
叠层区域84也可以包含沿阱区11延伸的方向交替形成有存在n型杂质区域82的的部分和不存在n型杂质区域82的部分的区域85。
p型杂质区域20在接触区域23与阱区11电连接。由此，p型杂质区域20被设定为与阱区11同电位。
参照图20A及图20B，在SiC外延层3的表面上形成有表面绝缘膜30。表面绝缘膜30覆盖栅电极9。在表面绝缘膜30形成有使源区10及p型杂质区域83选择性地露出的接触孔31。
在表面绝缘膜30上形成有源电极32。源电极32从表面绝缘膜30上进入接触孔31。源电极32在接触孔31内与源区10及p型杂质区域83电连接。由此，源区10及p型杂质区域83短路，形成同电位。
作为一个方案，也可以是源电极32在与源区10之间形成欧姆接合，而且在与p型杂质区域83之间形成欧姆接合。作为其它方案，也可以是源电极32在与源区10之间形成欧姆接合，而且在与p型杂质区域83之间形成肖特基接合。
接下来，参照图21及图22，对半导体装置81的电构造进行说明。图21是被图20A所示的虚线XXI围住的区域的放大图，表示为非短路状态的情况。图22是与图21对应的区域的放大图，表示为短路状态的情况。
半导体装置81的非短路状态是指对栅电极9施加预定的驱动电压的稳定状态。半导体装置1的短路状态是指在对栅电极9施加有预定的驱动电压的状态下，在漏电极4及源电极32之间施加有预定的短路电压(例如，200V～1000V)的状态。
参照图21及图22，在SiC外延层3形成有MISFET40及JFET41。图21及图22中，用虚线示出MISFET40及JFET41。
MISFET40由SiC外延层3(漏区5)、栅电极9以及源区10(具体而言，电连接于源区10的n型杂质区域82)形成。
在图21及图22中，为了便于说明，在栅电极9、SiC外延层3(漏区5)以及n型杂质区域82分别示出了MISFET40的栅极端子GM、漏极端子DM以及源极端子SM。
JFET41由包含p－型的阱区11、n型杂质区域82以及p型杂质区域83的pnp叠层构造和n+型的源区10形成。p型杂质区域83及阱区11形成同电位，且构成JFET41的栅极。
在图21及图22中，为了便于说明，在p型杂质区域83、n型杂质区域82以及源区10分别示出了JFET41的栅极端子GJ、漏极端子DJ以及源极端子SJ。
MISFET40的源极端子SM、以及JFET41的漏极端子DJ彼此电连接。由此，形成包含MISFET40及JFET41的串联电路。JFET41的栅极端子GJ及源极端子SJ通过源电极32而短路。
当对栅电极9施加预定的驱动电压时，在沟道形成区域12形成沟道。由此，半导体装置81成为导通状态，经由SiC外延层3、阱区11(沟道形成区域12)、n型杂质区域82以及源区10，从漏电极4向源电极32流通电流ID。另一方面，在半导体装置81的断开状态下，在沟道形成区域12不形成沟道，因此在漏电极4及源电极32之间不流通电流ID。
参照图21及图22，在n型杂质区域82及p型杂质区域83之间形成有pn接合部。由形成于n型杂质区域82及p型杂质区域83之间的pn接合部形成第一耗尽层DL21。
另外，在阱区11及n型杂质区域82之间形成有pn接合部。由形成于阱区11及n型杂质区域82之间的pn接合部形成第二耗尽层DL22。
参照图21，在半导体装置81的非短路状态下，第一耗尽层DL21及第二耗尽层DL22均几乎不向n型杂质区域82内扩张。由此，在漏电极4及源电极32之间形成有比较宽的电流路径。因此，在非短路状态下，流通于n型杂质区域82内的电流几乎不被第一耗尽层DL21及第二耗尽层DL22阻碍。
另一方面，参照图22，在半导体装置81的短路状态下，第一耗尽层DL21从形成于n型杂质区域82及p型杂质区域83之间的pn接合部向n型杂质区域21内扩张。另外，第二耗尽层DL22从形成于阱区11及n型杂质区域82之间的pn接合部向n型杂质区域21内扩张。
第一耗尽层DL21的宽度W21从源区10侧朝向栅电极9侧渐增。因此，栅电极9侧的第一耗尽层DL21的宽度W21相对地比源区10侧的第一耗尽层DL21的宽度W21大。
同样地，第二耗尽层DL22的宽度W22从源区10侧朝向栅电极9侧渐增。因此，栅电极9侧的第二耗尽层DL22的宽度W22相对地比源区10侧的第二耗尽层DL22的宽度W22大。
半导体装置81的短路状态下，形成于n型杂质区域82的电流路径的面积因第一耗尽层DL21及第二耗尽层DL22而变小。该状态下，在n型杂质区域82中，形成于沟道形成区域12侧的电流路径的面积比形成于源区10侧的电流路径的面积窄。因此，在半导体装置81的短路状态下，因为形成于n型杂质区域82的电流路径的面积变小，所以短路电流ID的流动被阻碍。
作为一个方案，阱区11、n型杂质区域82以及p型杂质区域83可以形成为，n型杂质区域82的宽度Wn、第一耗尽层DL21的宽度W21以及第二耗尽层DL22的宽度W22满足Wn＞W21+W22的数式。
作为其它方案，阱区11、n型杂质区域82以及p型杂质区域83也可以形成为，n型杂质区域82的宽度Wn、第一耗尽层DL21的宽度W21以及第二耗尽层DL22的宽度W22满足Wn≤W21+W22的数式。
在其它方案中，第一耗尽层DL21及第二耗尽层DL22在n型杂质区域82内重叠，因此能够有效地阻碍短路电流ID的流动。也可以组合上述一个方案和上述其它方案，以包含满足Wn＞W21+W22的数式的部分和满足Wn≤W21+W22的数式的部分的方式形成阱区11、n型杂质区域82以及p型杂质区域83。
如上所述，在本实施方式的半导体装置81中，在沟道形成区域12(阱区11)及源区10之间的区域形成有电流狭窄部(也就是JFET41)。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，能够在短路状态下使短路电流ID降低，因此能够降低因短路电压VD及短路电流ID而引起的焦耳热。另一方面，在非短路状态下，电流路径的面积基本不变窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。因此，能够提供一种能够实现抑制导通电阻的增加并且能够实现优异的短路耐受量的半导体装置81。
＜第六实施方式＞
图23是本发明的第六实施方式的半导体装置91的剖视图。图23中，对于与上述的第五实施方式所示的结构相同的结构，标注相同的参照符号，并省略说明。
本实施方式的半导体装置91与上述的第五实施方式同样，在阱区11的表层部形成有叠层区域84。叠层区域84形成于沟道形成区域12及源区10之间的区域，且包含上述的n型杂质区域82及p型杂质区域83。
本实施方式的n型杂质区域82具有在源区10的下方的区域延伸的外延部82a。源区10具有隔着n型杂质区域82的外延部82a与阱区11对置的部分。
本实施方式中，n型杂质区域82的外延部82a形成于源区10的下方的整个区域。因此，源区10的整个区域隔着n型杂质区域82的外延部82a与阱区11对置。与上述的半导体装置81不同，本实施方式的半导体装置91的源区10与阱区11不相连。
关于与SiC外延层3的表面平行的横向，p型杂质区域83与源区10相连，另一方面，n型杂质区域82与源区10不相连。关于SiC外延层3的深度方向，源区10的厚度TS与p型杂质区域83的厚度Tp大致相等。
在SiC外延层3与上述的半导体装置81同样地形成有MISFET40及JFET41。在n型杂质区域82及p型杂质区域83之间形成有pn接合部。另外，在阱区11及n型杂质区域82之间形成有pn接合部。
由形成于n型杂质区域82及p型杂质区域83之间的pn接合部形成第一耗尽层DL21。另外，由形成于阱区11及n型杂质区域82之间的pn接合部形成第二耗尽层DL22。
在半导体装置91的非短路状态下，第一耗尽层DL21及第二耗尽层DL22几乎不向n型杂质区域82内扩张。由此，在漏电极4及源电极32之间形成比较宽的电流路径。因此，在非短路状态下，在n型杂质区域82内流通的电流几乎不会被第一耗尽层DL21及第二耗尽层DL22阻碍。
另一方面，在半导体装置91的短路状态下，第一耗尽层DL21及第二耗尽层DL22以与上述的半导体装置81相同的方式向n型杂质区域82内扩张。因此，在半导体装置91的短路状态下，形成于n型杂质区域82的电流路径的面积因第一耗尽层DL21及第二耗尽层DL22而缩小。因此，在半导体装置91的短路状态下，因为形成于n型杂质区域82的电流路径的面积缩小，所以短路电流ID的流通被阻碍。
如上所述，在本实施方式的半导体装置91中，在沟道形成区域12(阱区11)及源区10之间的区域形成有电流狭窄部(也就是JFET41)。就电流狭窄部而言，当成为短路状态时，使电流路径缩窄，而且当从短路状态切换至非短路状态时，使电流路径扩张。
由此，能够在短路状态下使短路电流ID降低，因此能够降低因短路电压VD及短路电流ID而引起的焦耳热。另一方面，在非短路状态下，电流路径的面积基本不变窄，因此能够抑制因电流狭窄部而引起的导通电阻的增加。因此，能够提供一种能够实现抑制导通电阻的增加并且能够实现优异的短路耐受量的半导体装置91。
＜第七实施方式＞
图24是表示本发明的第七实施方式的半导体装置92的剖视图。本实施方式的半导体装置92是上述的第一实施方式的半导体装置1(参照图2A等)的变形例。图24中，对于与在上述的第一实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
在上述的第一实施方式中，对沿栅极沟槽7的内壁面形成栅极绝缘膜8的例进行了说明。与之相对，在本实施方式的半导体装置92中，如图24所示，栅极绝缘膜8在SiC外延层3的表层部包含厚膜部8A。
栅极绝缘膜8的厚膜部8A是在SiC外延层3的表层部使栅极绝缘膜8的一部分沿与SiC外延层3的表面平行的横向加厚而得到的部分。更具体而言，栅极绝缘膜8的厚膜部8A是以从沟槽栅极构造6的侧面向p型杂质区域20延伸的方式使该栅极绝缘膜8的一部分加厚至比其它部分厚而成的部分。
栅极绝缘膜8的厚膜部8A相比其它部分具有例如1.5倍以上的厚度。栅极绝缘膜8的厚膜部8A在与SiC外延层3的表面平行的横向上与p型杂质区域20相连。
栅极绝缘膜8的厚膜部8A也可以在SiC外延层3的深度方向上与n型杂质区域21相连。另外，栅极绝缘膜8的厚膜部8A也可以形成为在SiC外延层3的深度方向上横切p型杂质区域20及n型杂质区域21的边界部。该情况下，栅极绝缘膜8的厚膜部8A也可以在与SiC外延层3的表面平行的横向上与n型杂质区域21相连。栅极绝缘膜8也可以含有氧化硅。
以上，通过这样的结构，也能够起到与在上述的第一实施方式叙述的效果相同的效果。
＜第八实施方式＞
图25是表示本发明的第八实施方式的半导体装置93的剖视图。本实施方式的半导体装置93是上述的第二实施方式的半导体装置51(参照图8参照)的变形例。图25中，对于与在上述的第二实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
在上述的第二实施方式中对沿栅极沟槽7的内壁面形成栅极绝缘膜8的例进行了说明。与之相对，本实施方式的半导体装置93中，如图25所示，栅极绝缘膜8在SiC外延层3的表层部包含厚膜部8A。
栅极绝缘膜8的厚膜部8A是在SiC外延层3的表层部使栅极绝缘膜8的一部分沿与SiC外延层3的表面平行的横向加厚而得到的部分。更具体而言，栅极绝缘膜8的厚膜部8A是以从沟槽栅极构造6的侧面向p型杂质区域20延伸的方式使该栅极绝缘膜8的一部分加厚至比其它部分厚而成的部分。
栅极绝缘膜8的厚膜部8A相比其它部分具有例如1.5倍以上的厚度。栅极绝缘膜8的厚膜部8A在与SiC外延层3的表面平行的横向上与p型杂质区域20相连。
栅极绝缘膜8的厚膜部8A也可以在SiC外延层3的深度方向上与n型杂质区域21相连。另外，栅极绝缘膜8的厚膜部8A也可以形成为在SiC外延层3的深度方向上横切p型杂质区域20及n型杂质区域21的边界部。该情况下，栅极绝缘膜8的厚膜部8A也可以在与SiC外延层3的表面平行的横向上与n型杂质区域21相连。栅极绝缘膜8也可以含有氧化硅。
以上，通过这样的结构，也能够起到与在上述的第二实施方式叙述的效果相同的效果。
＜第九实施方式＞
图26是表示本发明的第九实施方式的半导体装置94的剖视图。本实施方式的半导体装置94是上述的第三实施方式的半导体装置61(参照图11A等)的变形例。图26中，对于与在上述的第三实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
在上述的第三实施方式中，对沿栅极沟槽7的内壁面形成栅极绝缘膜8的例进行了说明。与之相对，在本实施方式的半导体装置94中，如图26所示，栅极绝缘膜8在SiC外延层3的表层部包含厚膜部8A。
栅极绝缘膜8的厚膜部8A是在SiC外延层3的表层部使栅极绝缘膜8的一部分沿与SiC外延层3的表面平行的横向加厚而得到的部分。更具体而言，栅极绝缘膜8的厚膜部8A是以从沟槽栅极构造6的侧面向p型杂质区域20延伸的方式使该栅极绝缘膜8的一部分加厚至比其它部分厚而成的部分。
栅极绝缘膜8的厚膜部8A相比其它部分具有例如1.5倍以上的厚度。栅极绝缘膜8的厚膜部8A在与SiC外延层3的表面平行的横向上与p型杂质区域20相连。
栅极绝缘膜8的厚膜部8A也可以在SiC外延层3的深度方向上与n型杂质区域21相连。另外，栅极绝缘膜8的厚膜部8A也可以形成为在SiC外延层3的深度方向上横切p型杂质区域20与n型杂质区域21的边界部。该情况下，栅极绝缘膜8的厚膜部8A也可以在与SiC外延层3的表面平行的横向上与n型杂质区域21相连。栅极绝缘膜8也可以含有氧化硅。
以上，通过这样的结构，也能够起到与在上述的第三实施方式叙述的效果相同的效果。
＜第十实施方式＞
图27是表示本发明的第十实施方式的半导体装置95的剖视图。本实施方式的半导体装置95是上述的第三实施方式的半导体装置61(参照图11A等)的变形例。图27中，对于与在上述的第三实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
在上述的第三实施方式中，对p型杂质区域20覆盖源区10的整个区域的例进行了说明。与之相对，在本实施方式的半导体装置95中，如图27所示，形成有除了从源极沟槽63的内表面，还从SiC外延层3的表面露出的源区10。
源区10在SiC外延层3的深度方向上与阱区11相连。关于SiC外延层3的深度方向，源区10的厚度TS例如为0.1μm以上且0.2μm以下(该例中，0.15μm左右)。
源区10除了与埋设于源极沟槽63的源电极32的一部分32a，还与形成于SiC外延层3的表面上的源电极32电连接。
叠层区域22(p型杂质区域20及n型杂质区域21)在与SiC外延层3的表面平行的横向上与源区10相连。p型杂质区域20从SiC外延层3的表面露出，而且在SiC外延层3的深度方向上，与n型杂质区域21的整个区域相连。p型杂质区域20及n型杂质区域21在与SiC外延层3的表面平行的横向上形成为大致相等的宽度Ln。
以上，通过这样的结构，也能够起到与在上述的第三实施方式叙述的效果相同的效果。
另外，根据这样的结构，能够增加源电极32相对于源区10的接触面积。因此，能够提高MISFET40的开关特性及JFET41的开关特性。不言而喻，也可以在图27所示的结构组合图26所示的结构，采用栅极绝缘膜8具有厚膜部8A的构造。
＜第十一实施方式＞
图28是本发明的第十一实施方式的半导体装置96的剖视图。本实施方式的半导体装置96具有将上述的第二实施方式的半导体装置51的n型杂质区域21(参照图8)组合于上述的第三实施方式的半导体装置61(参照图27)而得到的构造。图28中，对于与在上述的第二实施方式及第三实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
如图28所示，n型杂质区域21具有在源区10的下方的区域延伸的外延部21a。源区10具有隔着n型杂质区域21的外延部21a与阱区11对置的部分。
n型杂质区域21的外延部21a可以形成于源区10的下方的整个区域。也就是源区10的整个区域可以隔着n型杂质区域21的外延部21a与阱区11对置。n型杂质区域21的外延部21a也可以与沟槽源极构造62(源极沟槽63)相连。
以上，通过这样的结构，也能够起到与在上述的第二实施方式及第三实施方式叙述的效果相同的效果。
＜第十二实施方式＞
图29是表示本发明的第十二实施方式的半导体装置97的剖视图。本实施方式的半导体装置97是上述的第三实施方式的半导体装置61(参照图11A等)的变形例。图29中，对于与在上述的第三实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
在上述的第三实施方式中，对沟槽源极构造62具有与沟槽栅极构造6的深度DGT相等的深度DST的例进行了说明。与之相对，本实施方式的半导体装置97中，沟槽源极构造62具有比沟槽栅极构造6的深度DGT大的深度DST。
在本实施方式中，阱区11不具有上述的源极沟槽侧区域65。但是，阱区11也可以具有上述的源极沟槽侧区域65。
图30表示通过模拟求出在图29所示的半导体装置97中对漏电极4施加从0V至1000V的漏极电压VD而在漏电极4及源电极32间流通的漏极电流ID的结果。
在图30中，纵轴是漏极电流ID[A/cm2]，横轴使漏极电压VD[V]。
在图30中示出了曲线L11和曲线L12。曲线L11是具有从图29的结构去除了叠层区域22(p型杂质区域20及n型杂质区域21)的构造的半导体装置(以下，简称为“参考例的半导体装置”。)的漏极电流ID－漏极电压VD特性。曲线L12是本实施方式的半导体装置97的漏极电流ID－漏极电压VD特性。
参照曲线L11，在参考例的半导体装置中，随着漏极电压VD的增加，漏极电流ID也增加，而且当漏极电压VD超过100V时，漏极电流ID超过8000A/cm2。
另一方面，参照曲线L12，在本实施方式的半导体装置97中，当漏极电压VD超过100V时，漏极电流ID在6000A/cm2以上且不足7000A/cm2的范围内饱和。
漏极电压VD为600V时，本实施方式的半导体装置97的漏极电流ID比参考例的半导体装置的漏极电流ID减少了45％左右。而且，在本实施方式的半导体装置97中，几乎看不到导通电阻的增加。
以上，根据这样的结构，也能够起到与在上述的第三实施方式叙述的效果相同的效果。
＜第十三实施方式＞
图31是表示本发明的第十三实施方式的半导体装置98的剖视图。本实施方式的半导体装置98是上述的第十实施方式的半导体装置95(参照图27)的变形例。图31中，对于与在上述的第十实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
上述的第十实施方式中，对沟槽源极构造62具有与沟槽栅极构造6的深度DGT相等的深度DST的例进行了说明。与之相对，本实施方式的半导体装置98中，沟槽源极构造62具有比沟槽栅极构造6的深度DGT大的深度DST。
本实施方式中，阱区11不具有上述的源极沟槽侧区域65。但是，阱区11也可以具有上述的源极沟槽侧区域65。
以上，根据这样的结构，也能够起到与在上述的第十实施方式叙述的效果相同的效果。
＜第十四实施方式＞
图32是表示本发明的第十四实施方式的半导体装置99的剖视图。本实施方式的半导体装置99是上述的第十一实施方式的半导体装置96(参照图28)的变形例。图32中，对于与在上述的第十一实施方式叙述的结构相同的结构，标注相同的参照符号，并省略说明。
上述的第十一实施方式中，对沟槽源极构造62具有与沟槽栅极构造6的深度DGT相等的深度DST的例进行了说明。与之相对，本实施方式的半导体装置98中，沟槽源极构造62具有比沟槽栅极构造6的深度DGT大的深度DST。
本实施方式中，阱区11不具有上述的源极沟槽侧区域65。但是，阱区11也可以具有上述的源极沟槽侧区域65。
以上，根据这样的结构，也能够起到与在上述的第十一实施方式叙述的效果相同的效果。
＜第十五实施方式＞
图33是表示本发明的第十五实施方式的半导体装置100的剖视图。本实施方式的半导体装置100是在上述的第四实施方式的半导体装置71(参照图14)组合了上述的第十二实施方式的半导体装置97的沟槽源极构造62(参照图29)的例子。在图33中，对于与在上述的第四实施方式及第十二实施方式叙述的结构相同的结构，标注相同的参照符号并省略说明。
在本实施方式中，沟槽源极构造62具有比沟槽栅极构造6的深度DGT大的深度DST。但是，沟槽源极构造62也可以如上述的第三实施方式那样具有与沟槽栅极构造6的深度DGT相等的深度DST。
在本实施方式中，阱区11不具有上述的源极沟槽侧区域65。但是，阱区11也可以如上述的第三实施方式那样具有源极沟槽侧区域65。
以上，根据这样的结构，也能够起到与在上述的第四实施方式及第十二实施方式叙述的效果相同的效果。
以上，对本发明的实施方式进行了说明，但本发明还能够以其它方式实施。
在含有沟槽栅极构造6的实施方式中，栅极沟槽7也可以形成为相对于SiC外延层3的表面构成大致垂直的剖视四边形状。
在含有沟槽栅极构造6的实施方式中，栅极沟槽7也可以形成为沿着其深度方向，开口宽度逐渐缩窄的剖视锥形状。
在含有沟槽栅极构造6的实施方式中，栅极沟槽7的底部也可以相对于SiC外延层3的表面形成为平行。
在含有沟槽栅极构造6的实施方式中，栅极沟槽7的底部也可以形成为从其侧面向外方带有圆角。
在含有沟槽栅极构造6的实施方式中，该沟槽栅极构造6可以形成为俯视格子状。该情况下，成为沿第一方向呈带状延伸的多个沟槽栅极构造6和沿与该第一方向交叉的第二方向延伸的多个沟槽栅极构造6一体形成的构造。
在含有沟槽源极构造62的实施方式中，源极沟槽63可以形成为相对于SiC外延层3的表面形成为大致垂直的剖视四边形状。
在含有沟槽源极构造62的实施方式中，源极沟槽63也可以形成为沿着其深度方向，开口宽度逐渐缩窄的剖视锥形状。
在含有沟槽源极构造62的实施方式中，源极沟槽63的底部也可以相对于SiC外延层3的表面形成为平行。
在含有沟槽源极构造62的实施方式中，源极沟槽63的底部也可以形成为从其侧面向外方带有圆角。
在上述的各实施方式中，半导体层可以取代SiC半导体基板2及SiC外延层3而包含含有Si的Si半导体基板及含有Si的Si外延层。
在上述的各实施方式中，也可以采用将各半导体部分的导电型颠倒了的结构。也就是，可以将p型的部分做成n型，将n型的部分做成p型。
在上述的各实施方式，可以通过取代n+型的SiC半导体基板2而采用p+型的SiC半导体基板2，从而取代MISFET40而形成IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)。
该情况下，MISFET40的“源极”改读做IGBT的“发射极”。另外，MISFET40的“漏极”改读为IGBT的“集电极”。因此，MISFET40的漏电极4及漏区5成为IGBT的集电极电极及集电极区域。另外，MISFET40的源电极32及源区10成为IGBT的发射极电极及发射极区域。
上述的各实施方式的结构也可以采用选择性地组合而成的结构。作为其一例，在上述的第四实施方式中对形成有覆盖栅电极9的表面绝缘膜73的例进行了说明，但在上述的第一～第三实施方式中，也可以取代上述的表面绝缘膜30而形成表面绝缘膜73。
上述的各实施方式的半导体装置1、51、61、71、81、91、92、93、94、95、96、97、98、99、100例如能够装入用于对用作汽车(包括电动汽车)、电力列车、工业用机器人、空气调节装置、空气压缩机、风扇、吸尘器、除湿机、冰箱等的动力源的电动马达进行驱动的逆变电路的功率模块。
另外，上述的各实施方式的半导体装置1、51、61、71、81、91、92、93、94、95、96、97、98、99、100除了能够装入用于太阳能电池、风力发电机等其它发电装置等的逆变电路的功率模块外，也能够装入构成模拟控制电源、数字控制电源等的电路模块。
为外，在权利要求书记载的范围内，能够进行各种设计变更。
该申请对应于2016年1月20日提交给日本专利局的特愿2016－008834号，该申请的全部公开通过引用并入本文。
对本发明的实施方式详细地进行了说明，但这些只不过是为了使本发明的技术性内容明确而使用的具体例，本发明不被这些具体的例限定而解释，仅本发明的范围仅由权利要求书限定。
符号说明
1—半导体装置，2—SiC半导体基板，3—SiC外延层，6—沟槽栅极构造，7—栅极沟槽，8—栅极绝缘膜，9—栅电极，10—源区，11—阱区，12—沟道形成区域，20—p型杂质区域，21—n型杂质区域，21a—外延部，22—叠层区域，32—源电极，40—MISFET，41—JFET，51—半导体装置，61—半导体装置，62—沟槽源极构造，63—源极沟槽，71—半导体装置，72—n型杂质区域，81—半导体装置，82—n型杂质区域，82a—外延部，83—p型杂质区域，84—叠层区域，91—半导体装置，92—半导体装置，93—半导体装置，94—半导体装置，95—半导体装置，96—半导体装置，97—半导体装置，98—半导体装置，99—半导体装置，100—半导体装置。

Claims (20)

1.一种半导体装置，其特征在于，包括：
具有主面的作为漏区的第一导电型的半导体层；
沟槽栅极构造，其包括形成于上述主面的沟槽、覆盖上述沟槽的壁面的绝缘膜、以及隔着上述绝缘膜埋设于上述沟槽的栅电极；
第一导电型的源区，其在上述主面的表层部形成在上述沟槽栅极构造的侧方；
第二导电型的阱区，其在上述沟槽栅极构造的周边相对于上述源区形成在上述沟槽栅极构造的底壁侧的区域；以及
沟道，其在上述沟槽栅极构造的附近形成在与上述沟槽栅极构造的深度方向垂直的横向上。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
第一电流路径，其从上述半导体层形成在沿着上述沟槽栅极构造的深度方向的纵向上；以及
第二电流路径，其从上述第一电流路径经由上述沟道形成在与上述沟槽栅极构造的深度方向垂直的上述横向上。
3.根据权利要求1所述的半导体装置，其特征在于，
多个上述沟槽栅极构造隔开间隔形成于上述主面，
上述阱区在上述主面的表层部包括介于多个上述沟槽栅极构造之间的区域的部分，
上述沟道在多个上述沟槽栅极构造之间的区域形成在与多个上述沟槽栅极构造的深度方向垂直的上述横向上。
4.根据权利要求3所述的半导体装置，其特征在于，
多个上述沟槽栅极构造在俯视下沿着相同的方向以带状延伸。
5.根据权利要求1所述的半导体装置，其特征在于，
上述沟槽在剖视下形成为开口宽度在深度方向上逐渐变窄的锥形。
6.根据权利要求5所述的半导体装置，其特征在于，
上述沟槽具有相对于上述主面平行的底壁。
7.根据权利要求1所述的半导体装置，其特征在于，
上述源区从上述主面露出。
8.根据权利要求1所述的半导体装置，其特征在于，
能够以上述源区为基准在上述半导体层施加200V以上且1000V以下的短路电压，
在上述短路电压的施加状态下，经由上述沟道从上述半导体层向上述源区流动短路电流。
9.根据权利要求1所述的半导体装置，其特征在于，
上述半导体层包含SiC。
10.根据权利要求1至9中任一项所述所述的半导体装置，其特征在于，
在上述主面的表层部还包括形成在上述沟槽栅极构造的侧方的第二导电型的接触区域。
11.根据权利要求10所述的半导体装置，其特征在于，
上述接触区域以隔着上述绝缘膜与上述栅电极对置的方式形成在上述沟槽栅极构造的侧方。
12.根据权利要求10所述的半导体装置，其特征在于，
上述接触区域从上述主面露出。
13.根据权利要求10所述的半导体装置，其特征在于，
上述接触区域由上述阱区的一部分构成。
14.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
还包含源电极，该源电极以与上述源区电连接的方式形成在上述主面上。
15.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
还包括漏电极，该漏电极与上述半导体层的上述主面的相反面连接。
16.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽栅极构造，其形成于上述主面；
第一导电型的杂质区域，其以与上述沟槽栅极构造相连的方式形成于上述主面的表层部；
第二导电型的接触区域，其以与上述沟槽栅极构造及上述杂质区域相连的方式形成于上述主面的表层部；以及
第二导电型的阱区，其在上述主面的表层部相对于上述杂质区域及上述接触区域形成在上述沟槽栅极构造的底壁侧的区域。
17.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽栅极构造，其形成于上述主面；
第一导电型的源区，其在上述主面的表层部形成在上述沟槽栅极构造的侧方；
第二导电型的第一杂质区域，其在上述主面的表层部形成在上述沟槽栅极构造与上述源区之间的区域；以及
第一导电型的第二杂质区域，其在上述主面的表层部相对于上述第一杂质区域形成在上述沟槽栅极构造的底壁侧的区域。
18.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽栅极构造，其形成于上述主面；
第一导电型的第一杂质区域，其在上述主面的表层部形成在上述沟槽栅极构造的侧方；
第一导电型的第二杂质区域，其在上述主面的表层部相对于上述第一杂质区域形成在上述沟槽栅极构造的底壁侧的区域；以及
第二导电型的阱区，其在上述主面的表层部相对于上述第二杂质区域形成在上述沟槽栅极构造的底壁侧的区域。
19.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽栅极构造，其形成于上述主面；
沟槽源极构造，其从上述沟槽栅极构造远离而形成于上述主面；
第一导电型的源区，其在上述主面的表层部形成在上述沟槽栅极构造与上述沟槽源极构造之间的区域；以及
第二导电型的杂质区域，其在上述主面的表层部相对于上述源区形成在上述主面侧的区域。
20.一种半导体装置，其特征在于，包括：
半导体层，其具有主面；
沟槽源极构造，其形成于上述主面；
第一导电型的源区，其在上述主面的表层部形成在上述沟槽源极构造的侧方；
第二导电型的阱区，其在上述主面的表层部相对于上述源区形成在上述沟槽源极构造的底壁侧的区域；以及
第二导电型的杂质区域，其在上述主面的表层部相对于上述源区形成在上述主面侧的区域。
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