DE112017000441T5 - Halbleiterbauteil - Google Patents

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Abstract

Ein Halbleiterbauteil (1) beinhaltet eine Graben-Gate-Struktur (6), die in einem Oberflächenschichtteil einer ersten Hauptoberfläche einer Halbleiterschicht gebildet ist. Ein Source-Gebiet (10) und ein Wannengebiet (11) sind in einem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht bei einer Seite der Graben-Gate-Struktur (6) gebildet. Das Wannengebiet (11) ist in einem Gebiet bei einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet (10) gebildet. Ein Kanal ist entlang der Graben-Gate-Struktur (6) in einem Teil des Wannengebiets (11) gebildet. Ein Mehrschichtgebiet (22) ist in einem Gebiet zwischen der Graben-Gate-Struktur (6) und dem Source-Gebiet (10) in der Halbleiterschicht gebildet. Das Mehrschichtgebiet (22) weist ein p-Typ-Fremdstoff-Gebiet (20), das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und ein n-Typ-Fremdstoff-Gebiet (21), das in einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Fremdstoffgebiet (20) des zweiten Leitfähigkeitstyps gebildet ist, auf.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauteil.
  • Hintergrund
  • Ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET: Metal Oxide Semiconductor Field Effect Transistor) ist als ein Halbleiterelement bekannt, das mit einer Last verbunden ist, um einen vorbestimmten Schaltvorgang für die Last bereitzustellen. Patentliteratur 1 offenbart ein Beispiel für ein Halbleiterbauteil einschließlich des MOSFET.
  • Das Halbleiterbauteil gemäß Patentliteratur 1 beinhaltet eine n-Typ-Halbleiterschicht, ein p-Typ-Wannengebiet, das in einem Oberflächenschichtteil der Halbleiterschicht gebildet ist, ein n-Typ-Source-Gebiet, das in einem Oberflächenschichtteil des Wannengebiets gebildet ist, das von einem peripheren Rand des Wannengebiets beabstandet ist, und eine Gate-Elektrode, die bei der Halbleiterschicht gebildet ist, so dass sie einem Kanal zwischen dem peripheren Rand des Wannengebiets und einem peripheren Rand des Source-Gebiets zugewandt ist.
  • Entgegenhaltungsliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung mit der Veröffentlichungs-Nr. 2011-159797
  • Kurzdarstellung der Erfindung
  • Technisches Problem
  • Wenn die Last kurzgeschlossen ist, während sich das Halbleiterbauteil in einem EIN-Zustand befindet, wird die Spannung, die an die Last angelegt wird, manchmal als Kurzschlussspannung an das Halbleiterbauteil angelegt. In diesem Fall fließt ein relativ großer Kurzschlussstrom in das Halbleiterbauteil. Infolgedessen kann das Halbleiterbauteil durch Joulsche Wärme aufgrund der Kurzschlussspannung und des Kurzschlussstroms in einer Zeit, die zum Beispiel einige µs bis einige zehn µs lang ist, zerstört werden.
  • Die Zeit von dem Beginn des Fließens des Kurzschlussstroms bis das Halbleiterbauteil zerstört wird, ist als die Kurzschlusstoleranz bekannt. Es wird in Betracht gezogen, dass die Kurzschlusstoleranzfähigkeit umso besser ist, je länger die Zeit ist, bis das Halbleiterbauteil zerstört wird.
  • Der Kurzschlussstrom kann durch Reduzieren einer Fremdstoffkonzentration des Wannengebiets, das einen Kanal bildet, unterdrückt werden. Folglich wird die Joulsche Wärme reduziert und es wird dementsprechend in Betracht gezogen, dass die Kurzschlusstoleranz verbessert wird. Wenn jedoch die Fremdstoffkonzentration des Wannengebiets reduziert wird, entsteht ein Kompromissproblem, das heißt, der EIN-Widerstand nimmt aufgrund einer Abnahme der Ladungsträgerbeweglichkeit zu.
  • Es ist daher ein Ziel der vorliegenden Erfindung, ein Halbleiterbauteil bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Lösung des Problems
  • Ein Halbleiterbauteil gemäß einem ersten Aspekt der vorliegenden Erfindung beinhaltet Folgendes: eine Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, eine Graben-Gate-Struktur, die einen Gate-Graben, der in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und eine Gate-Elektrode, die in dem Gate-Graben eingebettet ist, beinhaltet, wobei ein Isolationsfilm zwischen dem Gate-Graben und der Gate-Elektrode dazwischenliegt, ein Source-Gebiet des ersten Leitfähigkeitstyps, das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht bei einer Seite der Graben-Gate-Struktur gebildet ist, ein Wannengebiet eines zweiten Leitfähigkeitstyps, das in einem Gebiet bei einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet entlang der Graben-Gate-Struktur bei einer Seite der Graben-Gate-Struktur gebildet ist und einen Kanal beinhaltet, der in einem Teil entlang der Graben-Gate-Struktur gebildet ist, und ein Mehrschichtgebiet, das in einem Gebiet zwischen der Graben-Gate-Struktur und dem Source-Gebiet in der Halbleiterschicht gebildet ist, wobei das Mehrschichtgebiet ein Fremdstoffgebiet bzw. eine Dotierungsregion des zweiten Leitfähigkeitstyps, das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und ein Fremdstoffgebiet des ersten Leitfähigkeitstyps, das in einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Fremdstoffgebiet des zweiten Leitfähigkeitstyps gebildet ist, beinhaltet.
  • Ein Halbleiterbauteil gemäß einem zweitem Aspekt der vorliegenden Erfindung beinhaltet Folgendes: eine Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, eine Graben-Gate-Struktur, die einen Gate-Graben, der in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und eine Gate-Elektrode, die in dem Gate-Graben eingebettet ist, beinhaltet, wobei ein Isolationsfilm zwischen dem Gate-Graben und der Gate-Elektrode dazwischenliegt, ein Source-Gebiet des ersten Leitfähigkeitstyps, das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht bei einer Seite der Graben-Gate-Struktur gebildet ist, ein Wannengebiet eines zweiten Leitfähigkeitstyps, das in einem Gebiet bei einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet entlang der Graben-Gate-Struktur bei einer Seite der Graben-Gate-Struktur gebildet ist und einen Kanal beinhaltet, der in einem Teil entlang der Graben-Gate-Struktur gebildet ist, ein Fremdstoffgebiet des ersten Leitfähigkeitstyps, das in einem Gebiet zwischen der Graben-Gate-Struktur und dem Source-Gebiet in der Halbleiterschicht gebildet ist, so dass es von der ersten Hauptoberfläche der Halbleiterschicht freigelegt ist und elektrisch mit dem Wannengebiet verbunden ist, und eine Source-Elektrode, die bei der ersten Hauptoberfläche der Halbleiterschicht gebildet ist und elektrisch mit dem Source-Gebiet und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps verbunden ist, wobei die Source-Elektrode einen Schottky-Übergang mit dem Fremdstoffgebiet des ersten Leitfähigkeitstyps bildet.
  • Ein Halbleiterbauteil gemäß einem dritten Aspekt der vorliegenden Erfindung beinhaltet Folgendes: eine Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, ein Wannengebiet eines zweiten Leitfähigkeitstyps, das in einem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, ein Source-Gebiet des ersten Leitfähigkeitstyps, das in einem Oberflächenschichtteil des Wannengebiets gebildet ist, der von einem peripheren Rand des Wannengebiets beabstandet ist, eine Gate-Elektrode, die auf einem Isolationsfilm bei der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, so dass sie einem Kanal zwischen dem peripheren Rand des Wannengebiets und einem peripheren Rand des Source-Gebiets zugewandt ist, und ein Mehrschichtgebiet, das in einem Gebiet zwischen dem Kanal und dem Source-Gebiet in einem Oberflächenschichtteil des Wannengebiets gebildet ist, wobei das Mehrschichtgebiet ein Fremdstoffgebiet des ersten Leitfähigkeitstyps, das in dem Oberflächenschichtteil des Wannengebiets gebildet ist, und ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps, das in einem Oberflächenschichtteil des Fremdstoffgebiets des zweiten Leitfähigkeitstyps gebildet ist, aufweist.
  • Effekte der Erfindung
  • Bei dem Halbleiterbauteil gemäß dem ersten Aspekt der vorliegenden Erfindung wird ein pn-Übergangteil zwischen dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet. Ein pn-Übergangteil ist zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet.
  • Wenn eine Kurzschlussspannung zwischen der Halbleiterschicht und dem Source-Gebiet angelegt wird, erstreckt sich eine Verarmungsschicht von dem pn-Übergangteil, der zwischen dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Eine Verarmungsschicht erstreckt sich von dem pn-Übergangteil, der zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Dies kann einen Strompfad in dem Fremdstoffgebiet der ersten Leitfähigkeit in einem Kurzschlusszustand einengen und kann daher einen Kurzschlussstrom in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps blockieren.
  • Andererseits erstreckt sich die Verarmungsschicht in einem Nichtkurzschlusszustand kaum von dem pn-Übergangteil, der zwischen dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Die Verarmungsschicht erstreckt sich in dem Nichtkurzschlusszustand kaum von dem pn-Übergangteil, der zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. In dem Nichtkurzschlusszustand wird daher ein Strom, der in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps fließt, kaum durch die Verarmungsschicht blockiert.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil gemäß dem ersten Aspekt ein Strombegrenzungsteil bzw. Stromeinengungsabschnitt in einem Gebiet zwischen dem Kanal (dem Wannengebiet) und dem Source-Gebiet gebildet. Der Strombegrenzungsteil engt den Strompfad ein, wenn der Kurzschlusszustand gesetzt bzw. eingestellt ist, und erweitert den Strompfad, wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird.
  • Dies ermöglicht es, den Kurzschlussstrom in dem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung und des Kurzschlussstroms reduziert werden. Andererseits ist es in dem Nichtkurzschlusszustand möglich, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund des Strombegrenzungsteils zu unterdrücken. Daher ermöglicht dies, das Halbleiterbauteil bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Bei dem Halbleiterbauteil gemäß dem zweiten Aspekt der vorliegenden Erfindung wird ein Schottky-Übergangteil zwischen der Source-Elektrode und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet. Ein pn-Übergangteil ist zwischen Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet.
  • Wenn eine Kurzschlussspannung zwischen der Halbleiterschicht und dem Source-Gebiet angelegt wird, erstreckt sich eine Verarmungsschicht von dem Schottky-Übergangteil zwischen der Source-Elektrode und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Eine Verarmungsschicht erstreckt sich von dem pn-Übergangteil, der zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Dies kann einen Strompfad in dem Fremdstoffgebiet der ersten Leitfähigkeit in einen Kurzschlusszustand einengen und kann daher einen Kurzschlussstrom in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps blockieren.
  • Andererseits erstreckt sich die Verarmungsschicht in einem Nichtkurzschlusszustand kaum von dem Schottky-Übergangteil zwischen der Source-Elektrode und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Die Verarmungsschicht erstreckt sich in dem Nichtkurzschlusszustand kaum von dem pn-Übergangteil, der zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Entsprechend wird in dem Nichtkurzschlusszustand ein Strom, der in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps fließt, kaum durch die Verarmungsschicht blockiert.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil gemäß dem zweiten Aspekt ein Strombegrenzungsteil in einem Gebiet zwischen dem Kanal (dem Wannengebiet) und dem Source-Gebiet gebildet. Der Strombegrenzungsteil engt den Strompfad ein, wenn der Kurzschlusszustand gesetzt wird, und erweitert den Strompfad, wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird.
  • Dies kann den Kurzschlussstrom in dem Kurzschlusszustand reduzieren und kann daher Joulsche Wärme aufgrund der Kurzschlussspannung und des Kurzschlussstroms reduzieren. Andererseits kann in dem Nichtkurzschlusszustand, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund des Stromeingrenzungsteils unterdrückt werden. Daher ermöglicht dies, das Halbleiterbauteil bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Bei dem Halbleiterbauteil gemäß dem dritten Aspekt der vorliegenden Erfindung wird ein pn-Übergangteil zwischen dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet. Ein pn-Übergangteil ist zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet.
  • Wenn eine Kurzschlussspannung zwischen der Halbleiterschicht und dem Source-Gebiet angelegt wird, erstreckt sich eine Verarmungsschicht von dem pn-Übergangteil, der zwischen dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Eine Verarmungsschicht erstreckt sich von dem pn-Übergangteil, der zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Dies kann einen Strompfad in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps in einem Kurzschlusszustand einengen und einen Kurzschlussstrom in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps blockieren.
  • Andererseits erstreckt sich die Verarmungsschicht in einem Nichtkurzschlusszustand kaum von dem pn-Übergangteil, der zwischen dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Die Verarmungsschicht erstreckt sich in dem Nichtkurzschlusszustand kaum von dem pn-Übergangteil, der zwischen dem Wannengebiet des zweiten Leitfähigkeitstyps und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps gebildet wird, in das Fremdstoffgebiet des ersten Leitfähigkeitstyps. Entsprechend wird in dem Nichtkurzschlusszustand ein Strom, der in dem Fremdstoffgebiet des ersten Leitfähigkeitstyps fließt, kaum durch die Verarmungsschicht blockiert.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil gemäß dem dritten Aspekt ein Strombegrenzungsteil in einem Gebiet zwischen dem Kanal (dem Wannengebiet) und dem Source-Gebiet gebildet. Der Strombegrenzungsteil engt den Strompfad ein, wenn der Kurzschlusszustand gesetzt wird, und erweitert den Strompfad, wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird.
  • Dies ermöglicht es, den Kurzschlussstrom in dem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung und des Kurzschlussstroms reduziert werden. Andererseits ist es in dem Nichtkurzschlusszustand möglich, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund eines Stromeingrenzungsteils zu unterdrücken. Daher ermöglicht dies, das Halbleiterbauteil bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Figurenliste
    • [1] 1 ist eine Draufsicht eines Halbleiterbauteils gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [2A] 2A ist eine Schnittansicht entlang einer in 1 gezeigten Linie IIA-IIA.
    • [2B] 2B ist eine Schnittansicht entlang einer in 1 gezeigten Linie IIB-IIB.
    • [3] 3 ist eine vergrößerte Ansicht eines Gebiets, das durch die in 2A gezeigte gestrichelte Linie III umgeben ist, welche einen Fall zeigt, in dem ein Nichtkurzschlusszustand gesetzt ist.
    • [4] 4 ist eine vergrößerte Ansicht eines Gebiets, das 3 entspricht, welche einen Fall zeigt, in dem ein Kurzschlusszustand gesetzt ist.
    • [5] 5 ist eine Schnittansicht, die ein Halbleiterbauteil gemäß einem Referenzbeispiel zeigt.
    • [6] 6 ist ein Graph, der Drain-Strom-Drain-Spannung-Kennlinien zeigt.
    • [7A] 7A ist eine Schnittansicht, die ein Herstellungsverfahren für das in 1 gezeigte Halbleiterbauteil zeigt.
    • [7B] 7B ist eine Schnittansicht, die einen Schritt nach 7A zeigt.
    • [7C] 7C ist eine Schnittansicht, die einen Schritt nach 7B zeigt.
    • [7D] 7D ist eine Schnittansicht, die einen Schritt nach 7C zeigt.
    • [7E] 7E ist eine Schnittansicht, die einen Schritt nach 7D zeigt.
    • [7F] 7F ist eine Schnittansicht, die einen Schritt nach 7E zeigt.
    • [8] 8 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [9] 9 ist ein Graph, der Drain-Strom-Drain-Spannung-Kennlinien zeigt.
    • [10] 10 ist eine Draufsicht, die ein Halbleiterbauteil gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • [11A] 11A ist eine Schnittansicht entlang einer in 10 gezeigten Linie XIA-XIA.
    • [11B] 11B ist eine Schnittansicht entlang einer in 10 gezeigten Linie XIB-XIB.
    • [12] 12 ist ein Graph, der Drain-Strom-Drain-Spannung-Kennlinien zeigt.
    • [13A] 13A ist eine Schnittansicht, die ein Herstellungsverfahren für das in 10 gezeigte Halbleiterbauteil zeigt.
    • [13B] 13B ist eine Schnittansicht, die einen Schritt nach 13A zeigt.
    • [13C] 13C ist eine Schnittansicht, die einen Schritt nach 13B zeigt.
    • [13D] 13D ist eine Schnittansicht, die einen Schritt nach 13C zeigt.
    • [13E] 13E ist eine Schnittansicht, die einen Schritt nach 13D zeigt.
    • [13F] 13F ist eine Schnittansicht, die einen Schritt nach 13E zeigt.
    • [14] 14 ist eine Draufsicht eines Halbleiterbauteils gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [15A] 15A ist eine Schnittansicht entlang einer in 14 gezeigten Linie XVA-XVA.
    • [15B] 15B ist eine Schnittansicht entlang einer in 14 gezeigten Linie XVB-XVB.
    • [16] 16 ist eine vergrößerte Ansicht des Gebiets, das durch die in 15A gezeigte gestrichelte Linie XVI umgeben ist.
    • [17] 17 ist eine vergrößerte Ansicht eines Gebiets, das 16 entspricht, welche einen Fall zeigt, in dem ein Kurzschlusszustand gesetzt ist.
    • [18A] 18A ist eine Schnittansicht, die ein Herstellungsverfahren für das in 14 gezeigte Halbleiterbauteil zeigt.
    • [18B] 18B ist eine Schnittansicht, die einen Schritt nach 18A zeigt.
    • [18C] 18C ist eine Schnittansicht, die einen Schritt nach 18B zeigt.
    • [18D] 18D ist eine Schnittansicht, die einen Schritt nach 18C zeigt.
    • [18E] 18E ist eine Schnittansicht, die einen Schritt nach 18D zeigt.
    • [18F] 18F ist eine Schnittansicht, die einen Schritt nach 18E zeigt.
    • [19] 19 ist eine Draufsicht eines Halbleiterbauteils gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [20A] 20A ist eine Schnittansicht entlang einer in 19 gezeigten Linie XXA-XXA
    • [20B] 20B ist eine Schnittansicht entlang einer in 19 gezeigten Linie XXB-XXB.
    • [21] 21 ist eine vergrößerte Ansicht eines Gebiets, das durch die in 20 gezeigte gestrichelte Linie XXI umgeben ist, welche einen Fall zeigt, in dem ein Nichtkurzschlusszustand gesetzt ist.
    • [22] 22 ist eine vergrößerte Ansicht eines Gebiets, das 21 entspricht, welche einen Fall zeigt, in dem ein Kurzschlusszustand gesetzt ist.
    • [23] 23 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [24] 24 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [25] 25 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer achten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [26] 26 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer neunten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [27] 27 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer zehnten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [28] 28 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer elften bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [29] 29 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer zwölften bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [30] 30 ist ein Graph, der Drain-Strom-Drain-Spannung-Kennlinien zeigt.
    • [31] 31 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer dreizehnten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [32] 32 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer vierzehnten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [33] 33 ist eine Schnittansicht eines Halbleiterbauteils gemäß einer fünfzehnten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend ausführlich unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
  • In der folgenden Beschreibung gibt ein n-Typ-Fremdstoff oder ein n-Typ-Element ein Element an, das ein fünfwertiges Element als Hauptfremdstoff aufweist. Fünfwertige Elemente beinhalten zum Beispiel Bor (B), Aluminium (AI), Indium (In) und Gallium (Ga). In der folgenden Beschreibung gibt ein p-Typ-Fremdstoff oder ein p-Typ-Element ein Element an, das ein dreiwertiges Element als Hauptfremdstoff aufweist. Dreiwertige Elemente beinhalten zum Beispiel Phosphor (P) und Arsen (As).
  • <Erste bevorzugte Ausführungsform>
  • 1 ist eine Draufsicht eines Halbleiterbauteils 1 gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung. 2A ist eine Schnittansicht entlang einer in 1 gezeigten Linie IIA-IIA. 2B ist eine Schnittansicht entlang einer in 1 gezeigten Linie IIB-IIB.
  • Das Halbleiterbauteil 1 beinhaltet einen Metall-Isolator-Halbleiter-Feldeffekttransistor (einen MISFET: Metal Insulator Semiconductor Field Effect Transistor). Das Halbleiterbauteil 1 beinhaltet eine n-Typ-Halbleiterschicht mit einer vorderen Oberfläche (einer ersten Hauptoberfläche) und einer hinteren Oberfläche (einer zweiten Hauptoberfläche, die sich auf der gegenüberliegenden Seite zu der vorderen Oberfläche befindet. Die Halbleiterschicht beinhaltet ein n+-Typ-SiC-Halbleitersubstrat 2 einschließlich SiC und eine epitaktische n--SiC-Schicht 3 einschließlich SiC. Die epitaktische SiC-Schicht 3 ist auf der vorderen Oberfläche des SiC-Halbleitersubstrats 2 gebildet.
  • Eine Drain-Elektrode 4 ist mit der hinteren Oberfläche der Halbleiterschicht verbunden. Das SiC-Halbleitersubstrat 2 und die epitaktische SiC-Schicht 3 sind als ein Drain-Gebiet 5 gebildet. In der folgenden Beschreibung gibt die vordere Oberfläche der Halbleiterschicht die vordere Oberfläche der epitaktischen SiC-Schicht 3 an.
  • Unter Bezugnahme auf 1, 2A und 2B sind mehrere Graben-Gate-Strukturen 6 in einem Oberflächenschichtteil der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Unter Bezugnahme auf 1 sind die Graben-Gate-Strukturen 6 durch Schraffur angegeben.
  • Die mehreren Graben-Gate-Strukturen 6 erstrecken sich in Bandformen entlang der gleichen Richtung und sind bei Intervallen in einer Draufsicht gebildet. Jede Graben-Gate-Struktur 6 beinhaltet eine Gate-Elektrode 9, die in dem Gate-Graben 7 eingebettet ist, der durch selektives Graben in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet ist, wobei ein Gate-Isolationsfilm 8 zwischen dem Gate-Graben 7 und der Gate-Elektrode 9 dazwischenliegt.
  • Der Gate-Isolationsfilm 8 ist so gebildet, dass sich eine Oberfläche bei einer Seite der epitaktischen SiC-Schicht 3 und die andere Oberfläche auf einer Seite, die einer Oberfläche gegenüberliegt, entlang der Innenwandoberfläche des Gate-Grabens 7 erstreckt. Die Innenwandoberfläche des Gate-Grabens 7 beinhaltet Seiten- und untere Oberflächen. Der Gate-Isolationsfilm 8 kann eine beinahe gleichmäßige Dicke aufweisen.
  • Unter Bezugnahme auf 1 und 2A sind ein n+-Typ-Source-Gebiet 10 und ein p--Typ-Wannengebiet 11 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Das n+-Typ-Source-Gebiet 10 und das p--Typ-Wannengebiet 11 sind in dieser Reihenfolge von einer Seite der vorderen Oberfläche zu einer Seite der hinteren Oberfläche der Halbleiterschicht bei einer Seite der Graben-Gate-Struktur 6 gebildet.
  • Das Source-Gebiet 10 erstreckt sich in einer Bandform entlang der Graben-Gate-Struktur 6 und ist von der Graben-Gate-Struktur 6 beabstandet gebildet. Bei dieser bevorzugten Ausführungsform ist das Source-Gebiet 10 in einem Mittelteil zwischen den angrenzenden Graben-Gate-Strukturen 6 gebildet. Das Source-Gebiet 10 ist von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aus freigelegt.
  • Unter Bezugnahme auf 2A und 2B ist das Source-Gebiet 10 mit dem Wannengebiet 11 in einer Tiefenrichtung der epitaktischen SiC-Schicht 3 (der Halbleiterschicht) verbunden. Die Tiefenrichtung der epitaktischen SiC-Schicht 3 ist eine Richtung senkrecht zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Die n-Typ-Fremdstoff-Konzentration des Source-Gebiets 10 ist höher als die n-Typ-Fremdstoff-Konzentration der epitaktischen SiC-Schicht 3.
  • Unter Bezugnahme auf 2A und 2B ist das Wannengebiet 11 in einem Gebiet bei der Seite der hinteren Oberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet 10 entlang der Graben-Gate-Struktur 6 gebildet. Das Wannengebiet 11 ist in einer solchen Tiefe gebildet, dass sich ein Grenzteil zwischen dem Wannengebiet 11 und der epitaktischen SiC-Schicht 3 in Kontakt mit der Seitenoberfläche der Graben-Gate-Struktur 6 befindet.
  • Das Wannen-Gebiet 11 ist in einem Gebiet zwischen angrenzenden Graben-Gate-Strukturen 6 gebildet. Das Wannengebiet 11 wird durch die Graben-Gate-Struktur 6 auf einer Seite und die Graben-Gate-Struktur 6 auf der anderen Seite, die aneinander angrenzen, geteilt. Ein Teil, der sich entlang der Seitenoberfläche der Graben-Gate-Struktur 6 in dem Wannengebiet 11 erstreckt, ist ein Kanalbildungsgebiet 12. Die Bildung eines Kanals in dem Kanalbildungsgebiet 12 wird durch die Graben-Gate-Struktur 6 (die Gate-Elektrode 9) gesteuert.
  • Eine ergänzende Erklärung wird für die jeweiligen numerischen Werte gegeben, die die epitaktische SiC-Schicht 3, die Graben-Gate-Struktur 6, das Source-Gebiet 10 und das Wannengebiet 11 betreffen.
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt eine Tiefe DGT der Graben-Gate-Struktur 6 zum Beispiel 0,5 µm oder mehr und 2,0 µm oder weniger (etwa 1,0 µm bei dieser bevorzugten Ausführungsform).
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt eine Dicke TS des Source-Gebiets 10 zum Beispiel 0,1 µm oder mehr und 0,2 µm oder weniger (etwa 0,15 µm bei dieser bevorzugten Ausführungsform).
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt eine Dicke TW des Wannengebiets 11 zum Beispiel 0,4 µm oder mehr und 0,6 µm oder weniger (etwa 0,5 µm bei dieser bevorzugten Ausführungsform).
  • Die n-Typ-Fremdstoff-Konzentration der epitaktischen SiC-Schicht 3 beträgt zum Beispiel 1,0 × 1014 cm-3 oder mehr und 1,0 × 1016 cm-3 oder weniger (etwa 8,0 × 1015 cm-3 bei dieser bevorzugten Ausführungsform).
  • Die n-Typ-Fremdstoff-Konzentration des Source-Gebiets 10 beträgt zum Beispiel 1,0 × 1018 cm-3 oder mehr und 1,0 × 1020 cm-3 oder weniger (etwa 6,0 × 1019 cm-3 bei dieser bevorzugten Ausführungsform).
  • Die p-Typ-Fremdstoff-Konzentration des Wannengebiets 11 beträgt zum Beispiel 1,0 × 1017 cm-3 oder mehr und 1,0 × 1019 cm-3 oder weniger (etwa 2,0 × 1018 cm-3 bei dieser bevorzugten Ausführungsform).
  • Das Halbleiterbauteil 1 gemäß dieser bevorzugten Ausführungsform beinhaltet ein Mehrschichtgebiet 22, das in einem Gebiet zwischen der Graben-Gate-Struktur 6 und dem Source-Gebiet 10 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet ist.
  • Das Mehrschichtgebiet 22 beinhaltet ein p-Typ-Fremdstoff-Gebiet 20 und ein n-Typ-Fremdstoff-Gebiet 21, die in dieser Reihenfolge von der Seite der vorderen Oberfläche zu der Seite der hinteren Oberfläche der Halbleiterschicht in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet sind. Das Halbleiterbauteil 1 beinhaltet das Mehrschichtgebiet 22, um eine Zunahme des EIN-Widerstands zu unterdrücken und eine hohe Kurzschlusstoleranz zu erzielen.
  • Unter Bezugnahme auf 1 und 2A ist das Mehrschichtgebiet 22 in einer Bandform entlang der Graben-Gate-Struktur 6 gebildet. Das Mehrschichtgebiet 22 ist so gebildet, dass es eine Tiefe beinahe gleich der Tiefe des Source-Gebiets 10 aufweist. In dem Mehrschichtgebiet 22 sind das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 in Kontakt mit Seitenoberflächen des Source-Gebiets 10 und der Graben-Gate-Struktur 6 in einer lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet.
  • Die laterale Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist auch eine Richtung, die die Graben-Gate-Struktur 6 schneidet, die in der Bandform gebildet ist. Die Richtung, die die Graben-Gate-Struktur 6 schneidet, die in der Bandform gebildet ist, kann auch eine Richtung senkrecht zu der Graben-Gate-Struktur 6 sein, die in der Bandform gebildet ist.
  • Das p-Typ-Fremdstoff-Gebiet 20 ist so in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet, dass es von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aus freigelegt ist. Das p-Typ-Fremdstoff-Gebiet 20 befindet sich in Kontakt mit dem gesamten n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3. Das p-Typ-Fremdstoff-Gebiet 20 bildet einen pn-Übergang-Teil mit dem n-Typ-Fremdstoff-Gebiet 21. Die p-Typ-Fremdstoff-Konzentration des p-Typ-Fremdstoff-Gebiets 20 ist höher als die p-Typ-Fremdstoff-Konzentration des Wannengebiets 11.
  • Das n-Typ-Fremdstoff-Gebiet 21 ist in einem Gebiet bei der Seite der hinteren Oberfläche der Halbleiterschicht mit Bezug auf das p-Typ-Fremdstoff-Gebiet 20 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Das n-Typ-Fremdstoff-Gebiet 21 befindet sich in Kontakt mit dem Wannengebiet 11 in der Tiefenrichtung der epitaktischen SiC-Schicht 3. Das n-Typ-Fremdstoff-Gebiet 21 bildet einen pn-Übergang-Teil mit dem Wannengebiet 11.
  • Das n-Typ-Fremdstoff-Gebiet 21 weist eine Breite Ln beinahe gleich jener des p-Typ-Fremdstoff-Gebiets 20 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 auf. Die n-Typ-Fremdstoff-Konzentration des n-Typ-Fremdstoff-Gebiets 21 ist höher als die n-Typ-Fremdstoff-Konzentration der epitaktischen SiC-Schicht 3 und ist niedriger als die n-Typ-Fremdstoff-Konzentration des Source-Gebiets 10. Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 ist eine Dicke Tn des n-Typ-Fremdstoff-Gebiets 21 bevorzugt gleich oder größer als eine Dicke Tp des p-Typ-Fremdstoff-Gebiets 20 (Tn ≥ Tp).
  • Eine ergänzende Erklärung wird für die jeweiligen numerischen Werte geben, die das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 betreffen.
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt die Dicke Tp des p-Typ-Fremdstoff-Gebiets 20 zum Beispiel 0,04 µm oder mehr und 0,08 µm oder weniger (etwa 0,06 µm bei dieser bevorzugten Ausführungsform).
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt die Dicke Tn des n-Typ-Fremdstoff-Gebiets 21 zum Beispiel 0,06 µm oder mehr und 0,12 µm oder weniger (etwa 0,09 µm bei dieser bevorzugten Ausführungsform).
  • Mit Bezug auf die laterale Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 beträgt die Breite Ln des n-Typ-Fremdstoff-Gebiets 21 zum Beispiel 0,1 µm oder mehr und 0,8 µm oder weniger (etwa 0,4 µm bei dieser bevorzugten Ausführungsform).
  • Die p-Typ-Fremdstoff-Konzentration des p-Typ-Fremdstoff-Gebiets 20 beträgt zum Beispiel 1,0 × 1019 cm-3 oder mehr und 1,0 × 1021 cm-3 oder weniger (etwa 4,0 × 1020 cm-3 bei dieser bevorzugten Ausführungsform).
  • Die n-Typ-Fremdstoff-Konzentration des n-Typ-Fremdstoff-Gebiets 21 beträgt zum Beispiel 1,0 × 1017 cm-3 oder mehr und 1,0 × 1019 cm-3 oder weniger (etwa 1,0 × 1018 cm-3 bei dieser bevorzugten Ausführungsform).
  • Unter Bezugnahme auf 1 und 2B sind Teile ohne das n-Typ-Fremdstoff-Gebiet 21 (siehe die gestrichelten Linien in 1) selektiv in dem Mehrschichtgebiet 22 gebildet. Jeder Teil ohne das n-Typ-Fremdstoff-Gebiet 21 ist als ein p-Typ-Kontaktgebiet 23 gebildet.
  • Das Mehrschichtgebiet 22 kann ein Gebiet 24 beinhalten, in dem Teile des n-Typ-Fremdstoff-Gebiets 21 und Teile ohne das n-Typ-Fremdstoff-Gebiet 21 alternierend entlang der Graben-Gate-Struktur 6 gebildet sind.
  • Das p-Typ-Fremdstoff-Gebiet 20 ist elektrisch mit dem Wannengebiet 11 in dem p-Typ-Kontaktgebiet 23 verbunden. Dies legt das p-Typ-Fremdstoff-Gebiet 20 auf das gleiche Potential wie jenes des Wannengebiets 11.
  • Unter Bezugnahme auf 2A und 2B ist ein Oberflächenisolationsfilm 30 auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Der Oberflächenisolationsfilm 30 bedeckt die Graben-Gate-Struktur 6. Kontaktlöcher 31 sind in dem Oberflächenisolationsfilm 30 gebildet, sodass das Source-Gebiet 10 und das p-Typ-Fremdstoff-Gebiet 20 selektiv freigelegt sind.
  • Eine Source-Elektrode 32 ist auf dem Oberflächenisolationsfilm 30 gebildet. Die Source-Elektrode 32 tritt in das Kontaktloch 31 von oberhalb des Oberflächenisolationsfilms 30 ein. Die Source-Elektrode 32 ist elektrisch mit dem Source-Gebiet 10 und dem p-Typ-Fremdstoff-Gebiet 20 in dem Kontaktloch 31 verbunden. Diese schließt das Source-Gebiet 10 und das p-Typ-Fremdstoff-Gebiet 20 kurz und legt sie auf das gleiche Potential.
  • Bei einem Modus kann die Source-Elektrode 32 einen ohmschen Übergang mit dem Source-Gebiet 10 bilden und einen ohmschen Übergang mit dem p-Typ-Fremdstoff-Gebiet 20 bilden. Bei einem anderen Modus kann die Source-Elektrode 32 einen ohmschen Übergang mit dem Source-Gebiet 10 bilden und einen Schottky-Übergang mit dem p-Typ-Fremdstoff-Gebiet 20 bilden.
  • Als Nächstes wird die elektrische Struktur des Halbleiterbauteils 1 unter Bezugnahme auf 3 und 4 beschrieben. 3 ist eine vergrößerte Ansicht des Gebiets, das durch die in 2A gezeigte gestrichelte Linie III umgeben ist, welche einen Fall zeigt, in dem ein Nichtkurzschlusszustand gesetzt ist. 4 ist eine vergrößerte Ansicht eines Gebiets, das 3 entspricht, welche einen Fall zeigt, in dem ein Kurzschlusszustand gesetzt ist.
  • Der Nichtkurzschlusszustand des Halbleiterbauteils 1 gibt einen stationären Zustand an, in dem eine vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird. Der Kurzschlusszustand des Halbleiterbauteils 1 gibt einen Zustand an, in dem eine vorbestimmte Kurzschlussspannung (zum Beispiel 200 V bis 1000 V) zwischen der Drain-Elektrode 4 und der Source-Elektrode 32 angelegt wird, während eine vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird.
  • Unter Bezugnahme auf 3 und 4 sind ein MISFET 40 und ein Sperrschicht-Feldeffekttransistor (ein JFET: Junction Gate Field-Effect Transistor) 41 in der Seite der Graben-Gate-Struktur 6 gebildet.
  • Der MISFET 40 ist durch die epitaktische SiC-Schicht 3 (das Drain-Gebiet 5), die Graben-Gate-Struktur 6 (die Gate-Elektrode 9) und das Source-Gebiet 10 (spezieller das n-Typ-Fremdstoff-Gebiet 21, das elektrisch mit dem Source-Gebiet 10 verbunden ist) gebildet.
  • Zur einfachen Beschreibung zeigen 3 und 4 jeweils einen Gate-Anschluss GM, einen Drain-Anschluss DM und einen Source-Anschluss SM des MISFET 40 bei der Graben-Gate-Struktur 6 (der Gate-Elektrode 9), der epitaktischen SiC-Schicht 3 (dem Drain-Gebiet 5) bzw. dem n-Typ-Fremdstoff-Gebiet 21.
  • Der JFET 41 ist durch das n+-Typ-Source-Gebiet 10 und eine pnp-Mehrschichtstruktur, die das p-- Typ-Wannengebiet 11, das n-Typ-Fremdstoff-Gebiet 21 und das p-Typ-Fremdstoff-Gebiet 20 beinhaltet, gebildet. Das Wannengebiet 11 und das p-Typ-Fremdstoff-Gebiet 20 sind auf das gleiche Potential gelegt und stellen das Gate des JFET 41 dar.
  • Zur einfachen Beschreibung zeigen 3 und 4 jeweils einen Gate-Anschluss GJ, einen Drain-Anschluss DJ und einen Source-Anschluss SJ des JFET 41 bei dem p-Typ-Fremdstoff-Gebiet 20, dem n-Typ-Fremdstoff-Gebiet 21 bzw. dem Source-Gebiet 10.
  • Der Source-Anschluss SM des MISFET 40 ist elektrisch mit dem Drain-Anschluss DJ des JFET 41 verbunden. Dies bildet eine Reihenschaltung einschließlich des MISFET 40 und des JFET 41. Der Gate-Anschluss GJ und der Source-Anschluss SJ des JFET 41 sind durch die Source-Elektrode 32 kurzgeschlossen.
  • Wenn die vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird, wird der Kanal in dem Kanalbildungsgebiet 12 gebildet. Dies schaltet das Halbleiterbauteil 1 ein und ein Strom ID fließt von der Drain-Elektrode 4 in die Source-Elektrode 32 über die epitaktische SiC-Schicht 3, das Wannengebiet 11 (das Kanalbildungsgebiet 12), das n-Typ-Fremdstoff-Gebiet 21 und das Source-Gebiet 10. Andererseits wird, wenn sich das Halbleiterbauteil 1 in einem AUS-Zustand befindet, kein Kanal in dem Kanalbildungsgebiet 12 gebildet und fließt daher der Strom ID nicht zwischen der Drain-Elektrode 4 und der Source-Elektrode 32.
  • Unter Bezugnahme auf 3 und 4 ist der pn-Übergang-Teil zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet. Der pn-Übergang-Teil ist zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet.
  • Eine erste Verarmungsschicht DL1 ist durch den pn-Übergang-Teil gebildet, der zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist. Eine zweite Verarmungsschicht DL2 ist durch den pn-Übergang-Teil gebildet, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist.
  • Unter Bezugnahme auf 3 erstrecken sich die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 kaum in das n-Typ-Fremdstoff-Gebiet 21, während sich das Halbleiterbauteil 1 in dem Nichtkurzschlusszustand befindet. Dies bildet einen relativ breiten Strompfad zwischen der Drain-Elektrode 4 und der Source-Elektrode 32. Daher blockieren die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 in dem Nichtkurzschlusszustand einen Strom kaum, der in dem n-Typ-Fremdstoff-Gebiet 21 fließt.
  • Andererseits erstreckt sich unter Bezugnahme auf 4 die erste Verarmungsschicht DL1 von dem pn-Übergang-Teil, der zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21, während sich das Halbleiterbauteil 1 in dem Kurzschlusszustand befindet. Die zweite Verarmungsschicht DL2 erstreckt sich von dem pn-Übergang-Teil, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21.
  • Eine Breite W1 der ersten Verarmungsschicht DL1 nimmt allmählich von der Seite des Source-Gebiets 10 zu der Seite der Graben-Gate-Struktur 6 zu. Entsprechend ist die Breite W1 der ersten Verarmungsschicht DL1 bei der Seite der Graben-Gate-Struktur 6 relativ größer als die Breite W1 der ersten Verarmungsschicht DL1 bei einer Seite des Source-Gebiets 10.
  • Gleichermaßen nimmt eine Breite W2 der zweiten Verarmungsschicht DL2 allmählich von der Seite des Source-Gebiets 10 zu der Seite der Graben-Gate-Struktur 6 zu. Entsprechend ist die Breite W2 der zweiten Verarmungsschicht DL2 bei der Seite der Graben-Gate-Struktur 6 relativ größer als die Breite W2 der zweiten Verarmungsschicht DL2 bei der Seite des Source-Gebiets 10.
  • Während sich das Halbleiterbauteil 1 in dem Kurzschlusszustand befindet, reduzieren die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 eine Fläche des Strompfades, der in dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist. In diesem Zustand ist in dem n-Typ-Fremdstoff-Gebiet 21 die Fläche des Strompfades, der in einer Seite des Kanalbildungsgebiets 12 gebildet ist, kleiner als die Fläche des Strompfades, der in der Seite des Source-Gebiets 10 gebildet ist. Wie oben beschrieben, wird, während sich das Halbleiterbauteil 1 in dem Kurzschlusszustand befindet, der Fluss des Stroms ID blockiert, weil die Fläche des in dem n-Typ-Fremdstoff-Gebiet 21 gebildeten Strompfades verengt wird.
  • Bei einem Modus können das Wannengebiet 11, das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 so gebildet werden, dass sie die Gleichung Tn >W1 + W2 erfüllen, wobei Tn die Dicke des n-Typ-Fremdstoff-Gebiets 21 ist, W1 die Breite der ersten Verarmungsschicht DL1 ist und W2 die Breite der zweiten Verarmungsschicht DL2 ist.
  • Bei einem anderen Modus können das Wannengebiet 11, das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 so gebildet werden, dass sie die Gleichung Tn ≤ W1 + W2 erfüllen, wobei Tn die Dicke des n-Typ-Fremdstoff-Gebiets 21 ist, W1 die Breite der ersten Verarmungsschicht DL1 ist und W2 die Breite der zweiten Verarmungsschicht DL2 ist.
  • Bei einem anderen Modus kann der Fluss des Kurzschlussstroms ID effektiv blockiert werden, weil die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 einander in dem n-Typ-Fremdstoff-Gebiet 21 überlappen. Der eine Modus und der andere Modus können kombiniert werden, um das Wannengebiet 11, das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 zu bilden, sodass sie einen Teil, der die Gleichung Tn > W1 + W2 erfüllt, und einen Teil, der die Gleichung Tn ≤ W1 + W2 erfüllt, beinhalten.
  • Ein in 5 gezeigtes Halbleiterbauteil 101 wurde getrennt hergestellt, um die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD in der Anwesenheit/Abwesenheit des JFET 41 mit jener in der Abwesenheit des JFET 41 zu vergleichen. Die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD sind auch die Kennlinien des Kurzschlussstroms ID und der Kurzschlussspannung VD. 5 ist eine Schnittansicht des Halbleiterbauteils 101 gemäß dem Referenzbeispiel.
  • Das Halbleiterbauteil 101 gemäß dem Referenzbeispiel weist eine Struktur ohne das Mehrschichtgebiet 22 und den JFET 41 auf. Die gleichen Bezugszeichen wie in 2A bezeichnen die gleichen Komponenten in 5 und eine Beschreibung davon wird ausgelassen.
  • 6 zeigt die Ergebnisse, die durch Simulieren des Stroms ID erhalten wurden, der zwischen der Drain-Elektrode 4 und der Source-Elektrode 32 durch Anlegen der Drain-Spannung VD im Bereich von 0 V bis 1000 V an die Drain-Elektrode 4 fließt.
  • Unter Bezugnahme auf 6 repräsentiert die Ordinate den Drain-Strom ID [A/cm2] und repräsentiert die Abszisse die Drain-Spannung VD [V].
  • 6 zeigt eine Kurve L1 und eine Kurve L2. Die Kurve L1 repräsentiert die Kennlinien des Drain-Stroms L1 und der Drain-Spannung VD des Halbleiterbauteils 101 gemäß dem Referenzbeispiel. Die Kurve L2 repräsentiert die Kennlinien des Drain-Stroms L1 und der Drain-Spannung VD des Halbleiterbauteils 1 gemäß dieser bevorzugten Ausführungsform.
  • Unter Bezugnahme auf die Kurve L1 nimmt in dem Halbleiterbauteil 101 gemäß dem Referenzbeispiel der Drain-Strom ID mit einer Zunahme der Drain-Spannung VD zu. Wenn die Drain-Spannung VD 50 V überschreitet, überschreitet der Drain-Strom ID 10000 A/cm2.
  • Andererseits wird unter Bezugnahme auf die Kurve L2 in dem Halbleiterbauteil 1 gemäß der bevorzugten Ausführungsform, wenn die Drain-Spannung VD 50 V überschreitet, der Drain-Strom ID innerhalb des Bereichs von 5000 A/cm2 oder mehr und weniger als 10000 A/cm2 gesättigt.
  • Wenn die Drain-Spannung VD 600 V beträgt, ist der Drain-Strom ID in dem Halbleiterbauteil 1 gemäß der bevorzugten Ausführungsform um etwa 70 % kleiner als der Drain-Strom ID in dem Halbleiterbauteil 101 gemäß dem Referenzbeispiel. Es gibt kaum irgendeine Zunahme des EIN-Widerstands in dem Halbleiterbauteil 1 gemäß der bevorzugten Ausführungsform.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil 1 gemäß dieser bevorzugten Ausführungsform ein Strombegrenzungsteil (das heißt der JFET 41) in einem Gebiet zwischen dem Kanalbildungsgebiet 12 (dem Wannengebiet 11) und dem Source-Gebiet 10 gebildet. Wenn der Kurzschlusszustand gesetzt ist, verengt der Strombegrenzungsteil den Strompfad. Wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird, erweitert der Strombegrenzungsteil den Strompfad.
  • Dies ermöglicht es, den Kurzschlussstrom ID in dem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung VD und des Kurzschlussstroms ID reduziert werden. Andererseits kann in dem Nichtkurzschlusszustand, weil die Fläche des Strompfades kaum abnimmt, eine Zunahme des EIN-Widerstands aufgrund des Stromeingrenzungsteils unterdrückt werden. Es ist daher möglich, das Halbleiterbauteil 1 bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Als Nächstes wird ein Beispiel für ein Herstellungsverfahren für das Halbleiterbauteil 1 beschrieben. 7A bis 7F sind Schnittansichten, die das Herstellungsverfahren für das in 1 gezeigte Halbleiterbauteil 1 zeigen. 7A bis 7F sind jeweils eine Schnittansicht eines Gebiets, das 2A entspricht.
  • Unter Bezugnahme auf 7A wird zuerst das SiC-Halbleitersubstrat 2 vorbereitet. Als Nächstes wird SiC epitaktisch von der vorderen Oberfläche des SiC-Halbleitersubstrats 2 aufgewachsen. Dies bildet die epitaktische SiC-Schicht 3 auf dem SiC-Halbleitersubstrat 2.
  • Als Nächstes wird der p-Typ-Fremdstoff in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 implantiert. Eine p-Typ-Fremdstoff-Implantation wird über eine (nicht gezeigte) lonenimplantationsmaske durchgeführt, die auf der epitaktischen SiC-Schicht 3 gebildet ist und die Öffnungen selektiv bei Gebieten aufweist, in denen die Wannengebiete 11 gebildet werden sollten. Dies bildet die Wannengebiete 11 in einem Oberflächenschichtteil der epitaktischen SiC-Schicht 3. Nachdem die Wannengebiete 11 gebildet wurden, wird die lonenimplantationsmaske entfernt.
  • Als Nächstes wird unter Bezugnahme auf 7B eine Hartmaske 50 auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Die Hartmaske 50 weist Öffnungen 50a selektiv bei Gebieten auf, in denen die Gate-Gräben 7 gebildet werden sollten. Die Hartmaske 50 kann ein Isolationsfilm (zum Beispiel ein Siliciumoxidfilm) sein.
  • Als Nächstes wird ein Oberflächenschichtteil der epitaktischen SiC-Schicht 3 selektiv durch ein Ätzverfahren mittels der Hartmaske 50 entfernt. Dies bildet mehrere Gate-Gräben 7. Nach der Bildung der Gate-Gräben 7 wird die Hartmaske 50 entfernt.
  • Als Nächstes wird unter Bezugnahme auf 7C der aus Siliciumoxid gefertigte Gate-Isolationsfilm 8 auf einer Innenwandoberfläche des Gate-Grabens 7 durch zum Beispiel ein thermisches Oxidationsverfahren gebildet. Der Gate-Isolationsfilm 8 kann durch Abscheiden eines Isolationsmaterials (zum Beispiel Siliciumoxid und/oder Siliciumnitrid) auf der Innenwandoberfläche des Gate-Grabens 7 durch zum Beispiel ein CVD-Verfahren gebildet werden.
  • Als Nächstes wird ein Elektrodenmaterial (zum Beispiel Polysilicium) durch zum Beispiel ein CVD-Verfahren abgeschieden, um den Gate-Graben 7 zu füllen, sodass die epitaktische SiC-Schicht 3 bedeckt wird. Dies bildet eine Elektrodenmaterialschicht, die die epitaktische SiC-Schicht 3 bedeckt.
  • Als Nächstes wird die Elektrodenmaterialschicht selektiv durch ein Rückseitenätzverfahren entfernt. Dies bildet die Gate-Elektrode 9, die aus der Elektrodenmaterialschicht in dem Gate-Graben 7 gefertigt ist.
  • Als Nächstes werden unter Bezugnahme auf 7D das Source-Gebiet 10, das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 selektiv in dem Oberflächenschichtteil des Wannengebiets 11 gebildet.
  • Das Source-Gebiet 10 wird durch Implantieren des n-Typ-Fremdstoffs in einen Oberflächenschichtteil des Wannengebiets 11 gebildet. Eine n-Typ-Fremdstoff-Implantation wird mittels einer (nicht gezeigten) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die Source-Gebiete 10 gebildet werden sollten.
  • Das p-Typ-Fremdstoff-Gebiet 20 wird durch Implantieren des p-Typ-Fremdstoffs in den Oberflächenschichtteil des Wannengebiets 11 gebildet. Eine p-Typ-Fremdstoff-Implantation wird über eine (nicht gezeigte) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die p-Typ-Fremdstoff-Gebiete 20 gebildet werden sollten.
  • Das n-Typ-Fremdstoff-Gebiet 21 wird durch Implantieren des n-Typ-Fremdstoffs in den Oberflächenschichtteil des Wannengebiets 11 gebildet. Eine n-Typ-Fremdstoff-Implantation wird über eine (nicht gezeigte) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die n-Typ-Fremdstoff-Gebiete 21 gebildet werden sollten.
  • Als Nächstes wird unter Bezugnahme auf 7E ein Isolationsmaterial (Siliciumoxid bei dieser bevorzugten Ausführungsform) auf die epitaktische SiC-Schicht 3 durch zum Beispiel ein CVD Verfahren abgeschieden. Dies bildet den Oberflächenisolationsfilm 30 auf der epitaktischen SiC-Schicht 3.
  • Als Nächstes wird der Oberflächenisolationsfilm 30 selektiv durch zum Beispiel ein Ätzverfahren entfernt. Dies bildet Kontaktlöcher 31 in dem Oberflächenisolationsfilm 30, sodass das Source-Gebiet 10 und das p-Typ-Fremdstoff-Gebiet 20 selektiv freigelegt werden.
  • Als Nächstes wird unter Bezugnahme auf 7F ein Elektrodenmaterial (zum Beispiel Kupfer, Aluminium und/oder Titan) auf den Oberflächenisolationsfilm 30 durch zum Beispiel ein Plattierungsverfahren oder ein Sputter-Verfahren abgeschieden. Dies bildet die Source-Elektrode 32.
  • Die Drain-Elektrode 4 wird durch Abscheiden eines Elektrodenmaterials (zum Beispiel Kupfer, Aluminium und/oder Titan) auf der hinteren Oberfläche des SiC-Halbleitersubstrats 2 durch zum Beispiel ein Plattierungsverfahren oder ein Sputter-Verfahren gebildet. Das Halbleiterbauteil 1 wird durch die oben beschriebenen Schritte hergestellt.
  • 7D hat den Fall exemplarisch gezeigt, bei dem das Mehrschichtgebiet 22 (das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21) nach dem Schritt des Bildens der Graben-Gate-Struktur 6 gebildet wird. Jedoch können diese Schritte vertauscht werden, so dass die Graben-Gate-Struktur 6 nach dem Schritt des Bildens des Mehrschichtgebiets 22 (des p-Typ-Fremdstoff-Gebiets 20 und des n-Typ-Fremdstoff-Gebiets 21) gebildet wird.
  • <Zweite bevorzugte Ausführungsform>
  • 8 ist eine Schnittansicht eines Halbleiterbauteils 51 gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Die gleichen Bezugszeichen wie bei der ersten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 8 und eine Beschreibung davon wird ausgelassen.
  • Das Halbleiterbauteil 51 gemäß dieser bevorzugten Ausführungsform beinhaltet das Mehrschichtgebiet 22 wie bei der ersten bevorzugten Ausführungsform. Das Mehrschichtgebiet 22 beinhaltet das n-Typ-Fremdstoff-Gebiet 21 mit einem erweiterten Teil 21a, der sich in ein Gebiet unterhalb des Source-Gebiets 10 erstreckt.
  • Die Breite Ln des n-Typ-Fremdstoff-Gebiets 21 einschließlich des erweiterten Teils 21a ist gleich jener bei der ersten bevorzugten Ausführungsform. Das n-Typ-Fremdstoff-Gebiet 21 ist so gebildet, dass es breiter als das p-Typ-Fremdstoff-Gebiet 20 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist.
  • Der Source-Gebiet 10 weist einen Teil auf, der dem Wannengebiet 11 über den erweiterten Teil 21a des n-Typ-Fremdstoff-Gebiets 21 hinweg zugewandt ist. Bei dieser bevorzugten Ausführungsform ist der erweiterte Teil 21a des n-Typ-Fremdstoff-Gebiets 21 in einem gesamten Gebiet unterhalb des Source-Gebiets 10 gebildet. Entsprechend ist das gesamte Source-Gebiet 10 dem Wannengebiet 11 über den erweiterten Teil 21a des n-Typ-Fremdstoff-Gebiets 21 hinweg zugewandt.
  • Das Source-Gebiet 10 gemäß dieser bevorzugten Ausführungsform weist eine Dicke TS beinahe gleich der Dicke TP des p-Typ-Fremdstoff-Gebiets 20 auf. Das Source-Gebiet 10 befindet sich im Gegensatz zu der oben beschriebenen ersten bevorzugten Ausführungsform nicht in Kontakt mit dem Wannengebiet 11.
  • Bei dieser bevorzugten Ausführungsform befindet sich daher das p-Typ-Fremdstoff-Gebiet 20 mit Bezug auf die laterale Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 in Kontakt mit dem Source-Gebiet 10, befindet sich aber das n-Typ-Fremdstoff-Gebiet 21 nicht in Kontakt mit dem Source-Gebiet 10.
  • Der MISFET 40 und der JFET 41, die oben beschrieben sind, sind auf der Seite der Graben-Gate-Struktur 6 gebildet. Der pn-Übergang-Teil ist zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet. Der pn-Übergang-Teil ist zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet.
  • Die erste Verarmungsschicht DL1 ist aus dem pn-Übergang-Teil gebildet, der zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist. Die zweite Verarmungsschicht DL2 ist aus dem pn-Übergang-Teil gebildet, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist.
  • Während sich das Halbleiterbauteil 51 in dem Nichtkurzschlusszustand befindet, erstrecken sich die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 kaum in das n-Typ-Fremdstoff-Gebiet 21. Dies bildet einen relativ breiten Strompfad zwischen der Drain-Elektrode 4 und der Source-Elektrode 32. In dem Nichtkurzschlusszustand wird daher der Strom, der in dem n-Typ-Fremdstoff-Gebiet 21 fließt, kaum durch die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 blockiert.
  • Andererseits erstreckt sich die erste Verarmungsschicht DL1 von dem pn-Übergang-Teil, der zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21, während sich das Halbleiterbauteil 51 in dem Kurzschlusszustand befindet. Die zweite Verarmungsschicht DL2 erstreckt sich von dem pn-Übergang-Teil, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21.
  • Die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 erstrecken sich in das n-Typ-Fremdstoff-Gebiet 21 auf die gleiche Weise wie bei dem oben beschriebenen Halbleiterbauteil 1. Während sich das Halbleiterbauteil 51 in dem Kurzschlusszustand befindet, reduzieren entsprechend die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 die Fläche des Strompfades in dem n-Typ-Fremdstoff-Gebiet 21. Dies blockiert den Fluss des Kurzschlussstroms ID in dem n-Typ-Fremdstoff-Gebiet 21 in dem Kurzschlusszustand.
  • 9 zeigt die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD des Halbleiterbauteils 51 gemäß dieser bevorzugten Ausführungsform. Der Graph aus 9 entspricht dem oben beschriebenen Graphen aus 6. 9 zeigt eine Kurve L3 und die oben beschriebene Kurve L1. Die Kurve L3 repräsentiert die Kennlinie des Drain-Stroms L51 und der Drain-Spannung VD des Halbleiterbauteils 51 gemäß der bevorzugten Ausführungsform.
  • Die Kurve L3 in 9 gibt an, dass das Halbleiterbauteil 51 gemäß dieser bevorzugten Ausführungsform beinahe die gleiche Kennlinie des Drain-Stroms ID und der Drain-Spannung VD wie jene des oben beschriebenen Halbleiterbauteils 1 (siehe auch 6) aufweist.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil 51 gemäß dieser bevorzugten Ausführungsform ein Strombegrenzungsteil (das heißt der JFET 41) in einem Gebiet zwischen dem Kanalbildungsgebiet 12 (dem Wannengebiet 11) und dem Source-Gebiet 10 gebildet. Wenn der Kurzschlusszustand gesetzt ist, verengt der Strombegrenzungsteil den Strompfad. Wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird, erweitert der Strombegrenzungsteil den Strompfad.
  • Dies ermöglicht es, den Kurzschlussstrom ID in dem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung VD und des Kurzschlussstroms ID reduziert werden. Andererseits ist es in dem Nichtkurzschlusszustand möglich, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund eines Stromeingrenzungsteils zu unterdrücken. Dies ermöglicht, das Halbleiterbauteil 51 bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Das Halbleiterbauteil 51 gemäß dieser bevorzugten Ausführungsform wird durch das gleiche Herstellungsverfahren wie jenes für das Halbleiterbauteil 1 gemäß der oben beschriebenen ersten bevorzugten Ausführungsform hergestellt. Zum Beispiel kann bei dem in 7D gezeigten Schritt die Implantationsenergie des n-Typ-Fremdstoffs so angepasst werden, dass das Source-Gebiet 10 in einem flachen Teil des Oberflächenschichtteils der epitaktischen SiC-Schicht 3 gebildet wird.
  • <Dritte bevorzugte Ausführungsform>
  • 10 ist eine Draufsicht eines Halbleiterbauteils 61 gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung. 11A ist eine Schnittansicht entlang einer in 10 gezeigten Linie XIA-XIA. 11B ist eine Schnittansicht entlang einer in 10 gezeigten Linie XIB-XIB. Die gleichen Bezugszeichen wie bei der oben beschriebenen ersten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 10, 11A und 11B und eine Beschreibung davon wird ausgelassen.
  • Unter Bezugnahme auf 10, 11A und 11B sind bei dieser bevorzugten Ausführungsform die oben beschriebenen Graben-Gate-Strukturen 6 und mehrere Graben-Source-Strukturen 62 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Unter Bezugnahme auf 10 sind die Graben-Gate-Strukturen 6 und die Graben-Source-Strukturen 62 durch Schraffur angegeben.
  • Die Graben-Source-Struktur 62 ist in einem Gebiet zwischen einer Graben-Gate-Struktur 6 und der anderen Graben-Gate-Struktur 6, die aneinander in der Draufsicht angrenzen bzw. die benachbart zueinander sind, gebildet. Die Graben-Source-Struktur 62 erstreckt sich in einer Bandform entlang der Graben-Gate-Struktur 6.
  • Jede Graben-Source-Struktur 62 weist eine Struktur auf, in der ein Teil 32a der oben beschriebenen Source-Elektrode 32 in einem Source-Graben 63 eingebettet ist, der durch selektives Graben in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet ist. Bei dieser bevorzugten Ausführungsform ist der Teil 32a der Source-Elektrode 32 im Source-Graben 63 eingebettet, wobei ein Source-Isolationsfilm 64 zwischen der Source-Elektrode 32 und dem Source-Graben 63 dazwischenliegt. Die Graben-Source-Struktur 62 ist so gebildet, dass sie eine Tiefe DST beinahe gleich der Tiefe DGT der Graben-Gate-Struktur 6 aufweist.
  • Das oben beschriebene Source-Gebiet 10 (siehe den Teil der gestrichelten Linie in 10) und das Wannengebiet 11 sind auf der Seite der Graben-Gate-Struktur 6 (ein Gebiet zwischen der Graben-Gate-Struktur 6 und der Graben-Source-Struktur 62) gebildet.
  • Das Source-Gebiet 10 erstreckt sich in einer Bandform entlang der gleichen Richtung wie jene der Graben-Gate-Struktur 6 und ist von der Graben-Gate-Struktur 6 beabstandet gebildet. Das Source-Gebiet 10 befindet sich in Kontakt mit der Seitenoberfläche der Graben-Source-Struktur 62 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Das Source-Gebiet 10 befindet sich in Kontakt mit dem Wannengebiet 11 in der Tiefenrichtung der epitaktischen SiC-Schicht 3.
  • Das Wannengebiet 11 ist entlang der Graben-Gate-Struktur 6 in einem Gebiet bei der Seite der hinteren Oberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet 10 gebildet. Das Wannengebiet 11 ist in der derartigen Tiefe gebildet, dass sich der Grenzteil zwischen dem Wannengebiet 11 und der epitaktischen SiC-Schicht 3 in Kontakt mit der Seitenoberfläche der Graben-Gate-Struktur 6 befindet.
  • Das Wannengebiet 11 ist in einem Gebiet zwischen der Graben-Gate-Struktur 6 und der Graben-Source-Struktur 62, die aneinander angrenzen, gebildet. Das Wannengebiet 11 wird durch die Graben-Gate-Struktur 6 und die Graben-Source-Struktur 62, die aneinander angrenzen, geteilt. Das oben beschriebene Kanalbildungsgebiet 12 ist in dem Teil entlang der Seitenoberfläche der Graben-Gate-Struktur 6 gebildet.
  • Bei dieser bevorzugten Ausführungsform weist das Wannengebiet 11 integral ein Source-Graben-Seitengebiet 65, das längs gebildet ist, und untere Oberflächen des Source-Grabens 63 (die Graben-Source-Struktur 62) auf. Ein unterer Teil des Source-Graben-Seitengebiets 65 befindet sich in einem Gebiet zwischen dem SiC-Halbleitersubstrat 2 und der unteren Oberfläche der Graben-Source-Struktur 62.
  • Das Source-Graben-Seitengebiet 65 kann die p-Typ-Fremdstoff-Konzentration aufweisen, die beinahe gleich der p-Typ-Fremdstoff-Konzentration des Wannengebiets 11 ist. Die p-Typ-Fremdstoff-Konzentration des Source-Graben-Seitengebiets 65 kann gleich der oder größer als die p-Typ-Fremdstoff-Konzentration des Wannengebiets 11 sein oder kann gleich der oder kleiner als die p-Typ-Fremdstoff-Konzentration des Wannengebiets 11 sein.
  • In der Graben-Source-Struktur 62 ist der Source-Isolationsfilm 64 so gebildet, dass er die epitaktische SiC-Schicht 3 und das Wannengebiet 11 bedeckt und das Source-Gebiet 10 freigelegt. Der Teil 32a der Source-Elektrode 32 ist elektrisch mit dem Source-Gebiet 10, das von dem Source-Graben 63 freigelegt ist, in dem Source-Graben 63 verbunden.
  • Unter Bezugnahme auf 10 und 11A ist das oben beschriebene Mehrschichtgebiet 22 in einem Gebiet zwischen der Graben-Gate-Struktur 6 und der Graben-Source-Struktur 62 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet.
  • Insbesondere ist das Mehrschichtgebiet 22 in einem Gebiet zwischen der Graben-Gate-Struktur 6 und dem Source-Gebiet 10 gebildet. Das Mehrschichtgebiet 22 erstreckt sich in einer Bandform entlang der Graben-Gate-Struktur 6. Das Mehrschichtgebiet 22 weist das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21, die oben beschrieben sind, auf.
  • Das p-Typ-Fremdstoff-Gebiet 20 ist so in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet, dass es von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aus freigelegt ist. Das p-Typ-Fremdstoff-Gebiet 20 ist so gebildet, dass es breiter als das n-Typ-Fremdstoff-Gebiet 21 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist. Das p-Typ-Fremdstoff-Gebiet 20 bedeckt das Source-Gebiet 10 und das n-Typ-Fremdstoff-Gebiet 21.
  • Insbesondere befindet sich das p-Typ-Fremdstoff-Gebiet 20 in Kontakt mit der Graben-Gate-Struktur 6 und der Graben-Source-Struktur 62 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Entsprechend bedeckt das p-Typ-Fremdstoff-Gebiet 20 das gesamte Source-Gebiet 10 und das gesamte n-Typ-Fremdstoff-Gebiet 21.
  • Das n-Typ-Fremdstoff-Gebiet 21 ist in einem Gebiet bei der Seite der hinteren Oberfläche der Halbleiterschicht mit Bezug auf das p-Typ-Fremdstoff-Gebiet 20 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Das n-Typ-Fremdstoff-Gebiet 21 befindet sich in Kontakt mit dem Wannengebiet 11 in der Tiefenrichtung der epitaktischen SiC-Schicht 3.
  • Das n-Typ-Fremdstoff-Gebiet 21 befindet sich in Kontakt mit der Graben-Gate-Struktur 6 und dem Source-Gebiet 10 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Die Dicke Tn des n-Typ-Fremdstoff-Gebiets 21 ist mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beinahe gleich der Dicke TS des Source-Gebiets 10. Die Breite Ln des n-Typ-Fremdstoff-Gebiets 21 ist gleich jener, die bei der ersten bevorzugten Ausführungsform beschrieben ist.
  • In der Graben-Source-Struktur 62 legt der Source-Isolationsfilm 64 das p-Typ-Fremdstoff-Gebiet 20 und das Source-Gebiet 10 frei. Entsprechend ist der Teil 32a der Source-Elektrode 32 elektrisch mit dem p-Typ-Fremdstoff-Gebiet 20 und dem Source-Gebiet 10 in dem Source-Graben 63 verbunden.
  • Unter Bezugnahme auf 10 und 11B ist das oben beschriebene Kontaktgebiet 23 (siehe die gestrichelte-Linie-Teile in 10) selektiv in den Mehrschichtgebieten 22 gebildet. Das p-Typ-Fremdstoff-Gebiet 20 ist elektrisch mit dem Wannengebiet 11 in dem Kontaktgebiet 23 verbunden. Dies legt das p-Typ-Fremdstoff-Gebiet 20 und das Wannengebiet 11 auf das gleiche Potential.
  • Unter Bezugnahme auf 11A und 11B ist der oben beschriebene Oberflächenisolationsfilm 30 auf der epitaktischen SiC-Schicht 3 gebildet. Der Oberflächenisolationsfilm 30 weist Kontaktlöcher 31 auf, die die p-Typ-Fremdstoff-Gebiete 20 freilegen. Die oben beschriebene Source-Elektrode 32 ist auf dem Oberflächenisolationsfilm 30 gebildet.
  • Der MISFET 40 und der JFET 41, die oben beschrieben sind, sind in der Seite der Graben-Gate-Struktur 6 gebildet. Der pn-Übergang-Teil ist zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet. Der pn-Übergang-Teil ist zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet.
  • Die erste Verarmungsschicht DL1 ist aus dem pn-Übergang-Teil gebildet, der zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist. Die zweite Verarmungsschicht DL2 ist aus dem pn-Übergang-Teil gebildet, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist.
  • Während sich das Halbleiterbauteil 61 in dem Nichtkurzschlusszustand befindet, erstrecken sich die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 kaum in das n-Typ-Fremdstoff-Gebiet 21. Dies bildet einen relativ breiten Strompfad zwischen der Drain-Elektrode 4 und der Source-Elektrode 32. In dem Nichtkurzschlusszustand wird daher der Strom, der in dem n-Typ-Fremdstoff-Gebiet 21 fließt, kaum durch die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 blockiert.
  • Andererseits erstreckt sich die erste Verarmungsschicht DL1 von dem pn-Übergang-Teil, der zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21, während sich das Halbleiterbauteil 61 in dem Kurzschlusszustand befindet. Die erste Verarmungsschicht DL1 erstreckt sich von dem pn-Übergang-Teil, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 21 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21.
  • Die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 erstrecken sich in das n-Typ-Fremdstoff-Gebiet 21 auf die gleiche Weise wie bei dem oben beschriebenen Halbleiterbauteil 1. Während sich das Halbleiterbauteil 61 in dem Kurzschlusszustand befindet, reduzieren entsprechend die erste Verarmungsschicht DL1 und die zweite Verarmungsschicht DL2 die Fläche des Strompfades in dem n-Typ-Fremdstoff-Gebiet 21. Dies blockiert den Fluss des Kurzschlussstroms ID in dem n-Typ-Fremdstoff-Gebiet 21 in dem Kurzschlusszustand.
  • 12 zeigt die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD des Halbleiterbauteils 61 gemäß dieser bevorzugten Ausführungsform. Der Graph aus 12 entspricht dem oben beschriebenen Graphen aus 6. 12 zeigt eine Kurve L4 und die oben beschriebene Kurve L1. Die Kurve L4 repräsentiert die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD des Halbleiterbauteils 61 gemäß der bevorzugten Ausführungsform.
  • Die Kurve L4 in 12 gibt an, dass das Halbleiterbauteil 61 gemäß dieser bevorzugten Ausführungsform beinahe die gleichen Kennlinien des Drain-Stroms ID und der Drain-Spannung VD wie jene des oben beschriebenen Halbleiterbauteils 1 (siehe auch 6) aufweist.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil 61 gemäß dieser bevorzugten Ausführungsform ein Strombegrenzungsteil (das heißt der JFET 41) in einem Gebiet zwischen dem Kanalbildungsgebiet 12 (dem Wannengebiet 11) und dem Source-Gebiet 10 gebildet. Wenn der Kurzschlusszustand gesetzt ist, verengt der Strombegrenzungsteil den Strompfad. Wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird, erweitert der Strombegrenzungsteil den Strompfad.
  • Dies ermöglicht es, den Kurzschlussstrom ID in dem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung VD und des Kurzschlussstroms ID reduziert werden. Andererseits ist es in dem Nichtkurzschlusszustand möglich, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund des Stromeingrenzungsteils zu unterdrücken. Dies ermöglicht, das Halbleiterbauteil 51 bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • Als Nächstes wird ein Beispiel für ein Herstellungsverfahren für das Halbleiterbauteil 61 beschrieben. 13A bis 13F sind Schnittansichten, die ein Herstellungsverfahren für das in 10 gezeigte Halbleiterbauteil 61 zeigen. 13A bis 13F sind Schnittansichten eines Gebiets, das 11A entspricht.
  • Unter Bezugnahme auf 13A wird zuerst das SiC-Halbleitersubstrat 2 vorbereitet. Als Nächstes wird SiC epitaktisch von der vorderen Oberfläche des SiC-Halbleitersubstrats 2 aufgewachsen. Dies bildet die epitaktische SiC-Schicht 3 auf dem SiC-Halbleitersubstrat 2.
  • Als Nächstes werden das Wannengebiet 11, das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet.
  • Das Wannengebiet 11 wird durch Implantieren des n-Typ-Fremdstoffs in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Eine n-Typ-Fremdstoff-Implantation wird mittels einer (nicht gezeigten) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die Wannengebiete 11 gebildet werden sollten.
  • Das p-Typ-Fremdstoff-Gebiet 20 wird durch Implantieren des p-Typ-Fremdstoffs in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Eine p-Typ-Fremdstoff-Implantation wird über eine (nicht gezeigte) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die p-Typ-Fremdstoff-Gebiete 20 gebildet werden sollten.
  • Das n-Typ-Fremdstoff-Gebiet 21 wird durch Implantieren des n-Typ-Fremdstoffs in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Eine n-Typ-Fremdstoff-Implantation wird über eine (nicht gezeigte) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die n-Typ-Fremdstoff-Gebiete 21 gebildet werden sollten.
  • Als Nächstes wird unter Bezugnahme auf 13B eine Hartmaske 50 auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Die Hartmaske 50 weist Öffnungen 50a und Öffnungen 50b auf. Die Öffnungen 50a legen selektiv Gebiete frei, in denen die Gate-Gräben 7 gebildet werden sollten. Die Öffnungen 50b legen selektiv Gebiete frei, in denen die Source-Gräben 63 gebildet werden sollten.
  • Als Nächstes wird der Oberflächenschichtteil der epitaktischen SiC-Schicht 3 selektiv durch ein Ätzverfahren mittels der Hartmaske 50 entfernt. Dies bildet die mehreren Gate-Gräben 7 und die mehreren Source-Gräben 63. Nachdem die Gate-Gräben 7 und die Source-Gräben 63 gebildet sind, wird die Hartmaske 50 entfernt.
  • Als Nächstes wird unter Bezugnahme auf 13C der p-Typ-Fremdstoff selektiv in die epitaktische SiC-Schicht 3 implantiert, die von einem unteren Teil des Source-Grabens 63 aus freigelegt ist. Dies bildet das Source-Graben-Seitengebiet 65 als den Teil des Wannengebiets 11. Die Source-Graben-Seitengebiete 65 werden durch zum Beispiel Implantieren des p-Typ-Fremdstoffs mittels einer (nichtgezeigten) Ionenimplantationsmaske gebildet, die selektiv Öffnungen aufweist, die Gebieten entsprechen, in denen die Source-Graben-Seitengebiete 65 gebildet werden sollten.
  • Als Nächstes wird der aus Siliciumoxid gefertigte Gate-Isolationsfilm 8 auf der Innenwandoberfläche des Gate-Grabens 7 gebildet und wird der aus Siliciumoxid gefertigte Source-Isolationsfilm 64 auf der Innenwandoberfläche des Source-Grabens 63 durch zum Beispiel ein thermisches Oxidationsverfahren gebildet. Der Gate-Isolationsfilm 8 und der Source-Isolationsfilm 64 können durch ein CVD-Verfahren gebildet werden. In diesem Fall wird ein Isolationsmaterial (zum Beispiel Siliciumoxid und/oder Siliciumnitrid) auf die Innenwandoberfläche des Gate-Grabens 7 und die Innenwandoberfläche des Source-Grabens 63 abgeschieden.
  • Als Nächstes wird ein Elektrodenmaterial (zum Beispiel Polysilicium) durch zum Beispiel ein CVD-Verfahren abgeschieden, um den Gate-Graben 7 zu füllen und die epitaktische SiC-Schicht 3 zu bedecken. Dies bildet eine Elektrodenmaterialschicht, die die epitaktische SiC-Schicht 3 bedeckt.
  • Als Nächstes wird die Elektrodenmaterialschicht selektiv durch ein Rückseitenätzverfahren entfernt. Dies bildet die Gate-Elektrode 9 durch die Elektrodenmaterialschicht in dem Gate-Graben 7.
  • Als Nächstes wird unter Bezugnahme auf 13D ein Teil des Source-Isolationsfilms 64, der auf der Innenwandoberfläche des Source-Grabens 63 gebildet ist, selektiv durch zum Beispiel ein Rückseitenätzverfahren entfernt.
  • Als Nächstes wird der n-Typ-Fremdstoff in die Innenwandoberfläche des Source-Grabens 63, die von dem Source-Isolationsfilm 64 aus freigelegt ist, durch ein Schrägbestrahlungsverfahren implantiert. Dies bildet das Source-Gebiet 10, das von der Innenwandoberfläche des Source-Grabens 63 freigelegt ist. Eine schräge Bestrahlung/Implantation des n-Typ-Fremdstoffs kann die Positionsabweichung des Mehrschichtgebiets 10 relativ zu dem Source-Graben 63 effektiv unterdrücken. Dies ermöglicht es, den MISFET 40 und den JFET 41 mit guten Schalteigenschaften zu bilden.
  • Als Nächstes wird unter Bezugnahme auf 13E ein Isolationsmaterial (Siliciumoxid bei dieser bevorzugten Ausführungsform) auf die epitaktische SiC-Schicht 3 durch zum Beispiel ein CVD Verfahren abgeschieden. Dies bildet den Oberflächenisolationsfilm 30 auf der epitaktischen SiC-Schicht 3.
  • Als Nächstes wird der Oberflächenisolationsfilm 30 selektiv durch zum Beispiel ein Ätzverfahren entfernt. Mit diesem Prozess werden die Kontaktlöcher 31, die das p-Typ-Fremdstoff-Gebiet 20 selektiv freilegen, in dem Oberflächenisolationsfilm 30 gebildet.
  • Als Nächstes wird unter Bezugnahme auf 13F ein Elektrodenmaterial (zum Beispiel Kupfer, Aluminium und/oder Titan) durch zum Beispiel ein Plattierungsverfahren oder ein Sputter-Verfahren abgeschieden, um den Source-Graben 63 zu füllen und den Oberflächenisolationsfilm 30 zu bedecken. Dies bildet die Source-Elektrode 32.
  • Die Drain-Elektrode 4 wird durch Abscheiden eines Elektrodenmaterials (zum Beispiel Kupfer, Aluminium und/oder Titan) auf der hinteren Oberfläche des SiC-Halbleitersubstrats 2 durch zum Beispiel ein Plattierungsverfahren oder ein Sputter-Verfahren gebildet. Das Halbleiterbauteil 61 wird durch die oben beschriebenen Schritte hergestellt.
  • <Vierte bevorzugte Ausführungsform>
  • 14 ist eine Draufsicht eines Halbleiterbauteils 71 gemäß der vierten bevorzugten Ausführungsform der vorliegenden Erfindung. 15A ist eine Schnittansicht entlang einer in 14 gezeigten Linie XVA-XVA. 15B ist eine Schnittansicht entlang einer in 14 gezeigten Linie XVB-XVB. Die gleichen Bezugszeichen wie bei der oben beschriebenen ersten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 14, 15A und 15B und eine Beschreibung davon wird ausgelassen.
  • Unter Bezugnahme auf 14 und 15A beinhaltet das Halbleiterbauteil 71 gemäß dieser bevorzugten Ausführungsform ein n-Typ-Fremdstoff-Gebiet 72. Das n-Typ-Fremdstoff-Gebiet 72 ist so in dem Oberflächenschichtteil des Wannengebiets 11 gebildet, dass es von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aus freigelegt ist. Das n-Typ-Fremdstoff-Gebiet 72 bildet einen pn-Übergang-Teil mit dem Wannengebiet 11.
  • Das n-Typ-Fremdstoff-Gebiet 72 ist in einem Gebiet zwischen der Graben-Gate-Struktur 6 und dem Source-Gebiet 10 gebildet und erstreckt sich in einer Bandform entlang der Graben-Gate-Struktur 6. Das n-Typ-Fremdstoff-Gebiet 72 befindet sich in Kontakt mit Seitenoberflächen des Source-Gebiets 10 und der Graben-Gate-Struktur 6 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Das n-Typ-Fremdstoff-Gebiet 72 ist mit dem Wannengebiet 11 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 verbunden.
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 ist eine Dicke Tn des n-Typ-Fremdstoff-Gebiets 72 beinahe gleich der Dicke TS des Source-Gebiets 10. Die n-Typ-Fremdstoff-Konzentration des n-Typ-Fremdstoff-Gebiets 72 ist höher als die n-Typ-Fremdstoff-Konzentration der epitaktischen SiC-Schicht 3 und ist niedriger als die n-Typ-Fremdstoff-Konzentration des Source-Gebiets 10.
  • Die Dicke Tn des n-Typ-Fremdstoff-Gebiets 72 beträgt zum Beispiel 0,1 µm oder mehr und 0,2 µm oder weniger (etwa 0,15 µm bei dieser bevorzugten Ausführungsform). Eine Breite Ln des n-Typ-Fremdstoff-Gebiets 72 ist gleich jener, die bei der ersten bevorzugten Ausführungsform beschrieben ist.
  • Die n-Typ-Fremdstoff-Konzentration des n-Typ-Fremdstoff-Gebiets 72 beträgt zum Beispiel 1,0 × 1017 cm-3 oder mehr und 1,0 × 1019 cm-3 oder weniger (etwa 1,0 × 1018 cm-3 bei dieser bevorzugten Ausführungsform).
  • Unter Bezugnahme auf 14 und 15B ist das oben beschriebene Kontaktgebiet 23 selektiv in dem Mehrschichtgebiet 22 gebildet. Das p-Typ-Fremdstoff-Gebiet 20 ist elektrisch mit dem Wannengebiet 11 in dem Kontaktgebiet 23 verbunden. Dies legt das p-Typ-Fremdstoff-Gebiet 20 und das Wannengebiet 11 auf das gleiche Potential.
  • Unter Bezugnahme auf 15A und 15B wird eine vordere Oberfläche der Gate-Elektrode 9, die in dem Gate-Graben 7 eingebettet ist, durch einen Oberflächenisolationsfilm 73 bedeckt, der in dem Gate-Graben 7 gebildet ist. Diese bevorzugte Ausführungsform zeigt exemplarisch einen Fall, bei dem die vordere Oberfläche des Oberflächenisolationsfilms 73 und die vordere Oberfläche der epitaktischen SiC-Schicht 3 mit Bezug zueinander flach (insbesondere bündig zueinander) sind, um eine vordere Oberfläche zu bilden. Der oben beschriebene Oberflächenisolationsfilm 30 (siehe 2A usw.) kann anstelle des Oberflächenisolationsfilms 73 verwendet werden.
  • Unter Bezugnahme auf 15A und 15B wird die oben beschriebene Source-Elektrode 32 auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet, so dass der Oberflächenisolationsfilm 73 bedeckt wird.
  • Die Source-Elektrode 32 ist elektrisch mit dem Source-Gebiet 10 und dem n-Typ-Fremdstoff-Gebiet 72 verbunden. Die Source-Elektrode 32 bildet einen Schottky-Übergang mit dem n-Typ-Fremdstoff-Gebiet 72 und bildet einen ohmschen Übergang mit dem Source-Gebiet 10.
  • Als Nächstes wird die elektrische Struktur des Halbleiterbauteils 71 unter Bezugnahme auf 16 und 17 beschrieben. 16 ist eine vergrößerte Ansicht des Gebiets, das durch die in 15A gezeigte gestrichelte Linie XVI umgeben ist, welche einen Fall zeigt, in dem ein Nichtkurzschlusszustand gesetzt ist. 17 ist eine vergrößerte Ansicht eines Gebiets, das 16 entspricht, welche einen Fall zeigt, in dem ein Kurzschlusszustand gesetzt ist.
  • Unter Bezugnahme auf 16 und 17 sind der MISFET 40 und der JFET 41 in der Seite der Graben-Gate-Struktur 6 gebildet. Unter Bezugnahme auf 16 und 17 sind der MISFET 40 und der JFET 41 durch die gestrichelten Linien angegeben.
  • Der MISFET 40 ist durch die epitaktische SiC-Schicht 3 (das Drain-Gebiet 5), die Graben-Gate-Struktur 6 (die Gate-Elektrode 9) und das Source-Gebiet 10 (spezieller das n-Typ-Fremdstoff-Gebiet 72, das elektrisch mit dem Source-Gebiet 10 verbunden ist) gebildet.
  • Zur einfachen Beschreibung zeigen 16 und 17 jeweils den Gate-Anschluss GM, den Drain-Anschluss DM und den Source-Anschluss SM des MISFET 40 bei der Graben-Gate-Struktur 6 (der Gate-Elektrode 9), der epitaktischen SiC-Schicht 3 (dem Drain-Gebiet 5) bzw. dem n-Typ-Fremdstoff-Gebiet 72.
  • Der JFET 41 ist durch das Source-Gebiet 10, das Wannengebiet 11 und das n-Typ-Fremdstoff-Gebiet 72 und die Source-Elektrode 32, die den Schottky-Übergang mit dem n-Typ-Fremdstoff-Gebiet 72 bildet, gebildet. Die Source-Elektrode 32 und das Wannengebiet 11 sind auf das gleiche Potential gelegt und stellen das Gate des JFET 41 dar.
  • Zur einfachen Beschreibung zeigen 16 und 17 den Gate-Anschluss GJ, den Drain-Anschluss DJ und den Source-Anschluss SJ des JFET 41 bei der Source-Elektrode 32, dem n-Typ-Fremdstoff-Gebiet 72 bzw. dem Source-Gebiet 10.
  • Der Source-Anschluss SM des MISFET 40 ist elektrisch mit dem Drain-Anschluss DJ des JFET 41 verbunden. Dies bildet die Reihenschaltung einschließlich des MISFET 40 und des JFET 41. Der Gate-Anschluss GJ und der Source-Anschluss SJ des JFET 41 sind durch die Source-Elektrode 32 kurzgeschlossen.
  • Wenn die vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird, wird der Kanal in dem Kanalbildungsgebiet 12 gebildet. Dies schaltet das Halbleiterbauteil 71 ein und der Strom ID fließt von der Drain-Elektrode 4 in die Source-Elektrode 32 über die epitaktische SiC-Schicht 3, das Wannengebiet 11 (das Kanalbildungsgebiet 12), das n-Typ-Fremdstoff-Gebiet 72 und das Source-Gebiet 10. Andererseits wird, wenn sich das Halbleiterbauteil 71 in dem AUS-Zustand befindet, kein Kanal in dem Kanalbildungsgebiet 12 gebildet und fließt daher der Strom ID nicht zwischen der Drain-Elektrode 4 und der Source-Elektrode 32.
  • Unter Bezugnahme auf 16 und 17 ist der Schottky-Übergang zwischen der Source-Elektrode 32 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet. Eine erste Verarmungsschicht DL11 ist durch den Schottky-Übergang gebildet, der zwischen der Source-Elektrode 32 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet ist.
  • Der pn-Übergang-Teil ist zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet. Eine zweite Verarmungsschicht DL12 ist durch den pn-Übergang-Teil gebildet, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet ist.
  • Unter Bezugnahme auf 16 erstrecken sich die erste Verarmungsschicht DL11 und die zweite Verarmungsschicht DL12 kaum in das n-Typ-Fremdstoff-Gebiet 72, während sich das Halbleiterbauteil 71 in dem Nichtkurzschlusszustand befindet. Dies bildet einen relativ breiten Strompfad zwischen der Drain-Elektrode 4 und der Source-Elektrode 32. Daher blockieren die erste Verarmungsschicht DL11 und die zweite Verarmungsschicht DL12 in dem Nichtkurzschlusszustand einen Strom kaum, der in dem n-Typ-Fremdstoff-Gebiet 72 fließt.
  • Andererseits erstreckt sich unter Bezugnahme auf 17 die erste Verarmungsschicht DL11 von dem Schottky-Übergang-Teil, der zwischen der Source-Elektrode 32 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 72, während sich das Halbleiterbauteil 71 in dem Kurzschlusszustand befindet. Die zweite Verarmungsschicht DL12 erstreckt sich von dem pn-Übergang-Teil, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 72.
  • Eine Breite W11 der ersten Verarmungsschicht DL11 nimmt allmählich von der Seite des Source-Gebiets 10 zu der Seite der Graben-Gate-Struktur 6 zu. Entsprechend ist die Breite W11 der ersten Verarmungsschicht DL11 bei der Seite der Graben-Gate-Struktur 6 relativ größer als die Breite W11 der ersten Verarmungsschicht DL11 bei der Seite des Source-Gebiets 10.
  • Gleichermaßen nimmt eine Breite W12 der zweiten Verarmungsschicht DL12 allmählich von der Seite des Source-Gebiets 10 zu der Seite der Graben-Gate-Struktur 6 zu. Entsprechend ist die Breite W12 der zweiten Verarmungsschicht DL12 bei der Seite der Graben-Gate-Struktur 6 relativ größer als die Breite W12 der zweiten Verarmungsschicht DL12 bei der Seite des Source-Gebiets 10.
  • Während sich das Halbleiterbauteil 71 in dem Kurzschlusszustand befindet, reduzieren die erste Verarmungsschicht DL11 und die zweite Verarmungsschicht DL12 die Fläche des Strompfades, der in dem n-Typ-Fremdstoff-Gebiet 72 gebildet ist. In diesem Zustand ist in dem n-Typ-Fremdstoff-Gebiet 72 die Fläche des Strompfades, der in der Seite des Kanalbildungsgebiets 12 gebildet ist, kleiner als die Fläche des Strompfades, der in der Seite des Source-Gebiets 10 gebildet ist. Wie oben beschrieben, wird, während sich das Halbleiterbauteil 71 in dem Kurzschlusszustand befindet, der Fluss des Stroms ID blockiert, weil die Fläche des in dem n-Typ-Fremdstoff-Gebiet 72 gebildeten Strompfades verengt wird.
  • Bei einem Modus können das Wannengebiet 11 und das n-Typ-Fremdstoff-Gebiet 72 so gebildet werden, dass sie die Gleichung Tn > W11 + W12 erfüllen, wobei Tn die Dicke des n-Typ-Fremdstoff-Gebiets 72 ist, W11 die Breite der ersten Verarmungsschicht DL11 ist und W12 die Breite der zweiten Verarmungsschicht DL12 ist.
  • Bei einem anderen Modus können das Wannengebiet 11 und das n-Typ-Fremdstoff-Gebiet 72 so gebildet werden, dass sie die Gleichung Tn ≤ W11 + W12 erfüllen, wobei Tn die Dicke des n-Typ-Fremdstoff-Gebiets 72 ist, W11 die Breite der ersten Verarmungsschicht DL11 ist und W12 die Breite der zweiten Verarmungsschicht DL12 ist.
  • Bei einem anderen Modus kann der Fluss des Kurzschlussstroms ID effektiv blockiert werden, weil die erste Verarmungsschicht DL11 und die zweite Verarmungsschicht DL12 einander in dem n-Typ-Fremdstoff-Gebiet 72 überlappen. Der eine Modus und der andere Modus können kombiniert werden, um das Wannengebiet 11 und das n-Typ-Fremdstoff-Gebiet 72 zu bilden, sodass sie einen Teil, der die Gleichung Tn > W11 + W12 erfüllt, und einen Teil, der die Gleichung Tn ≤ W11 + W12 erfüllt, beinhalten.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil 71 gemäß dieser bevorzugten Ausführungsform ein Strombegrenzungsteil (das heißt der JFET 41) in einem Gebiet zwischen dem Kanalbildungsgebiet 12 (dem Wannengebiet 11) und dem Source-Gebiet 10 gebildet. Der Strombegrenzungsteil engt den Strompfad ein, wenn der Kurzschlusszustand festgelegt wird, und erweitert den Strompfad, wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird.
  • Dies kann den Kurzschlussstrom ID in dem Kurzschlusszustand reduzieren und kann daher Joulsche Wärme aufgrund der Kurzschlussspannung VD und des Kurzschlussstroms ID reduzieren. Andererseits kann in dem Nichtkurzschlusszustand, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund des Stromeingrenzungsteils unterdrückt werden. Dies ermöglicht, das Halbleiterbauteil 71 bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • In dem Halbleiterbauteil 71 gemäß dieser bevorzugten Ausführungsform ist die erste Verarmungsschicht DL11 durch den Schottky-Übergang-Teil zwischen der Source-Elektrode 32 und dem n-Typ-Fremdstoff-Gebiet 72 gebildet. Daher besteht im Gegensatz zu jeder oben beschriebenen bevorzugten Ausführungsform keine Notwendigkeit, das p-Typ-Fremdstoff-Gebiet 20 zu bilden. Dies kann die Anzahl an Schritten reduzieren und kann daher das kostengünstige Halbleiterbauteil 71 bereitstellen.
  • Als Nächstes wird ein Beispiel für ein Herstellungsverfahren für das Halbleiterbauteil 71 beschrieben. 18A bis 18F sind Schnittansichten, die das Herstellungsverfahren für das in 14 gezeigte Halbleiterbauteil 71 zeigen. 18A bis 18F sind jeweils eine Schnittansicht eines Gebiets, das 15A entspricht.
  • Unter Bezugnahme auf 18A wird zuerst das SiC-Halbleitersubstrat 2 vorbereitet. Als Nächstes wird SiC epitaktisch von der vorderen Oberfläche des SiC-Halbleitersubstrats 2 aufgewachsen. Dies bildet die epitaktische SiC-Schicht 3 auf dem SiC-Halbleitersubstrat 2.
  • Als Nächstes wird der p-Typ-Fremdstoff in den Oberflächenschichtteil der epitaktischen SiC-Schicht 3 implantiert. Eine p-Typ-Fremdstoff-Implantation wird mittels einer (nicht gezeigten) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die Wannengebiete 11 gebildet werden sollten, und auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Dies bildet die Wannengebiete 11 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3. Nachdem die Wannengebiete 11 gebildet sind, wird die lonenimplantationsmaske entfernt.
  • Als Nächstes wird unter Bezugnahme auf 18B eine Hartmaske 50 auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Die Hartmaske 50 weist Öffnungen 50a selektiv bei Gebieten auf, in denen die Gate-Gräben 7 gebildet werden sollten.
  • Als Nächstes wird der Oberflächenschichtteil der Halbleiterschicht selektiv durch ein Ätzverfahren mittels der Hartmaske 50 entfernt. Dies bildet die mehreren Gate-Gräben 7. Nach der Bildung der Gate-Gräben 7 wird die Hartmaske 50 entfernt.
  • Als Nächstes wird unter Bezugnahme auf 18C der aus Siliciumoxid gefertigte Gate-Isolationsfilm 8 auf der Innenwandoberfläche des Gate-Grabens 7 durch zum Beispiel ein thermisches Oxidationsverfahren gebildet. Der Gate-Isolationsfilm 8 kann durch Abscheiden eines Isolationsmaterials (zum Beispiel Siliciumoxid und/oder Siliciumnitrid) auf der Innenwandoberfläche des Gate-Grabens 7 durch zum Beispiel ein CVD-Verfahren gebildet werden.
  • Als Nächstes wird ein Elektrodenmaterial (zum Beispiel Polysilicium) durch zum Beispiel ein CVD-Verfahren abgeschieden, um den Gate-Graben 7 zu füllen, sodass die epitaktische SiC-Schicht 3 bedeckt wird. Dies bildet eine Elektrodenmaterialschicht, die die epitaktische SiC-Schicht 3 bedeckt.
  • Als Nächstes wird die Elektrodenmaterialschicht selektiv durch ein Rückseitenätzverfahren entfernt. Dies bildet die Gate-Elektrode 9, die aus der Elektrodenmaterialschicht in dem Gate-Graben 7 gefertigt ist.
  • Als Nächstes wird unter Bezugnahme auf 18D die vordere Oberfläche der Gate-Elektrode 9, die von dem Gate-Graben 7 aus freigelegt ist, selektiv oxidiert. Dies bildet den Oberflächenisolationsfilm 73.
  • Als Nächstes werden unter Bezugnahme auf 18E das Source-Gebiet 10 und das n-Typ-Fremdstoff-Gebiet 72 selektiv in dem Oberflächenschichtteil des Wannengebiets 11 gebildet.
  • Das Source-Gebiet 10 wird durch Implantieren des n-Typ-Fremdstoffs in den Oberflächenschichtteil des Wannengebiets 11 gebildet. Eine n-Typ-Fremdstoff-Implantation wird mittels einer (nicht gezeigten) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die Source-Gebiete 10 gebildet werden sollten.
  • Das n-Typ-Fremdstoff-Gebiet 72 wird durch Implantieren des n-Typ-Fremdstoffs in den Oberflächenschichtteil des Wannengebiets 11 gebildet. Eine n-Typ-Fremdstoff-Implantation wird über eine (nicht gezeigte) lonenimplantationsmaske durchgeführt, die selektiv Öffnungen bei Gebieten aufweist, in denen die n-Typ-Fremdstoff-Gebiete 72 gebildet werden sollten.
  • Als Nächstes wird unter Bezugnahme auf 18F ein Elektrodenmaterial (zum Beispiel Kupfer, Aluminium und/oder Titan) durch zum Beispiel ein Plattierungsverfahren oder ein Sputter-Verfahren so abgeschieden, dass der Oberflächenisolationsfilm 73 und die epitaktische SiC-Schicht 3 bedeckt werden. Dies bildet die Source-Elektrode 32.
  • Ein Elektrodenmaterial (zum Beispiel Kupfer, Aluminium und/oder Titan) wird auf der hinteren Oberfläche des SiC-Halbleitersubstrats 2 durch zum Beispiel ein Plattierungsverfahren oder ein Sputter-Verfahren abgeschieden. Dies bildet die Drain-Elektrode 4. Das Halbleiterbauteil 71 wird durch die oben beschriebenen Schritte hergestellt.
  • <Fünfte bevorzugte Ausführungsform>
  • 19 ist eine Draufsicht eines Halbleiterbauteils 81 gemäß der fünften bevorzugten Ausführungsform der vorliegenden Erfindung. 20A ist eine Schnittansicht entlang einer in 19 gezeigten Linie XXA-XXA. 20B ist eine Schnittansicht entlang einer in 19 gezeigten Linie XXB-XXB. Die gleichen Bezugszeichen wie bei der oben beschriebenen ersten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 19, 20A und 20B und eine Beschreibung davon wird ausgelassen.
  • Unter Bezugnahme auf 19 und 20A werden in dem Halbleiterbauteil 81 gemäß dieser bevorzugten Ausführungsform die mehreren der oben beschriebenen Wannengebiete 11 in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 gebildet. Die mehreren Wannengebiete 11 erstrecken sich in Bandformen entlang der gleichen Richtung in der Draufsicht und sind in Intervallen gebildet. Das oben beschriebene Source-Gebiet 10 ist in dem Oberflächenschichtteil von jedem Wannengebiet 11 gebildet.
  • 19 zeigt beispielhaft einen Fall, in dem das Source-Gebiet 10 in einem Mittelteil des Innengebiets von jedem Wannengebiet 11 in der Draufsicht gebildet ist. Das Source-Gebiet 10 erstreckt sich in einer Bandform entlang des Wannengebiets 11 und ist in der Seite des Innengebiets des Wannengebiets 11 von dem peripheren Rand des Wannengebiets 11 beabstandet gebildet. Das Source-Gebiet 10 ist von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aus freigelegt.
  • Das Halbleiterbauteil 81 gemäß dieser bevorzugten Ausführungsform weist eine planare Gate-Struktur auf und beinhaltet die Gate-Elektrode 9, die auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet ist. Die Gate-Elektrode 9 ist dem Kanalbildungsgebiet 12 zwischen dem peripheren Rand des Wannengebiets 11 und dem peripheren Rand des Source-Gebiets 10 über den Gate-Isolationsfilm 8 hinweg zugewandt. Unter Bezugnahme auf 19 ist jedes Kanalbildungsgebiet 12 durch eine gepunktete Kennzeichnung angegeben. Die Bildung des Kanals in dem Kanalbildungsgebiet 12 wird durch die Gate-Elektrode 9 gesteuert.
  • Das Halbleiterbauteil 81 gemäß dieser bevorzugten Ausführungsform beinhaltet ein Mehrschichtgebiet 84, das zwischen dem Kanalbildungsgebiet 12 und dem Source-Gebiet 10 in dem Oberflächenschichtteil des Wannengebiets 11 gebildet ist. Das Mehrschichtgebiet 84 beinhaltet ein n-Typ-Fremdstoff-Gebiet 82 und ein p-Typ-Fremdstoff-Gebiet 83, das in einem Oberflächenschichtteil des n-Typ-Fremdstoff-Gebiets 82 gebildet ist. Das Halbleiterbauteil 81 beinhaltet das Mehrschichtgebiet 84, sodass eine Zunahme des EIN- Widerstands unterdrückt und eine hohe Kurzschlusstoleranz erzielt wird.
  • Unter Bezugnahme auf 19 und 20A ist das Mehrschichtgebiet 84 in einer Bandform entlang des Wannengebiets 11 gebildet. Das Mehrschichtgebiet 84 ist so gebildet, dass es eine Tiefe beinahe gleich der Tiefe des Source-Gebiets 10 aufweist.
  • Das n-Typ-Fremdstoff-Gebiet 82 ist in einem Gebiet zwischen dem peripheren Rand des Source-Gebiets 10 und dem peripheren Rand des Wannengebiets 11 von dem peripheren Rand des Wannengebiets 11 zu der Seite des Innengebiets des Wannengebiets 11 beabstandet gebildet. Das n-Typ-Fremdstoff-Gebiet 82 bildet einen pn-Übergang-Teil mit dem Wannengebiet 11. Das Kanalbildungsgebiet 12 ist in einem Gebiet zwischen dem peripheren Rand des n-Typ-Fremdstoff-Gebiets 82 und dem peripheren Rand des Wannengebiets 11 gebildet.
  • Das n-Typ-Fremdstoff-Gebiet 82 befindet sich in Kontakt mit dem Source-Gebiet 10 und dem Kanalbildungsgebiet 12 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Die n-Typ-Fremdstoff-Konzentration des n-Typ-Fremdstoff-Gebiets 82 ist höher als die n-Typ-Fremdstoff-Konzentration der Halbleiterschicht und niedriger als die n-Typ-Fremdstoff-Konzentration des Source-Gebiets 10.
  • Die Gate-Elektrode 9 ist einem Gebiet zwischen dem peripheren Rand des Wannengebiets 11 und dem peripheren Rand des n-Typ-Fremdstoff-Gebiets 82 (das heißt dem Kanalbildungsgebiet 12) über den Gate-Isolationsfilm 8 hinweg zugewandt. Dies bildet den Kanal in dem Gebiet zwischen dem peripheren Rand des Wannengebiets 11 und dem peripheren Rand des n-Typ-Fremdstoff-Gebiets 82.
  • Das p-Typ-Fremdstoff-Gebiet 83 ist von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aus freigelegt. Das p-Typ-Fremdstoff-Gebiet 83 ist in einem Gebiet zwischen dem peripheren Rand des Source-Gebiets 10 und dem peripheren Rand des n-Typ-Fremdstoff-Gebiets 82 von dem peripheren Rand des n-Typ-Fremdstoff-Gebiets 82 zu der Seite des Innengebiets des n-Typ-Fremdstoff-Gebiets 82 beabstandet gebildet. Das p-Typ-Fremdstoff-Gebiet 83 bildet einen pn-Übergang-Teil mit dem n-Typ-Fremdstoff-Gebiet 82.
  • Das p-Typ-Fremdstoff-Gebiet 83 befindet sich in Kontakt mit dem Source-Gebiet 10 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Die p-Typ-Fremdstoff-Konzentration des p-Typ-Fremdstoff-Gebiets 83 ist höher als die p-Typ-Fremdstoff-Konzentration des Wannengebiets 11.
  • Eine ergänzende Erklärung wird für die jeweiligen numerischen Werte geben, die das n-Typ-Fremdstoff-Gebiet 82 und das p-Typ-Fremdstoff-Gebiet 83 betreffen.
  • Eine Breite Wn des n-Typ-Fremdstoff-Gebiets 82 beträgt zum Beispiel 0,06 µm oder mehr und 0,12 µm oder weniger (etwa 0,09 µm bei dieser bevorzugten Ausführungsform). Die Breite Wn des n-Typ-Fremdstoff-Gebiets 82 ist durch den Abstand zwischen dem peripheren Rand des n-Typ-Fremdstoff-Gebiets 82 und dem peripheren Rand des p-Typ-Fremdstoff-Gebiets 83 definiert.
  • Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt eine Dicke Tp des p-Typ-Fremdstoff-Gebiets 83 zum Beispiel 0,04 µm oder mehr und 0,08 µm oder weniger (etwa 0,06 µm bei dieser bevorzugten Ausführungsform).
  • Mit Bezug auf die laterale Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 kann die Breite des n-Typ-Fremdstoff-Gebiets 82 zum Beispiel 0,1 µm oder mehr und 0,8 µm oder weniger betragen.
  • Die n-Typ-Fremdstoff-Konzentration des n-Typ-Fremdstoff-Gebiets 82 beträgt zum Beispiel 1,0 × 1017 cm-3 oder mehr und 1,0 × 1019 cm-3 oder weniger (etwa 1,0 × 1018 cm-3 bei dieser bevorzugten Ausführungsform).
  • Die p-Typ-Fremdstoff-Konzentration des p-Typ-Fremdstoff-Gebiets 83 beträgt zum Beispiel 1,0 × 1019 cm-3 oder mehr und 1,0 × 1021 cm-3 oder weniger (etwa 4,0 × 1020 cm-3 bei dieser bevorzugten Ausführungsform).
  • Unter Bezugnahme auf 19 und 20B sind Teile ohne das n-Typ-Fremdstoff-Gebiet 82 (siehe die gestrichelten Linien in 19) selektiv in den Mehrschichtgebieten 84 gebildet. Jeder Teil ohne das n-Typ-Fremdstoff-Gebiet 82 ist als das Kontaktgebiet 23 gebildet.
  • Das Mehrschichtgebiet 84 kann ein Gebiet 85 beinhalten, in dem Teile des n-Typ-Fremdstoff-Gebiets 82 und Teile ohne das n-Typ-Fremdstoff-Gebiet 82 alternierend entlang der Richtung, in der sich die Wannengebiete 11 erstrecken, gebildet sind.
  • Das p-Typ-Fremdstoff-Gebiet 20 ist elektrisch mit dem Wannengebiet 11 in dem p-Typ-Kontaktgebiet 23 verbunden. Dies legt das p-Typ-Fremdstoff-Gebiet 20 auf das gleiche Potential wie jenes des Wannengebiets 11.
  • Unter Bezugnahme auf 20A und 20B ist der Oberflächenisolationsfilm 30 auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet. Der Oberflächenisolationsfilm 30 bedeckt die Gate-Elektrode 9. Kontaktlöcher 31 sind in dem Oberflächenisolationsfilm 30 gebildet, sodass das Source-Gebiet 10 und das p-Typ-Fremdstoff-Gebiet 83 selektiv freigelegt sind.
  • Die Source-Elektrode 32 ist auf dem Oberflächenisolationsfilm 30 gebildet. Die Source-Elektrode 32 tritt in das Kontaktloch 31 von oberhalb des Oberflächenisolationsfilms 30 ein. Die Source-Elektrode 32 ist elektrisch mit dem Source-Gebiet 10 und dem p-Typ-Fremdstoff-Gebiet 83 in dem Kontaktloch 31 verbunden. Dies schließt das Source-Gebiet 10 und das p-Typ-Fremdstoff-Gebiet 83 kurz und legt sie auf das gleiche Potential.
  • Bei einem Modus kann die Source-Elektrode 32 den ohmschen Übergang mit dem Source-Gebiet 10 bilden und den ohmschen Übergang mit dem p-Typ-Fremdstoff-Gebiet 83 bilden. Bei einem anderen Modus kann die Source-Elektrode 32 den ohmschen Übergang mit dem Source-Gebiet 10 bilden und den Schottky-Übergang mit dem p-Typ-Fremdstoff-Gebiet 83 bilden.
  • Als Nächstes wird die elektrische Struktur des Halbleiterbauteils 81 unter Bezugnahme auf 21 und 22 beschrieben. 21 ist eine vergrößerte Ansicht des Gebiets, das durch die in 20A gezeigte gestrichelte Linie XXI umgeben ist, welche einen Fall zeigt, in dem ein Nichtkurzschlusszustand gesetzt ist. 22 ist eine vergrößerte Ansicht eines Gebiets, das 21 entspricht, welche einen Fall zeigt, in dem ein Kurzschlusszustand gesetzt ist.
  • Der Nichtkurzschlusszustand des Halbleiterbauteils 81 gibt einen stationären Zustand an, in dem eine vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird. Ein Kurzschlusszustand des Halbleiterbauteils 1 gibt einen Zustand an, in dem eine vorbestimmte Kurzschlussspannung (zum Beispiel 200 V bis 1000 V) zwischen der Drain-Elektrode 4 und der Source-Elektrode 32 angelegt wird, während eine vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird.
  • Unter Bezugnahme auf 21 und 22 sind der MISFET 40 und der JFET 41 in der epitaktischen SiC-Schicht 3 gebildet. Unter Bezugnahme auf 21 und 22 sind der MISFET 40 und der JFET 41 durch die gestrichelten Linien angegeben.
  • Der MISFET 40 ist durch die epitaktische SiC-Schicht 3 (das Drain-Gebiet 5), die Gate-Elektrode 9 und das Source-Gebiet 10 (spezieller das n-Typ-Fremdstoff-Gebiet 82, das elektrisch mit dem Source-Gebiet 10 verbunden ist) gebildet.
  • Zur einfachen Beschreibung zeigen 21 und 22 jeweils den Gate-Anschluss GM, den Drain-Anschluss DM und den Source-Anschluss SM des MISFET 40 bei der Gate-Elektrode 9, der epitaktischen SiC-Schicht 3 (dem Drain-Gebiet 5) bzw. dem n-Typ-Fremdstoff-Gebiet 82.
  • Der JFET 41 ist durch das n+-Typ-Source-Gebiet 10 und die pnp-Mehrschichtstruktur, die das p-- Typ-Wannengebiet 11, das n-Typ-Fremdstoff-Gebiet 82 und das p-Typ-Fremdstoff-Gebiet 83 beinhaltet, gebildet. Das p-Typ-Fremdstoff-Gebiet 83 und das Wannengebiet 11 sind auf das gleiche Potential gelegt und stellen das Gate des JFET 41 dar.
  • Zur einfachen Beschreibung zeigen 21 und 22 jeweils den Gate-Anschluss GJ, den Drain-Anschluss DJ und den Source-Anschluss SJ des JFET 41 bei dem p-Typ-Fremdstoff-Gebiet 83, dem n-Typ-Fremdstoff-Gebiet 82 bzw. dem Source-Gebiet 10.
  • Der Source-Anschluss SM des MISFET 40 und der Drain-Anschluss DJ des JEFET 41 sind elektrisch miteinander verbunden. Dies bildet die Reihenschaltung einschließlich des MISFET 40 und des JFET 41. Der Gate-Anschluss GJ und der Source-Anschluss SJ des JFET 41 sind durch die Source-Elektrode 32 kurzgeschlossen.
  • Wenn die vorbestimmte Treiberspannung an die Gate-Elektrode 9 angelegt wird, wird der Kanal in dem Kanalbildungsgebiet 12 gebildet. Dies schaltet das Halbleiterbauteil 81 ein und der Strom ID fließt von der Drain-Elektrode 4 in die Source-Elektrode 32 über die epitaktische SiC-Schicht 3, das Wannengebiet 11 (das Kanalbildungsgebiet 12), das n-Typ-Fremdstoff-Gebiet 82 und das Source-Gebiet 10. Andererseits wird, wenn sich das Halbleiterbauteil 81 in dem AUS-Zustand befindet, kein Kanal in dem Kanalbildungsgebiet 12 gebildet und fließt daher der Strom ID nicht zwischen der Drain-Elektrode 4 und der Source-Elektrode 32.
  • Unter Bezugnahme auf 21 und 22 ist der pn-Übergang-Teil zwischen dem n-Typ-Fremdstoff-Gebiet 82 und dem p-Typ-Fremdstoff-Gebiet 83 gebildet. Eine erste Verarmungsschicht DL21 ist durch den pn-Übergang-Teil gebildet, der zwischen dem n-Typ-Fremdstoff-Gebiet 82 und dem p-Typ-Fremdstoff-Gebiet 83 gebildet ist.
  • Der pn-Übergang-Teil ist zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 82 gebildet. Eine zweite Verarmungsschicht DL22 ist durch den pn-Übergang-Teil gebildet, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 82 gebildet ist.
  • Unter Bezugnahme auf 21 erstrecken sich die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 kaum in das n-Typ-Fremdstoff-Gebiet 82, während sich das Halbleiterbauteil 81 in dem Nichtkurzschlusszustand befindet. Dies bildet einen relativ breiten Strompfad zwischen der Drain-Elektrode 4 und der Source-Elektrode 32. Entsprechend blockieren die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 in dem Nichtkurzschlusszustand einen Strom kaum, der in dem n-Typ-Fremdstoff-Gebiet 21 fließt.
  • Andererseits erstreckt sich unter Bezugnahme auf 22 die erste Verarmungsschicht DL21 von dem pn-Übergang-Teil, der zwischen dem n-Typ-Fremdstoff-Gebiet 82 und dem p-Typ-Fremdstoff-Gebiet 83 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21, während sich das Halbleiterbauteil 81 in dem Kurzschlusszustand befindet. Die zweite Verarmungsschicht DL22 erstreckt sich von dem pn-Übergang-Teil, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 82 gebildet ist, in das n-Typ-Fremdstoff-Gebiet 21.
  • Eine Breite W21 der ersten Verarmungsschicht DL21 nimmt allmählich von der Seite des Source-Gebiets 10 zu der Seite der Gate-Struktur 9 zu. Entsprechend ist die Breite W21 der ersten Verarmungsschicht DL21 bei der Seite der Gate-Elektrode 9 relativ größer als die Breite W21 der ersten Verarmungsschicht DL21 bei der Seite des Source-Gebiets 10.
  • Gleichermaßen nimmt eine Breite W22 der zweiten Verarmungsschicht DL22 allmählich von der Seite des Source-Gebiets 10 zu der Seite der Gate-Elektrode 9 zu. Entsprechend ist die Breite W22 der zweiten Verarmungsschicht DL22 bei der Seite der Gate-Elektrode 9 relativ größer als die Breite W22 der zweiten Verarmungsschicht DL22 bei der Seite des Source-Gebiets 10.
  • Während sich das Halbleiterbauteil 81 in dem Kurzschlusszustand befindet, reduzieren die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 die Fläche des Strompfades, der in dem n-Typ-Fremdstoff-Gebiet 82 gebildet ist. In diesem Zustand ist in dem n-Typ-Fremdstoff-Gebiet 82 die Fläche des Strompfades, der in der Seite des Kanalbildungsgebiets 12 gebildet ist, kleiner als die Fläche des Strompfades, der in der Seite des Source-Gebiets 10 gebildet ist. Wie oben beschrieben, wird, während sich das Halbleiterbauteil 81 in dem Kurzschlusszustand befindet, der Fluss des Kurzschlussstroms ID blockiert, weil die Fläche des in dem n-Typ-Fremdstoff-Gebiet 82 gebildeten Strompfades verengt wird.
  • Bei einem Modus können das Wannengebiet 11, das n-Typ-Fremdstoff-Gebiet 82 und das p-Typ-Fremdstoff-Gebiet 83 so gebildet werden, dass sie die Gleichung Wn > W21 + W22 erfüllen, wobei Wn die Breite des n-Typ-Fremdstoff-Gebiets 82 ist, W21 die Breite der ersten Verarmungsschicht DL21 ist und W22 die Breite der zweiten Verarmungsschicht DL22 ist.
  • Bei einem anderen Modus können das Wannengebiet 11, das n-Typ-Fremdstoff-Gebiet 82 und das p-Typ-Fremdstoff-Gebiet 83 so gebildet werden, dass sie die Gleichung Wn ≤ W21 + W22 erfüllen, wobei Wn die Breite des n-Typ-Fremdstoff-Gebiets 82 ist, W21 die Breite der ersten Verarmungsschicht DL21 ist und W22 die Breite der zweiten Verarmungsschicht DL22 ist.
  • Bei einem anderen Modus kann der Fluss des Kurzschlussstroms ID effektiv blockiert werden, weil die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 einander in dem n-Typ-Fremdstoff-Gebiet 82 überlappen. Der eine Modus und der andere Modus können kombiniert werden, um das Wannengebiet 11, das n-Typ-Fremdstoff-Gebiet 82 und das p-Typ-Fremdstoff-Gebiet 83 zu bilden, sodass sie einen Teil, der die Gleichung Wn > W21 + W22 erfüllt, und einen Teil, der die Gleichung Wn ≤ W21 + W22 erfüllt, beinhalten.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil 81 gemäß dieser bevorzugten Ausführungsform ein Strombegrenzungsteil (das heißt der JFET 41) in einem Gebiet zwischen dem Kanalbildungsgebiet 12 (dem Wannengebiet 11) und dem Source-Gebiet 10 gebildet. Wenn der Kurzschlusszustand gesetzt ist, verengt der Strombegrenzungsteil den Strompfad. Wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird, erweitert der Strombegrenzungsteil den Strompfad.
  • Dies ermöglicht es, den Kurzschlussstrom ID in einem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung VD und des Kurzschlussstroms ID reduziert werden. Andererseits ist es in dem Nichtkurzschlusszustand möglich, weil der Strompfad kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund des Stromeingrenzungsteils zu unterdrücken. Daher ermöglicht dies, das Halbleiterbauteil 81 bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • <Sechste bevorzugte Ausführungsform>
  • 23 ist eine Schnittansicht eines Halbleiterbauteils 91 gemäß der sechsten bevorzugten Ausführungsform der vorliegenden Erfindung. Die gleichen Bezugszeichen wie bei der oben beschriebenen fünften bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 23 und eine Beschreibung davon wird ausgelassen.
  • Bei dem Halbleiterbauteil 91 gemäß dieser bevorzugten Ausführungsform wird das Mehrschichtgebiet 84 in dem Oberflächenschichtteil des Wannengebiets 11 gebildet. Das Mehrschichtgebiet 84 wird in dem Gebiet zwischen dem Kanalbildungsteil 12 und dem Source-Gebiet 10 gebildet und beinhaltet das n-Typ-Fremdstoff-Gebiet 82 und das p-Typ-Fremdstoff-Gebiet 83, die oben beschrieben sind.
  • Das n-Typ-Fremdstoff-Gebiet 82 gemäß dieser bevorzugten Ausführungsform weist einen erweiterten Teil 82a auf, der sich in ein Gebiet unterhalb des Source-Gebiets 10 erstreckt. Der Source-Gebiet 10 weist einen Teil auf, der dem Wannengebiet 11 über den erweiterten Teil 82a des n-Typ-Fremdstoff-Gebiets 82 hinweg zugewandt ist.
  • Bei dieser bevorzugten Ausführungsform ist der erweiterte Teil 82a des n-Typ-Fremdstoff-Gebiets 82 in dem gesamten Gebiet unterhalb des Source-Gebiets 10 gebildet. Entsprechend ist das gesamte Source-Gebiet 10 dem Wannengebiet 11 über den erweiterten Teil 82a des n-Typ-Fremdstoff-Gebiets 82 hinweg zugewandt. Im Gegensatz zu dem oben beschriebenen Halbleiterbauteil 81 befindet sich das Source-Gebiet 10 bei dem Halbleiterbauteil 91 gemäß dieser bevorzugten Ausführungsform nicht in Kontakt mit dem Wannengebiet 11.
  • Das p-Typ-Fremdstoff-Gebiet 83 befindet sich mit Bezug auf die laterale Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 in Kontakt mit dem Source-Gebiet 10, aber das n-Typ-Fremdstoff-Gebiet 82 befindet sich nicht in Kontakt mit dem Source-Gebiet 10. Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 ist die Dicke TS des Source-Gebiets 10 beinahe gleich einer Dicke TP des p-Typ-Fremdstoff-Gebiets 83.
  • Wie bei dem oben beschriebenen Halbleiterbauteil 81 sind der MISFET 40 und der JFET 41 in der epitaktischen SiC-Schicht 3 gebildet. Ein pn-Übergang-Teil ist zwischen dem n-Typ-Fremdstoff-Gebiet 82 und dem p-Typ-Fremdstoff-Gebiet 83 gebildet. Ein pn-Übergang-Teil ist zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 82 gebildet.
  • Eine erste Verarmungsschicht DL21 ist durch den pn-Übergang-Teil gebildet, der zwischen dem n-Typ-Fremdstoff-Gebiet 82 und dem p-Typ-Fremdstoff-Gebiet 83 gebildet ist. Eine zweite Verarmungsschicht DL22 ist durch den pn-Übergang-Teil gebildet, der zwischen dem Wannengebiet 11 und dem n-Typ-Fremdstoff-Gebiet 82 gebildet ist.
  • Während sich das Halbleiterbauteil 91 in dem Nichtkurzschlusszustand befindet, erstrecken sich die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 kaum in das n-Typ-Fremdstoff-Gebiet 82. Dies bildet einen relativ breiten Strompfad zwischen der Drain-Elektrode 4 und der Source-Elektrode 32. Daher blockieren die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 in dem Nichtkurzschlusszustand einen Strom kaum, der in dem n-Typ-Fremdstoff-Gebiet 82 fließt.
  • Andererseits erstrecken sich, wenn sich das Halbleiterbauteil 91 in dem Kurzschlusszustand befindet, die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 in das n-Typ-Fremdstoff-Gebiet 82 auf die gleiche Weise wie bei dem oben beschriebenen Halbleiterbauteil 81. Während sich das Halbleiterbauteil 91 in dem Kurzschlusszustand befindet, reduzieren entsprechend die erste Verarmungsschicht DL21 und die zweite Verarmungsschicht DL22 die Fläche des Strompfades in dem n-Typ-Fremdstoff-Gebiet 82. Wie oben beschrieben, wird, während sich das Halbleiterbauteil 91 in dem Kurzschlusszustand befindet, der Fluss des Kurzschlussstroms ID blockiert, weil die Fläche des in dem n-Typ-Fremdstoff-Gebiet 82 gebildeten Strompfades verengt wird.
  • Wie oben beschrieben, wird bei dem Halbleiterbauteil 91 gemäß dieser bevorzugten Ausführungsform ein Strombegrenzungsteil (das heißt der JFET 41) in einem Gebiet zwischen dem Kanalbildungsgebiet 12 (dem Wannengebiet 11) und dem Source-Gebiet 10 gebildet. Wenn der Kurzschlusszustand gesetzt ist, verengt der Strombegrenzungsteil den Strompfad. Wenn der Kurzschlusszustand zu dem Nichtkurzschlusszustand geschaltet wird, erweitert der Strombegrenzungsteil den Strompfad.
  • Dies ermöglicht es, den Kurzschlussstrom ID in dem Kurzschlusszustand zu reduzieren. Entsprechend kann Joulsche Wärme aufgrund der Kurzschlussspannung VD und des Kurzschlussstroms ID reduziert werden. Andererseits ist es in dem Nichtkurzschlusszustand möglich, weil die Fläche eines Strompfades kaum eingeengt wird, eine Zunahme des EIN-Widerstands aufgrund des Stromeingrenzungsteils zu unterdrücken. Daher ermöglicht dies, das Halbleiterbauteil 91 bereitzustellen, das eine Zunahme des EIN-Widerstands unterdrücken und eine hohe Kurzschlusstoleranz erzielen kann.
  • <Siebte bevorzugte Ausführungsform>
  • 24 ist eine Schnittansicht eines Halbleiterbauteils 92 gemäß der siebten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 92 gemäß dieser bevorzugten Ausführungsform ist ebenfalls eine Modifikation des Halbleiterbauteils 1 gemäß der ersten bevorzugten Ausführungsform (siehe 2A usw.). Die gleichen Bezugszeichen wie bei der ersten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 24 und eine Beschreibung davon wird ausgelassen.
  • Die oben beschriebene erste bevorzugte Ausführungsform hat den Fall exemplarisch gezeigt, in dem der Gate-Isolationsfilm 8 entlang der Innenwandoberfläche des Gate-Grabens 7 gebildet ist. Im Gegensatz dazu beinhaltet bei dem Halbleiterbauteil 92 gemäß dieser bevorzugten Ausführungsform, wie in 24 gezeigt, der Gate-Isolationsfilm 8 einen Dickfilmteil 8A in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 ist ein Teil, bei dem ein Teil des Gate-Isolationsfilms 8 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 bei dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 verdickt ist. Insbesondere ist der Dickfilmteil 8A des Gate-Isolationsfilms 8 ein Teil, bei dem ein Teil des Gate-Isolationsfilms 8 dicker als eine Dicke des verbleibenden Teils ist, sodass er sich von der Seitenoberfläche der Graben-Gate-Struktur 6 zu dem p-Typ-Fremdstoff-Gebiet 20 hin erstreckt.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 weist eine Dicke von 1,5 oder mehr Mal jener des verbleibenden Teils des Gate-Isolationsfilms 8 auf. Der Dickfilmteil 8A des Gate-Isolationsfilms 8 befindet sich in Kontakt mit dem p-Typ-Fremdstoff-Gebiet 20 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 kann sich in Kontakt mit dem n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 befinden. Der Dickfilmteil 8A des Gate-Isolationsfilms 8 kann über einen Grenzteil zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 gebildet sein. In diesem Fall kann sich der Dickfilmteil 8A des Gate-Isolationsfilms 8 in Kontakt mit dem n-Typ-Fremdstoff-Gebiet 21 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 befinden. Der Gate-Isolationsfilm 8 kann Siliciumoxid beinhalten.
  • Die obige Anordnung kann auch Effekte ähnlich jenen der oben beschriebenen ersten bevorzugten Ausführungsform erhalten.
  • <Achte bevorzugte Ausführungsform>
  • 25 ist eine Schnittansicht eines Halbleiterbauteils 93 gemäß der achten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 93 gemäß dieser bevorzugten Ausführungsform ist ebenfalls eine Modifikation des Halbleiterbauteils 51 gemäß der oben beschriebenen zweiten bevorzugten Ausführungsform (siehe 8). Die gleichen Bezugszeichen wie bei der oben beschriebenen zweiten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 25 und eine Beschreibung davon wird ausgelassen.
  • Die zweite bevorzugte Ausführungsform hat den Fall exemplarisch gezeigt, in dem der Gate-Isolationsfilm 8 entlang der Innenwandoberfläche des Gate-Grabens 7 gebildet ist. Im Gegensatz dazu beinhaltet bei dem Halbleiterbauteil 93 gemäß dieser bevorzugten Ausführungsform, wie in 25 gezeigt, der Gate-Isolationsfilm 8 einen Dickfilmteil 8A in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 ist ein Teil, bei dem ein Teil des Gate-Isolationsfilms 8 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 bei dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 verdickt ist. Insbesondere ist der Dickfilmteil 8A des Gate-Isolationsfilms 8 ein Teil, bei dem ein Teil des Gate-Isolationsfilms 8 dicker als eine Dicke des verbleibenden Teils ist, sodass er sich von der Seitenoberfläche der Graben-Gate-Struktur 6 zu dem p-Typ-Fremdstoff-Gebiet 20 hin erstreckt.
  • Der Dickfilmteil 8A das Gate-Isolationsfilms 8 weist eine Dicke von 1,5-mal oder mehr als jene des verbleibenden Teils des Gate-Isolationsfilms 8 auf. Der Dickfilmteil 8A des Gate-Isolationsfilms 8 befindet sich in Kontakt mit dem p-Typ-Fremdstoff-Gebiet 20 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 kann sich in Kontakt mit dem n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 befinden. Der Dickfilmteil 8A des Gate-Isolationsfilms 8 kann über einen Grenzteil zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 gebildet sein. In diesem Fall kann sich der Dickfilmteil 8A des Gate-Isolationsfilms 8 in Kontakt mit dem n-Typ-Fremdstoff-Gebiet 21 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 befinden. Der Gate-Isolationsfilm 8 kann Siliciumoxid beinhalten.
  • Die obige Anordnung kann auch Effekte ähnlich jenen der oben beschriebenen zweiten bevorzugten Ausführungsform erhalten.
  • <Neunte bevorzugte Ausführungsform>
  • 26 ist eine Schnittansicht eines Halbleiterbauteils 94 gemäß der neunten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 94 gemäß dieser bevorzugten Ausführungsform ist ebenfalls eine Modifikation des Halbleiterbauteils 61 gemäß der dritten bevorzugten Ausführungsform (siehe 11A usw.). Die gleichen Bezugszeichen wie bei der dritten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 26 und eine Beschreibung davon wird ausgelassen.
  • Die dritte bevorzugte Ausführungsform hat den Fall exemplarisch gezeigt, in dem der Gate-Isolationsfilm 8 entlang der Innenwandoberfläche des Gate-Grabens 7 gebildet ist. Im Gegensatz dazu beinhaltet bei dem Halbleiterbauteil 94 gemäß dieser bevorzugten Ausführungsform, wie in 26 gezeigt, der Gate-Isolationsfilm 8 einen Dickfilmteil 8A in dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 ist ein Teil, bei dem ein Teil des Gate-Isolationsfilms 8 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 bei dem Oberflächenschichtteil der epitaktischen SiC-Schicht 3 verdickt ist. Insbesondere ist der Dickfilmteil 8A des Gate-Isolationsfilms 8 ein Teil, bei dem ein Teil des Gate-Isolationsfilms 8 dicker als eine Dicke des verbleibenden Teils ist, sodass er sich von der Seitenoberfläche der Graben-Gate-Struktur 6 zu dem p-Typ-Fremdstoff-Gebiet 20 hin erstreckt.
  • Der Dickfilmteil 8A das Gate-Isolationsfilms 8 weist eine Dicke von 1,5-mal oder mehr als jene des verbleibenden Teils des Gate-Isolationsfilms 8 auf. Der Dickfilmteil 8A des Gate-Isolationsfilms 8 befindet sich in Kontakt mit dem p-Typ-Fremdstoff-Gebiet 20 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3.
  • Der Dickfilmteil 8A des Gate-Isolationsfilms 8 kann sich in Kontakt mit dem n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 befinden. Der Dickfilmteil 8A des Gate-Isolationsfilms 8 kann über einen Grenzteil zwischen dem p-Typ-Fremdstoff-Gebiet 20 und dem n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3 gebildet sein. In diesem Fall kann sich der Dickfilmteil 8A des Gate-Isolationsfilms 8 in Kontakt mit dem n-Typ-Fremdstoff-Gebiet 21 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 befinden. Der Gate-Isolationsfilm 8 kann Siliciumoxid beinhalten.
  • Die obige Anordnung kann auch Effekte ähnlich jenen der oben beschriebenen dritten bevorzugten Ausführungsform erhalten.
  • <Zehnte bevorzugte Ausführungsform>
  • 27 ist eine Schnittansicht eines Halbleiterbauteils 95 gemäß der zehnten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 95 gemäß dieser bevorzugten Ausführungsform ist ebenfalls eine Modifikation des Halbleiterbauteils 61 gemäß der oben beschriebenen dritten bevorzugten Ausführungsform (siehe 11A usw.). Die gleichen Bezugszeichen wie bei der dritten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 27 und eine Beschreibung davon wird ausgelassen.
  • Die dritte bevorzugte Ausführungsform hat den Fall exemplarisch gezeigt, bei dem das p-Typ-Fremdstoff-Gebiet 20 das gesamte Source-Gebiet 10 bedeckt. Im Gegensatz dazu ist bei dem Halbleiterbauteil 95, wie in 27 gezeigt, das Source-Gebiet 10 so gebildet, dass es von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 und der Innenoberfläche des Source-Grabens 63 aus freigelegt ist.
  • Das Source-Gebiet 10 befindet sich in Kontakt mit dem Wannengebiet 11 in der Tiefenrichtung der epitaktischen SiC-Schicht 3. Mit Bezug auf die Tiefenrichtung der epitaktischen SiC-Schicht 3 beträgt die Dicke TS des Source-Gebiets 10 zum Beispiel 0,1 µm oder mehr und 0,2 µm oder weniger (etwa 0,15 µm in diesem Fall).
  • Das Source-Gebiet 10 ist elektrisch mit der Source-Elektrode 32, die auf der vorderen Oberfläche der epitaktischen SiC-Schicht 3 gebildet ist, und dem Teil 32a der Source-Elektrode 32, der in dem Source-Graben 63 eingebettet ist, verbunden.
  • Das Mehrschichtgebiet 22 (das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21) befindet sich in Kontakt dem Source-Gebiet 10 in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3. Das p-Typ-Fremdstoff-Gebiet 20 ist von der vorderen Oberfläche der epitaktischen SiC-Schicht 3 freigelegt und befindet sich in Kontakt mit dem gesamten n-Typ-Fremdstoff-Gebiet 21 in der Tiefenrichtung der epitaktischen SiC-Schicht 3. Das p-Typ-Fremdstoff-Gebiet 20 und das n-Typ-Fremdstoff-Gebiet 21 sind so gebildet, dass sie beinahe gleiche Breiten Ln in der lateralen Richtung parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 aufweisen.
  • Die obige Anordnung kann auch Effekte ähnlich jenen der oben beschriebenen dritten bevorzugten Ausführungsform erhalten.
  • Gemäß dieser Anordnung ist es möglich, die Kontaktfläche der Source-Elektrode 32 mit Bezug auf das Source-Gebiet 10 zu erhöhen. Daher kann dies die Schalteigenschaften des MISFET 40 und die Schalteigenschaften des JFET 41 verbessern. Offensichtlich ist es möglich, die Struktur anzunehmen, bei der die in 27 gezeigte Anordnung mit der in 26 gezeigten Anordnung kombiniert ist, um zu bewirken, dass der Gate-Isolationsfilm 8 den Dickfilmteil 8A aufweist.
  • <Elfte bevorzugte Ausführungsform>
  • 28 ist eine Schnittansicht eines Halbleiterbauteils 96 gemäß der elften bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 96 gemäß dieser bevorzugten Ausführungsform weist eine Struktur auf, die durch Kombinieren des n-Typ-Fremdstoff-Gebiets 21 (siehe 8) des Halbleiterbauteils 51 gemäß der zweiten bevorzugten Ausführungsform und des Halbleiterbauteils 61 gemäß der oben beschriebenen dritten bevorzugten Ausführungsform (siehe 27) erhalten wird. Die gleichen Bezugszeichen wie bei der oben beschriebenen zweiten und dritten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 28 und eine Beschreibung davon wird ausgelassen.
  • Wie in 28 gezeigt, weist das n-Typ-Fremdstoff-Gebiet 21 den erweiterten Teil 21a auf, der sich in das Gebiet unterhalb des Source-Gebiets 10 erstreckt. Der Source-Gebiet 10 weist den Teil auf, der dem Wannengebiet 11 über den erweiterten Teil 21a des n-Typ-Fremdstoff-Gebiets 21 hinweg zugewandt ist.
  • Der erweiterte Teil 21a des n-Typ-Fremdstoff-Gebiets 21 kann in dem gesamten Gebiet unterhalb des Source-Gebiets 10 gebildet werden. Das heißt, das gesamte Source-Gebiet 10 kann dem Wannengebiet 11 über den erweiterten Teil 21a des n-Typ-Fremdstoff-Gebiets 21 hinweg zugewandt sein. Der erweiterte Teil 21a des n-Typ-Fremdstoff-Gebiets 21 kann sich in Kontakt mit der Graben-Source-Struktur 62 (dem Source-Graben 63) befinden.
  • Wie oben beschrieben, kann diese Anordnung auch Effekte ähnlich jenen aufweisen, die bei der oben beschriebenen zweiten und dritten bevorzugten Ausführungsform beschrieben sind.
  • <Zwölfte bevorzugte Ausführungsform>
  • 29 ist eine Schnittansicht eines Halbleiterbauteils 97 gemäß der zwölften bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 97 gemäß dieser bevorzugten Ausführungsform ist eine Modifikation des Halbleiterbauteils 61 gemäß der oben beschriebenen dritten bevorzugten Ausführungsform (siehe 11A usw.). Die gleichen Bezugszeichen wie bei der oben beschriebenen dritten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 29 und eine Beschreibung davon wird ausgelassen.
  • Die oben beschriebene dritte Ausführungsform hat den Fall exemplarisch gezeigt, bei dem die Graben-Source-Struktur 62 die Tiefe DST gleich der Tiefe DGT der Graben-Gate-Struktur 6 aufweist. Im Gegensatz dazu weist in dem Halbleiterbauteil 97 gemäß dieser bevorzugten Ausführungsform die Graben-Source-Struktur 62 die Tiefe DST größer als die Tiefe DGT der Graben-Gate-Struktur 6 auf.
  • Bei dieser bevorzugten Ausführungsform weist das Wannengebiet 11 nicht das oben beschriebene Source-Graben-Seitengebiet 65 auf. Jedoch kann das Wannengebiet 11 das Source-Graben-Seitengebiet 65 aufweisen.
  • 30 zeigt die Ergebnisse, die durch Simulieren des Drain-Stroms ID erhalten wurden, der zwischen der Drain-Elektrode 4 und der Source-Elektrode 32 durch Anlegen der Drain-Spannung VD im Bereich von 0 V bis 1000 V an die Drain-Elektrode 4 in dem in 29 gezeigten Halbleiterbauteil 97 fließt.
  • Unter Bezugnahme auf 30 repräsentiert die Ordinate den Drain-Strom ID [A/cm2] und repräsentiert die Abszisse die Drain-Spannung VD [V].
  • 30 zeigt eine Kurve L11 und eine Kurve L12. Die Kurve L11 repräsentiert die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD eines Halbleiterbauteils (der Einfachheit halber nachfolgend als „Halbleiterbauteil gemäß dem Referenzbeispiel“ bezeichnet) mit einer Struktur, die durch Weglassen des Mehrschichtgebiets 22 (des p-Typ-Fremdstoff-Gebiets 20 und des n-Typ-Fremdstoff-Gebiets 21) von der in 29 gezeigten Anordnung erhalten wird. Die Kurve L12 repräsentiert die Kennlinien des Drain-Stroms ID und der Drain-Spannung VD des Halbleiterbauteils 97 gemäß dieser bevorzugten Ausführungsform.
  • Unter Bezugnahme auf die Kurve L11 nimmt in dem Halbleiterbauteil gemäß dem Referenzbeispiel der Drain-Strom ID mit einer Zunahme der Drain-Spannung VD zu. Wenn die Drain-Spannung VD 100 V überschreitet, überschreitet der Drain-Strom ID 8000 A/cm2.
  • Andererseits wird unter Bezugnahme auf die Kurve L12 in dem Halbleiterbauteil 97 gemäß der bevorzugten Ausführungsform, wenn die Drain-Spannung VD 100 V überschreitet, der Drain-Strom ID innerhalb des Bereichs von 6000 A/cm2 oder mehr und weniger als 7000 A/cm2 gesättigt.
  • Wenn die Drain-Spannung VD 600 V beträgt, ist der Drain-Strom ID in dem Halbleiterbauteil 97 gemäß dieser bevorzugten Ausführungsform um etwa 45 % kleiner als der Drain-Strom ID in dem Halbleiterbauteil gemäß dem Referenzbeispiel. Des Weiteren gibt es kaum irgendeine Zunahme des EIN-Widerstands in dem Halbleiterbauteil 97 gemäß der bevorzugten Ausführungsform.
  • Wie oben beschrieben, ist es auch mit dieser Anordnung möglich, Effekte ähnlich jenen zu erhalten, die bei der dritten bevorzugten Ausführungsform beschrieben sind.
  • <Dreizehnte bevorzugte Ausführungsform>
  • 31 ist eine Schnittansicht eines Halbleiterbauteils 98 gemäß der dreizehnten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 98 gemäß dieser bevorzugten Ausführungsform ist eine Modifikation des Halbleiterbauteils 95 gemäß der zehnten bevorzugten Ausführungsform (siehe 27). Die gleichen Bezugszeichen wie bei der zehnten bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 31 und eine Beschreibung davon wird ausgelassen.
  • Die zehnte bevorzugte Ausführungsform hat den Fall exemplarisch gezeigt, bei dem die Graben-Source-Struktur 62 die Tiefe DST gleich der Tiefe DGT der Graben-Gate-Struktur 6 aufweist. Im Gegensatz dazu weist in dem Halbleiterbauteil 98 gemäß dieser bevorzugten Ausführungsform die Graben-Source-Struktur 62 die Tiefe DST größer als die Tiefe DGT der Graben-Gate-Struktur 6 auf.
  • Bei dieser bevorzugten Ausführungsform weist das Wannengebiet 11 nicht das oben beschriebene Source-Graben-Seitengebiet 65 auf. Das Wannengebiet 11 kann das oben beschriebene Source-Graben-Seitengebiet 65 aufweisen.
  • Wie oben beschrieben, ist es auch mit dieser Anordnung möglich, Effekte ähnlich jenen zu erhalten, die bei der oben beschriebenen zehnten bevorzugten Ausführungsform beschrieben sind.
  • <Vierzehnte bevorzugte Ausführungsform>
  • 32 ist eine Schnittansicht eines Halbleiterbauteils 99 gemäß der vierzehnten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 99 gemäß dieser bevorzugten Ausführungsform ist eine Modifikation des Halbleiterbauteils 96 gemäß der elften bevorzugten Ausführungsform (siehe 28). Die gleichen Bezugszeichen wie bei der elften bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 32 und eine Beschreibung davon wird ausgelassen.
  • Die elfte bevorzugte Ausführungsform hat den Fall exemplarisch gezeigt, bei dem die Graben-Source-Struktur 62 die Tiefe DST gleich der Tiefe DGT der Graben-Gate-Struktur 6 aufweist. Im Gegensatz dazu weist in dem Halbleiterbauteil 98 gemäß dieser bevorzugten Ausführungsform die Graben-Source-Struktur 62 die Tiefe DST größer als die Tiefe DGT der Graben-Gate-Struktur 6 auf.
  • Bei dieser bevorzugten Ausführungsform weist das Wannengebiet 11 nicht das oben beschriebene Source-Graben-Seitengebiet 65 auf. Jedoch kann das Wannengebiet 11 das oben beschriebene Source-Graben-Seitengebiet 65 aufweisen.
  • Wie oben beschrieben, ist es auch mit dieser Anordnung möglich, Effekte ähnlich jenen zu erhalten, die bei der elften bevorzugten Ausführungsform beschrieben sind.
  • <Fünfzehnte bevorzugte Ausführungsform>
  • 33 ist eine Schnittansicht eines Halbleiterbauteils 100 gemäß der fünfzehnten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Halbleiterbauteil 100 gemäß dieser bevorzugten Ausführungsform ist eine Kombination des Halbleiterbauteils 71 (siehe 14) gemäß der oben beschriebenen vierten bevorzugten Ausführungsform und der Graben-Source-Struktur 62 (siehe 29) des Halbleiterbauteils 97 gemäß der oben beschriebenen zwölften bevorzugten Ausführungsform. Die gleichen Bezugszeichen wie bei der vierten bevorzugten Ausführungsform und der zwölften bevorzugten Ausführungsform bezeichnen die gleichen Komponenten in 33 und eine Beschreibung davon wird ausgelassen.
  • Bei dieser bevorzugten Ausführungsform weist die Graben-Source-Struktur 62 die Tiefe DST größer als die Tiefe DGT der Graben-Gate-Struktur 6 auf. Jedoch kann die Graben-Source-Struktur 62 die Tiefe DST gleich der Tiefe DGT der Graben-Gate-Struktur 6, wie bei der oben beschriebenen dritten bevorzugten Ausführungsform, aufweisen.
  • Bei dieser bevorzugten Ausführungsform weist das Wannengebiet 11 nicht das oben beschriebene Source-Graben-Seitengebiet 65 auf. Jedoch kann das Wannengebiet 11 das Source-Graben-Seitengebiet 65, wie bei der dritten bevorzugten Ausführungsform, aufweisen.
  • Wie oben beschrieben, ist es auch mit dieser Anordnung möglich, Effekte ähnlich jenen zu erhalten, die bei der vierten bevorzugten Ausführungsform und der zwölften bevorzugten Ausführungsform, die oben beschrieben sind, beschrieben sind.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung oben beschrieben wurden, kann die vorliegende Erfindung auf andere Weisen ausgeführt werden.
  • Bei jeder Ausführungsform einschließlich der Graben-Gate-Strukturen 6 kann jeder Gate-Graben 7 in einer rechteckigen Form in einer Schnittansicht gebildet werden, die senkrecht zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist.
  • Bei jeder Ausführungsform einschließlich der Graben-Gate-Strukturen 6 kann jeder Gate-Graben 7 in einer sich verjüngenden Form in einer Schnittansicht gebildet werden, deren Öffnungsbreite allmählich entlang der Tiefenrichtung abnimmt.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Gate-Strukturen 6 kann der untere Teil jedes Gate-Grabens 7 so gebildet werden, dass er parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Gate-Strukturen 6 kann der untere Teil jedes Gate-Grabens 7 so gebildet werden, dass er von seiner Seitenoberfläche nach außen abgerundet ist.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Gate-Strukturen 6 können die Graben-Gate-Strukturen 6 in einer Gitterform in der Draufsicht gebildet werden. In diesem Fall werden die mehreren Graben-Gate-Strukturen 6, die sich in Bandformen entlang einer ersten Richtung erstrecken, und die mehreren Graben-Gate-Strukturen 6, die sich entlang der zweiten Richtung erstrecken, die die erste Richtung schneidet, integral gebildet.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Source-Strukturen 62 kann jeder Source-Graben 63 in einer rechteckigen Form in einer Schnittansicht gebildet werden, die beinahe senkrecht zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Source-Strukturen 62 kann jeder Source-Graben 63 in einer sich verjüngenden Form in einer Schnittansicht gebildet werden, deren Öffnungsbreite allmählich entlang der Tiefenrichtung abnimmt.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Source-Strukturen 62 kann der untere Teil jedes Source-Grabens 63 so gebildet werden, dass er parallel zu der vorderen Oberfläche der epitaktischen SiC-Schicht 3 ist.
  • Bei jeder bevorzugten Ausführungsform einschließlich der Graben-Source-Strukturen 62 kann der untere Teil jedes Source-Grabens 63 so gebildet werden, dass er von seiner Seitenoberfläche nach außen abgerundet ist.
  • Bei jeder oben beschriebenen bevorzugten Ausführungsform kann die Halbleiterschicht ein Si-Halbleitersubstrat einschließlich Si und eine epitaktische Si-Schicht einschließlich Si anstelle des SiC-Halbleitersubstrats 2 und der epitaktischen SiC-Schicht 3 beinhalten.
  • Jede oben beschriebene bevorzugte Ausführungsform kann eine Anordnung annehmen, bei der der Leitfähigkeitstyp jedes Halbleiterteils invertiert sein kann. Das heißt, jeder p-Typ-Teil kann zu einem n-Typ-Teil invertiert sein und jeder n-Typ-Teil kann zu einem p-Typ-Teil invertiert sein.
  • Bei jeder oben beschriebenen bevorzugten Ausführungsform kann ein Bipolartransistor mit isoliertem Gate (IGBT: Insulated Gate Bipolar Transistor) anstelle des MISFET 40 verwendet werden, indem ein p+-Typ-SiC-Halbleitersubstrat 2 anstelle des n+-Typ-SiC-Halbleitersubstrats 2 angenommen wird.
  • In diesem Fall wird „Source“ des MISFET 40 als mit „Emitter“ des IGBT ersetzt angenommen. Und „Drain“ des MISFET 40 wird als mit „Kollektor“ des IGBT ersetzt angenommen. Folglich werden die Drain-Elektrode 4 und das Drain-Gebiet 5 des MISFET 40 mit der Kollektorelektrode und dem Kollektorgebiet des IGBT ersetzt. Des Weiteren werden die Source-Elektrode 32 und das Source-Gebiet 10 des MISFET 40 mit der Emitterelektrode und dem Emittergebiet des IGBT ersetzt.
  • Es ist auch möglich, eine Anordnung anzunehmen, die durch selektives Kombinieren der Anordnungen gemäß den jeweiligen bevorzugten Ausführungsformen erhalten wird. Obwohl die vierte Ausführungsform den Fall exemplarisch gezeigt hat, bei dem der Oberflächenisolationsfilm 73 so gebildet ist, dass die Gate-Elektrode 9 bedeckt wird, kann zum Beispiel der Oberflächenisolationsfilm 73 anstelle des oben beschriebenen Oberflächenisolationsfilms 30 bei jeder der ersten bis dritten bevorzugten Ausführungsform verwendet werden.
  • Die Halbleiterbauteile 1, 51, 61, 71, 81, 91, 92, 93, 94, 95, 96, 97, 98, 99 und 100 gemäß den jeweiligen oben beschriebenen bevorzugten Ausführungsformen können in Leistungsmodule integriert werden, die zum Beispiel für Wechselrichterschaltkreise zum Ansteuern von Elektromotoren verwendet werden, die als Leistungsquellen von Fahrzeugen (einschließlich Elektrofahrzeugen), elektrischen Zügen, Industrierobotern, Klimaanlagen, Luftkompressoren, elektrischen Ventilatoren, Staubsaugern, Trocknern, Kühlschänken usw. verwendet werden.
  • Die Halbleiterbauteile 1, 51, 61, 71, 81, 91, 92, 93, 94, 95, 96, 97, 98, 99 und 100 gemäß den jeweiligen oben beschriebenen bevorzugten Ausführungsformen können auch in Schaltkreismodule als Komponenten von Analogsteuerungsleistungsversorgungen, Digitalsteuerungsleistungsversorgungen usw. sowie als Leistungsmodule integriert werden, die für die Wechselrichterschaltkreise von Leistungserzeugungsausrüstung, wie etwa Solarzellen und Windkraftgeneratoren, verwendet werden.
  • Des Weiteren können verschiedene Gestaltungsänderungen innerhalb des Schutzumfangs der in den Ansprüchen beschriebenen Gegenstände vorgenommen werden.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung Nr. 2016-008834 , eingereicht beim japanischen Patentamt am 20. Januar 2016, und die gesamte Offenbarung der Anmeldung ist hiermit durch Bezugnahme aufgenommen.
  • Während die bevorzugten Ausführungsformen der vorliegenden Erfindung oben beschrieben wurden, versteht es sich, dass Variationen und Modifikationen für einen Fachmann ersichtlich sind, ohne den Schutzumfang und die Idee der vorliegenden Erfindung zu verlassen. Der Schutzumfang der vorliegenden Erfindung ist daher einzig durch die folgenden Ansprüche zu bestimmen.
  • Bezugszeichenliste
    • 1:
    Halbleiterbauteil
    2:
    SiC-Halbleitersubstrat
    3:
    Epitaktische SiC-Schicht
    6:
    Graben-Gate-Struktur
    7:
    Gate-Graben
    8:
    Gate-Isolationsfilm
    9:
    Gate-Elektrode
    10:
    Source-Gebiet
    11:
    Wannengebiet
    12:
    Kanalbildungsgebiet
    20:
    p-Typ-Fremdstoff-Gebiet
    21:
    n-Typ-Fremdstoff-Gebiet
    21a:
    Erweiterter Teil
    22:
    Mehrschichtgebiet
    32:
    Source-Elektrode
    40:
    MISFET
    41:
    JFET
    51:
    Halbleiterbauteil
    61:
    Halbleiterbauteil
    62:
    Graben-Source-Struktur
    63:
    Source-Graben
    71:
    Halbleiterbauteil
    72:
    n-Typ-Fremdstoff-Gebiet
    81:
    Halbleiterbauteil
    82:
    n-Typ-Fremdstoff-Gebiet
    82a:
    Erweiterter Teil
    83:
    p-Typ-Fremdstoff-Gebiet
    84:
    Mehrschichtgebiet
    91:
    Halbleiterbauteil
    92:
    Halbleiterbauteil
    93:
    Halbleiterbauteil
    94:
    Halbleiterbauteil
    95:
    Halbleiterbauteil
    96:
    Halbleiterbauteil
    97:
    Halbleiterbauteil
    98:
    Halbleiterbauteil
    99:
    Halbleiterbauteil
    100:
    Halbleiterbauteil
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
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    • JP 2016008834 [0344]

Claims (22)

  1. Halbleiterbauteil, das Folgendes aufweist: eine Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; eine Graben-Gate-Struktur, die einen Gate-Graben, der in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und eine Gate-Elektrode, die in dem Gate-Graben eingebettet ist, beinhaltet, wobei ein Isolationsfilm zwischen dem Gate-Graben und der Gate-Elektrode dazwischenliegt; ein Source-Gebiet des ersten Leitfähigkeitstyps, das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht bei einer Seite der Graben-Gate-Struktur gebildet ist; ein Wannengebiet eines zweiten Leitfähigkeitstyps, das in einem Gebiet bei einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet entlang der Graben-Gate-Struktur bei einer Seite der Graben-Gate-Struktur gebildet ist und einen Kanal beinhaltet, der in einem Teil entlang der Graben-Gate-Struktur gebildet ist; und ein Mehrschichtgebiet, das in einem Gebiet zwischen der Graben-Gate-Struktur und dem Source-Gebiet in der Halbleiterschicht gebildet ist, wobei das Mehrschichtgebiet ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps, das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und ein Fremdstoffgebiet des ersten Leitfähigkeitstyps, das in einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Fremdstoffgebiet des zweiten Leitfähigkeitstyps gebildet ist, beinhaltet.
  2. Halbleiterbauteil nach Anspruch 1, wobei sich das Fremdstoffgebiet des zweiten Leitfähigkeitstyps in Kontakt mit der Graben-Gate-Struktur befindet.
  3. Halbleiterbauteil nach Anspruch 1 oder 2, wobei das Source-Gebiet mit dem Wannengebiet verbunden ist, das Fremdstoffgebiet des zweiten Leitfähigkeitstyps mit dem Source-Gebiet in einer lateralen Richtung parallel zu der ersten Hauptoberfläche der Halbleiterschicht verbunden ist, und das Fremdstoffgebiet des ersten Leitfähigkeitstyps mit dem Source-Gebiet in der lateralen Richtung parallel zu der ersten Hauptoberfläche der Halbleiterschicht verbunden ist.
  4. Halbleiterbauteil nach Anspruch 1 oder 2, wobei das Fremdstoffgebiet des ersten Leitfähigkeitstyps einen erweiterten Teil aufweist, der sich in ein Gebiet unterhalb des Source-Gebiets erstreckt.
  5. Halbleiterbauteil nach einem der Ansprüche 1 bis 4, das ferner eine Source-Elektrode aufweist, die bei der ersten Hauptoberfläche der Halbleiterschicht gebildet ist und elektrisch mit dem Source-Gebiet und dem Fremdstoffgebiet des zweiten Leitfähigkeitstyps verbunden ist.
  6. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, wobei das Source-Gebiet von der ersten Hauptoberfläche der Halbleiterschicht freigelegt ist, und das Fremdstoffgebiet des zweiten Leitfähigkeitstyps von der ersten Hauptoberfläche der Halbleiterschicht freigelegt ist.
  7. Halbleiterbauteil nach einem der Ansprüche 1 bis 4, das ferner eine Graben-Source-Struktur aufweist, die einen Source-Graben, der in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht von der Graben-Gate-Struktur beabstandet gebildet ist, und eine Source-Elektrode, die in dem Source-Graben eingebettet ist, beinhaltet, wobei sich das Source-Gebiet in Kontakt mit der Graben-Source-Struktur befindet.
  8. Halbleiterbauteil nach Anspruch 7, wobei das Fremdstoffgebiet des zweiten Leitfähigkeitstyps das Source-Gebiet bedeckt.
  9. Halbleiterbauteil nach einem der Ansprüche 1 bis 8, wobei ein Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET) einschließlich der Halbleiterschicht, der Graben-Gate-Struktur und des Mehrschichtgebiets gebildet ist, und ein Sperrschicht-Feldeffekttransistor (JFET) einschließlich des Source-Gebiets, des Wannengebiets und des Mehrschichtgebiets gebildet ist.
  10. Halbleiterbauteil nach Anspruch 9, wobei das Fremdstoffgebiet des zweiten Leitfähigkeitstyps ein Gate des JFET bildet und auf das gleiche Potential wie ein Potential des Wannengebiets gelegt ist.
  11. Halbleiterbauteil nach einem der Ansprüche 1 bis 10, wobei sich die Graben-Gate-Struktur in einer Bandform erstreckt.
  12. Halbleiterbauteil nach einem der Ansprüche 1 bis 10, wobei sich die mehreren Graben-Gate-Strukturen in Bandformen entlang der gleichen Richtung erstrecken und in Intervallen gebildet sind.
  13. Halbleiterbauteil nach einem der Ansprüche 1 bis 12, wobei das Mehrschichtgebiet selektiv einen Teil ohne das Fremdstoffgebiet des ersten Leitfähigkeitstyps beinhaltet.
  14. Halbleiterbauteil nach einem der Ansprüche 1 bis 12, wobei das Mehrschichtgebiet einen Teil mit dem Fremdstoffgebiet des ersten Leitfähigkeitstyps und einen Teil ohne das Fremdstoffgebiet des ersten Leitfähigkeitstyps beinhaltet.
  15. Halbleiterbauteil nach einem der Ansprüche 1 bis 14, das ferner eine Drain-Elektrode aufweist, die mit der zweiten Hauptoberfläche der Halbleiterschicht verbunden ist.
  16. Halbleiterbauteil nach einem der Ansprüche 1 bis 15, wobei die Halbleiterschicht ein Halbleitersubstrat und eine epitaktische Schicht, die auf dem Halbleitersubstrat gebildet ist, beinhaltet.
  17. Halbleiterbauteil nach einem der Ansprüche 1 bis 15, wobei die Halbleiterschicht ein SiC-Halbleitersubstrat und eine epitaktische SiC-Schicht, die auf dem SiC-Halbleitersubstrat gebildet ist, beinhaltet.
  18. Halbleiterbauteil, das Folgendes aufweist: eine Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; eine Graben-Gate-Struktur, die einen Gate-Graben, der in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, und eine Gate-Elektrode, die in dem Gate-Graben eingebettet ist, beinhaltet, wobei ein Isolationsfilm zwischen dem Gate-Graben und der Gate-Elektrode dazwischenliegt; ein Source-Gebiet des ersten Leitfähigkeitstyps, das in dem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht bei einer Seite der Graben-Gate-Struktur gebildet ist; ein Wannengebiet eines zweiten Leitfähigkeitstyps, das in einem Gebiet bei einer Seite der zweiten Hauptoberfläche der Halbleiterschicht mit Bezug auf das Source-Gebiet entlang der Graben-Gate-Struktur bei einer Seite der Graben-Gate-Struktur gebildet ist und einen Kanal beinhaltet, der in einem Teil entlang der Graben-Gate-Struktur gebildet ist; ein Fremdstoffgebiet des ersten Leitfähigkeitstyps, das in einem Gebiet zwischen der Graben-Gate-Struktur und dem Source-Gebiet in der Halbleiterschicht gebildet ist, so dass es von der ersten Hauptoberfläche der Halbleiterschicht freigelegt ist und elektrisch mit dem Wannengebiet verbunden ist, und eine Source-Elektrode, die bei der ersten Hauptoberfläche der Halbleiterschicht gebildet ist und elektrisch mit dem Source-Gebiet und dem Fremdstoffgebiet des ersten Leitfähigkeitstyps verbunden ist, wobei die Source-Elektrode einen Schottky-Übergang mit dem Fremdstoffgebiet des ersten Leitfähigkeitstyps bildet.
  19. Halbleiterbauteil nach Anspruch 18, wobei die Source-Elektrode einen ohmschen Übergang mit dem Source-Gebiet bildet.
  20. Halbleiterbauteil, das Folgendes aufweist: eine Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche; ein Wannengebiet eines zweiten Leitfähigkeitstyps, das in einem Oberflächenschichtteil der ersten Hauptoberfläche der Halbleiterschicht gebildet ist; ein Source-Gebiet des ersten Leitfähigkeitstyps, das in einem Oberflächenschichtteil des Wannengebiets gebildet ist, der von einem peripheren Rand des Wannengebiets beabstandet ist; eine Gate-Elektrode, die auf einem Isolationsfilm bei der ersten Hauptoberfläche der Halbleiterschicht gebildet ist, so dass sie einem Kanal zwischen dem peripheren Rand des Wannengebiets und einem peripheren Rand des Source-Gebiets zugewandt ist; und ein Mehrschichtgebiet, das in einem Gebiet zwischen dem Kanal und dem Source-Gebiet in einem Oberflächenschichtteil des Wannengebiets gebildet ist, wobei das Mehrschichtgebiet ein Fremdstoffgebiet des ersten Leitfähigkeitstyps, das in dem Oberflächenschichtteil des Wannengebiets gebildet ist, und ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps, das in dem Oberflächenschichtteil des Fremdstoffgebiets des ersten Leitfähigkeitstyps gebildet ist, aufweist.
  21. Halbleiterbauteil nach Anspruch 20, wobei das Source-Gebiet mit dem Wannengebiet verbunden ist, das Fremdstoffgebiet des ersten Leitfähigkeitstyps mit dem Source-Gebiet in einer lateralen Richtung parallel zu der ersten Hauptoberfläche der Halbleiterschicht verbunden ist, und das Fremdstoffgebiet des zweiten Leitfähigkeitstyps mit dem Source-Gebiet in der lateralen Richtung parallel zu der ersten Hauptoberfläche der Halbleiterschicht verbunden ist.
  22. Halbleiterbauteil nach Anspruch 20, wobei das Fremdstoffgebiet des ersten Leitfähigkeitstyps einen erweiterten Teil aufweist, der sich in ein Gebiet unterhalb des Source-Gebiets erstreckt.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
JP6913594B2 (ja) * 2017-10-05 2021-08-04 株式会社東芝 半導体装置
JP7102948B2 (ja) * 2017-10-26 2022-07-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN111512448B (zh) * 2017-12-21 2023-04-28 三菱电机株式会社 半导体装置
JP7326725B2 (ja) * 2018-11-08 2023-08-16 富士電機株式会社 半導体装置
WO2020162620A1 (ja) * 2019-02-07 2020-08-13 ローム株式会社 半導体装置
US20220069088A1 (en) * 2019-05-22 2022-03-03 Rohm Co., Ltd. SiC SEMICONDUCTOR DEVICE
CN112447846A (zh) * 2019-09-05 2021-03-05 比亚迪半导体股份有限公司 沟槽型mos场效应晶体管及方法、电子设备
JP2021044517A (ja) 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11404370B2 (en) * 2019-11-27 2022-08-02 Infineon Technologies Ag Failure structure in semiconductor device
US11088254B2 (en) * 2020-01-10 2021-08-10 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
JP7443853B2 (ja) 2020-03-17 2024-03-06 富士電機株式会社 炭化珪素半導体装置
CN113690301B (zh) * 2020-05-18 2024-01-26 华润微电子（重庆）有限公司 半导体器件及其制备方法
DE112021006600T5 (de) * 2020-12-23 2023-10-12 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
EP4123722B1 (de) * 2021-07-20 2024-04-03 Hitachi Energy Ltd Leistungshalbleiterbauelement
CN114496761B (zh) * 2022-04-06 2022-06-17 泰科天润半导体科技（北京）有限公司 一种圆形栅纵向mosfet功率器件的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011159797A (ja) 2010-02-01 2011-08-18 Mitsubishi Electric Corp 半導体装置
JP2016008834A (ja) 2014-06-23 2016-01-18 株式会社ネオナイト 木材用放射能汚染測定装置及び木材用放射能汚染測定システム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131004A (ja) 1993-06-23 1995-05-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US6445037B1 (en) * 2000-09-28 2002-09-03 General Semiconductor, Inc. Trench DMOS transistor having lightly doped source structure
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
DE102006053145B4 (de) * 2005-11-14 2014-07-10 Denso Corporation Halbleitervorrichtung mit Trennungsbereich
JP2006086549A (ja) 2005-12-12 2006-03-30 Nissan Motor Co Ltd 電界効果トランジスタ及びその製造方法
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9184286B2 (en) * 2011-02-02 2015-11-10 Rohm Co., Ltd. Semiconductor device having a breakdown voltage holding region
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
JP6088401B2 (ja) 2013-11-08 2017-03-01 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6238000B2 (ja) * 2013-12-06 2017-11-29 株式会社システック 自己膨らみ折り畳み型エアマット
JP6514035B2 (ja) 2015-05-27 2019-05-15 株式会社豊田中央研究所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011159797A (ja) 2010-02-01 2011-08-18 Mitsubishi Electric Corp 半導体装置
JP2016008834A (ja) 2014-06-23 2016-01-18 株式会社ネオナイト 木材用放射能汚染測定装置及び木材用放射能汚染測定システム

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