DE112016007257T5 - Siliziumcarbid-Halbleitervorrichtung - Google Patents

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    • H01L2224/0601—Structure
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Abstract

Eine Siliziumcarbid-Halbleitervorrichtung in der vorliegenden Erfindung enthält das Folgende: einen dritten Störstellenbereich, der einen zweiten Leitfähigkeitstyp aufweist und in einem äußeren Peripheriebereich angeordnet ist, der die äußere Peripherie eines Zellenanordnungsbereichs ist, worin eine Einheitszelle angeordnet ist; einen Feld-Isolierfilm, der in dem äußeren Peripheriebereich angeordnet ist und dicker als ein Gate-Isolierfilm ist; einen Zwischenschicht-Isolierfilm, der auf dem Feld-Isolierfilm, einer Gateelektrode und dem Gate-Isolierfilm angeordnet ist; eine erste Hauptelektrode, die auf dem Zwischenschicht-Isolierfilm angeordnet ist; und einen Gatedraht und ein Gatepad, die über die auf dem Feld-Isolierfilm angeordnete Gateelektrode miteinander elektrisch verbunden sind. Der dritte Störstellenbereich enthält einen vierten Störstellenbereich, der den zweiten Leitfähigkeitstyp aufweist, in der oberen Schicht des dritten Störstellenbereichs selektiv angeordnet ist und eine höhere Störstellenkonzentration als der dritte Störstellenbereich aufweist. Der Gatedraht und das Gatepad sind im äußeren Peripheriebereich angeordnet. Der vierte Störstellenbereich ist dem Zellenanordnungsbereich benachbart, umgibt zumindest einen Bereich unter dem Gatepad und ist mit der ersten Hauptelektrode elektrisch verbunden.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf Siliziumcarbid-Halbleitervorrichtungen.
  • Stand der Technik
  • Patentdokument 1 offenbart eine Leistungs-Halbleitervorrichtung, die einen dielektrischen Durchbruch zwischen einer Gateelektrode und einer Sourceelektrode unterdrückt, während ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) schaltet. Ein Ändern einer Spannung, die an das Gate (Gatepad) des MOSFET angelegt wird, so dass der MOSFET von EIN auf AUS schaltet, erhöht abrupt eine Spannung, die an den Drain (die Drainelektrode) des MOSFET angelegt wird, von im Wesentlichen null Volt auf einige hundert Volt. Wie durch einen Pfeil in 7 angegeben ist, bewirkt der Spannungsanstieg, dass ein Verschiebungsstrom durch Verunreinigungs- bzw. Störstellenbereiche sowohl des p-Typs als auch des n-Typs fließt, was folglich eine Potentialdifferenz unter dem Gatepad erzeugt. Das Patentdokument 1 beschreibt ein elektrisches Verbinden eines zweiten Wannenbereichs mit einem Sourcepad über ein zweites Wannenkontaktloch, das den zweiten Wannenbereich innerhalb einer Driftschicht unterhalb des Gatepad erreicht, um somit den Verschiebungsstrom, der durch den zweiten Wannenbereich fließt, in das Sourcepad einzuspeisen.
  • Das zweite Wannenkontaktloch kann die Potentialdifferenz unter dem Gatepad unterdrücken. Für ein großes Gatepad oder für ein schnelles Schalten kann jedoch das zweite Wannenkontaktloch die Potentialdifferenz nicht ausreichend unterdrücken, was folglich möglicherweise den dielektrischen Durchbruch eines Isolierfilms unter dem Gatepad zur Folge hat.
  • Dokumente nach dem Stand der Technik
  • Patentdokumente
  • Patentdokument 1: offengelegte japanische Patentanmeldung Nr. 2012-109602
  • Zusammenfassung
  • Durch die Erfindung zu lösendes Problem
  • Eine Halbleitervorrichtung, die einen Halbleiter mit breiter Bandlücke nutzt, insbesondere eine Siliziumcarbid-Halbleitervorrichtung, enthält einen Bereich vom p-Typ unter einem Gatepad, wobei der Bereich vom p-Typ gewöhnlich durch eine Implantation von Aluminium-(Al-) oder Bor-(B-)lonen gebildet wird. AI oder B weist, wenn es in Siliziumcarbid injiziert wird, ein tiefes Störstellenniveau auf; außerdem ist die Heilung eines aus einer Ionenimplantation resultierenden Defekts schwierig. Aus diesem Grund ist die Dosis von AI oder B schwer zu erhöhen. Außerdem weist ein Bereich vom p-Typ einer Siliziumcarbid-Halbleitervorrichtung einen größeren Widerstandswert als ein Bereich vom p-Typ einer Silizium-(Si-)Halbleitervorrichtung auf. Schlechthin hat die Siliziumcarbid-Halbleitervorrichtung tendenziell den dielektrischen Durchbruch des Isolierfilms unter dem Gatepad zur Folge, wenn man sie der Si-Halbleitervorrichtung vergleicht.
  • Um dieses Problem zu lösen, ist es eine Aufgabe der vorliegenden Erfindung, eine Siliziumcarbid-Halbleitervorrichtung vorzusehen, die den dielektrischen Durchbruch eines Isolierfilms unter einem Gatepad unterdrückt.
  • Mittel, um das Problem zu lösen
  • Eine Siliziumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst das Folgende: ein Halbleitersubstrat aus Siliziumcarbid; einen ersten Störstellenbereich, der einen zweiten Leitfähigkeitstyp aufweist und in der oberen Schicht der Halbleiterschicht selektiv angeordnet ist; einen zweiten Störstellenbereich, der den ersten Leitfähigkeitstyp aufweist und in der oberen Schicht des ersten Störstellenbereichs selektiv angeordnet ist; einen Gate-Isolierfilm, der so vorgesehen ist, dass er mit dem zweiten Störstellenbereich, dem ersten Störstellenbereich und der Halbleiterschicht durchgehend in Kontakt ist; eine Gateelektrode, die in einer Position angeordnet ist, die dem zweiten Störstellenbereich, dem ersten Störstellenbereich und der Halbleiterschicht über zumindest den Gate-Isolierfilm gegenüberliegt; einen dritten Störstellenbereich, der den zweiten Leitfähigkeitstyp aufweist, wobei der dritte Störstellenbereich in der oberen Schicht der Halbleiterschicht in einem äußeren Peripheriebereich angeordnet ist, der die äußere Peripherie eines Zellenanordnungsbereichs ist, in welchem eine Einheitszelle, die die ersten und zweiten Störstellenbereiche enthält, angeordnet ist; einen Feld-Isolierfilm, der auf der Halbleiterschicht in dem äußeren Peripheriebereich angeordnet ist und dicker als der Gate-Isolierfilm ist; einen Zwischenschicht-Isolierfilm, der auf dem Feld-Isolierfilm, der Gateelektrode und dem Gate-Isolierfilm angeordnet ist; eine erste Hauptelektrode, die auf dem Zwischenschicht-Isolierfilm angeordnet ist; eine zweite Hauptelektrode, die über das Halbleitersubstrat von der Halbleiterschicht angeordnet ist; und einen Gatedraht und ein Gatepad, die über die auf dem Feld-Isolierfilm angeordnete Gateelektrode miteinander elektrisch verbunden sind. Der dritte Störstellenbereich umfasst einen vierten Störstellenbereich, der den zweiten Leitfähigkeitstyp aufweist, selektiv in der oberen Schicht des dritten Störstellenbereichs angeordnet ist und eine höhere Störstellenkonzentration als der dritte Störstellenbereich aufweist. Der Gatedraht und das Gatepad sind im äußeren Peripheriebereich angeordnet. Der vierte Störstellenbereich ist so vorgesehen, dass er dem Zellenanordnungsbereich benachbart ist und zumindest einen Bereich unter dem Gatepad umgibt, und ist mit der ersten Hauptelektrode elektrisch verbunden.
  • Effekte der Erfindung
  • Die vorliegende Erfindung unterdrückt den dielektrischen Durchbruch des Isolierfilms unter dem Gatepad.
  • Figurenliste
    • 1 ist eine Draufsicht der Konfiguration der oberen Oberfläche einer Siliziumcarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine partielle vergrößerte Ansicht der Konfiguration der oberen Oberfläche der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 3 ist eine Querschnittsansicht der Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 4 ist eine Querschnittsansicht der Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Ausführungsform.
    • 5 ist eine Draufsicht der Form eines Störstellenbereichs der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 6 ist eine Draufsicht der Form einer Gateelektrode der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 7 ist ein Diagramm, das Intervalle zwischen Wannenkontaktlöchern veranschaulicht.
    • 8 ist eine partielle vergrößerte Ansicht der Konfiguration der oberen Oberfläche einer Siliziumcarbid-Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform.
    • 9 ist eine Querschnittsansicht der Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der Modifikation der ersten Ausführungsform.
    • 10 ist eine Querschnittsansicht der Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der Modifikation der ersten Ausführungsform.
    • 11 ist eine partielle vergrößerte Ansicht der Konfiguration der oberen Oberfläche einer Siliziumcarbid-Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform.
    • 12 ist eine Querschnittsansicht eines Prozessschritts beim Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 13 ist eine Querschnittsansicht eines Prozessschritts beim Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 14 ist eine Querschnittsansicht eines Prozessschritts beim Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 15 ist eine Querschnittsansicht eines Prozessschritts beim Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 16 ist eine Querschnittsansicht eines Prozessschritts beim Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 17 ist eine Querschnittsansicht der Konfiguration einer Siliziumcarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
    • 18 ist eine Draufsicht der Form eines Störstellenbereichs der Siliziumcarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
    • 19 ist eine Draufsicht der Konfiguration der oberen Oberfläche einer Siliziumcarbid-Halbleitervorrichtung für einen Vergleich mit der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 20 ist eine partielle vergrößerte Ansicht der Konfiguration der oberen Oberfläche einer Siliziumcarbid-Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
    • 21 ist eine Draufsicht der Form einer Gateelektrode der Siliziumcarbid-Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung.
    • 22 ist eine Querschnittsansicht eines IGBT, auf den die vorliegende Erfindung angewendet wird.
  • Beschreibung der Ausführungsform(en)
  • <Bemerkung>
  • Schon lange wird der Betriff „MOS“ in einer Struktur verwendet, in der ein Metall, ein Oxid und ein Halbleiter miteinander verbunden sind, und ist eine Abkürzung für einen „Metall-Oxid-Halbleiter“. Im Hinblick auf die Integration der letzten Jahre, der Verbesserung bei den Fertigungsprozessen und andere Dinge enthält ein Feldeffekttransistor mit einer MOS-Struktur (worauf im Folgenden einfach als ein „MOS-Transistor“ verwiesen wird) insbesondere einen Gate-Isolierfilm und eine Gateelektrode, die aus einem verbesserten Material bestehen.
  • Beispielsweise enthält der MOS-Transistor eine Gateelektrode aus polykristallinem Silizium statt aus Metall, um dessen Source und Drain in einer selbstjustierenden Art und Weise auszubilden. Um elektrische Eigenschaften zu verbessern, besteht außerdem der Gate-Isolierfilm aus einem Material mit hoher Permittivität, das nicht immer auf ein Oxid beschränkt ist.
  • Schlechthin wird der Begriff „MOS“ nicht immer in nur einer gestapelten Struktur aus einem Metall, einem Oxid und einem Halbleiter verwendet. Folglich nutzt die Beschreibung diesen Begriff nicht auf der Basis solch einer Einschränkung. Das heißt, im Hinblick auf ein allgemeines technisches Verständnis ist der Begriff „MOS“ hierin nicht nur eine Abkürzung für dessen Etymologie, sondern meint auch in weitem Sinne eine gestapelte Struktur eines elektrischen Leiters, eines Isolators und eines Halbleiters.
  • Es wird auf Leitfähigkeitstypen einer Verunreinigung bzw. Störstelle verwiesen. In der folgenden Beschreibung ist n-Typ im Allgemeinen als ein „erster Leitfähigkeitstyp“ und p-Typ als „ein zweiter Leitfähigkeitstyp“ definiert. Diese Definitionen sind reversibel.
  • In der folgenden Beschreibung meint die Formulierung „A und B sind miteinander elektrisch verbunden“, dass ein Strom zwischen einer Komponente A und einer Komponente B fließt.
  • <Erste Ausführungsform>
  • <Vorrichtungskonfiguration>
  • 1 ist eine schematische Draufsicht der Konfiguration der oberen Oberfläche einer Siliziumcarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Konkreter ist 1 eine schematische Draufsicht der Konfiguration der oberen Oberfläche eines Feldeffekttransistors (Siliziumcarbid-MOSFET) 100, der auf einem SiC-Substrat angeordnet ist und eine MOS-Struktur aufweist. Obgleich der Siliziumcarbid-MOSFET 100 ein MOSFET mit planarem Gate ist, ist die vorliegende Erfindung auf jeden beliebigen Typ eines MOSFET anwendbar. Darüber hinaus kann die vorliegende Erfindung neben einem SiC-Halbleiter auf einen Si-Halbleiter angewendet werden. Die vorliegende Erfindung ist effektiv, insbesondere wenn sie auf eine Halbleitervorrichtung angewendet wird, die einen Halbleiter mit breiter Bandlücke aus zum Beispiel Galliumnitrid (GaN) oder Diamant © enthält.
  • Wie in 1 veranschaulicht ist, ist der Siliziumcarbid-MOSFET 100 in der Außenform viereckig und weist entlang seinem Außenrand einen Gatedraht 12 auf. Außerdem weist der Siliziumcarbid-MOSFET 100 eine mit einem viereckigen Gatepad 11 versehene Ecke auf.
  • Eine Sourceelektrode 10 (erste Hauptelektrode) ist im größten Teil einer Hauptoberfläche des Siliziumcarbid-MOSFET 100 mit Ausnahme von den Stellen angeordnet, wo das Gatepad 11 und der Gatedraht angeordnet sind. Das Gatepad 11 ist eine von der Sourceelektrode 10 umgebene Insel. Ein Teil der Sourceelektrode 10 erstreckt sich entlang zwei der vier Seiten des Gatepad 11 an einer Ecke des Siliziumcarbid-MOSFET 100. Dieser Teil wird Sourcedraht 13 genannt.
  • Unter der Sourceelektrode 10 ist ein Zellenanordnungsbereich angeordnet, in welchem eine Vielzahl von Strukturen minimaler Einheiten des MOS, „Einheitszellen“ genannt, angeordnet ist. Die Einheitszellen weisen jeweils eine (nicht dargestellte) Gateelektrode auf, die über den Gatedraht 12 mit einer Gatespannung versorgt wird, die von einer (nicht dargestellten) externen Steuerschaltung an das Gatepad 11 angelegt wird.
  • Verschiedene MOSFETs weisen verschiedene Gatepads 11 im Hinblick auf Position und Anzahl auf, weisen verschiedene Gatedrähte 12 im Hinblick auf die Form auf und weisen verschiedene Sourceelektroden 10 im Hinblick auf Form und Anzahl auf. Wenngleich die vorliegende Erfindung auf jede beliebige Form anwendbar ist, muss der Gatedraht 12 entlang irgendeiner der Seiten des Gatepad 11 angeordnet sein, die in Draufsicht dem Zellenanordnungsbereich nicht gegenüberliegt.
  • 2 ist eine vergrößerte Ansicht eines Bereichs „A“ in 1. Wie in 2 veranschaulicht ist, ist eine Vielzahl von Wannenkontaktlöchern 21 unter dem Sourcedraht 13 und der Sourceelektrode 10 entlang den vier Seiten des Gatepad 11 angeordnet. Die Wannenkontaktlöcher 21 umgeben das Gatepad 11. Überdies sind die Wannenkontaktlöcher 21 nicht nur um das Gatepad 11, sondern auch entlang dem äußeren Rand der Sourceelektrode 10 so angeordnet, dass sie dem Zellanordnungsbereich benachbart sind.
  • Eine Vielzahl von Gatekontaktlöchern 23 ist unter dem Gatepad 11 und dem Gatedraht 12 angeordnet. Außerdem ist unter der Sourceelektrode 10 über dem Zellenanordnungsbereich eine Vielzahl von Sourcekontaktlöchern 22 so angeordnet, dass sie mit der Einheitszellenanordnung übereinstimmt.
  • Das Folgende beschreibt die Konfiguration eines entlang einer Linie A-A in 2 genommenen Querschnitts unter Bezugnahme auf eine Querschnittsansicht in 3. Wie in 3 veranschaulicht ist, ist der Siliziumcarbid-MOSFET 100 auf einem SiC-Substrat 1 angeordnet, das eine verhältnismäßig hohe Konzentration (n+) von Störstellen vom n-Typ (erster Leitfähigkeitstyp) enthält.
  • Das SiC-Substrat 1 weist eine vordere Hauptoberfläche auf, die mit einer Halbleiterschicht 2 versehen ist, die eine verhältnismäßig niedrige Konzentration (n-) von Störstellen vom n-Typ enthält. Die Halbleiterschicht 2 ist beispielsweise eine epitaktische Wachstumsschicht und wird hierin im Folgenden als eine Driftschicht 2 (Halbleiterschicht) bezeichnet.
  • Die Driftschicht 2 weist eine obere Schicht auf, die mit einer Vielzahl von Wannenbereichen 3 (erste Störstellenbereiche) versehen ist, die Störstellen vom p-Typ (zweiten Leitfähigkeitstyp) im Zellenanordnungsbereich enthalten und die selektiv angeordnet sind. Die Wannenbereiche 3 weisen obere Schichten auf, die mit Kontaktbereichen 5 (fünfte Störstellenbereiche) versehen sind, die eine verhältnismäßig hohe Konzentration (p+) von Störstellen vom p-Typ enthalten und die selektiv angeordnet sind. Die Kontaktbereiche 5 sind von n+-Sourcebereichen 4 (zweiten Störstellenbereichen) umgeben. Die Kontaktbereiche 5 sind, obgleich sie zum Reduzieren eines Kontaktwiderstands vorgesehen sind, keine wesentlichen Komponenten.
  • Die Wannenbereiche 3 und die Sourcebereiche 4 umgeben in einer Draufsicht jeweils konzentrisch den Kontaktbereich 5; außerdem ist die Tiefe des Wannenbereichs 3 von der obersten Oberfläche der Driftschicht 2 größer als die Tiefe des Sourcebereichs 4 und Kontaktbereichs 5 von der obersten Oberfläche der Driftschicht 2. Die Details werden später beschrieben.
  • In einem äußeren Peripheriebereich, welcher die äußere Peripherie des Zellenanordnungsbereichs ist, ist in der oberen Schicht der Driftschicht 2 ein Wannenbereich 9 der äußeren Peripherie (dritter Störstellenbereich) angeordnet, der Störstellen vom p-Typ enthält. Der Wannenbereich 9 der äußeren Peripherie erstreckt sich zu einem Bereich unter dem Sourcedraht 13. Außerhalb des Wannenbereichs 9 der äußeren Peripherie ist in der oberen Schicht der Driftschicht 2 eine Vielzahl voneinander beabstandeter Schutzringbereiche GR angeordnet. Die obere Schicht des Wannenbereichs 9 der äußeren Peripherie ist mit einem Kontaktbereich 8 der äußeren Peripherie (vierter Störstellenbereich) versehen, der eine verhältnismäßig hohe Konzentration (p+) von Störstellen vom p-Typ enthält und selektiv angeordnet ist. Auf dem Kontaktbereich 8 der äußeren Peripherie ist ein Wannenkontaktfilm 18 der äußeren Peripherie angeordnet. Das heißt, der Kontaktbereich 8 der äußeren Peripherie ist dem Zellenanordnungsbereich benachbart und ist am Rand des äußeren Peripheriebereichs angeordnet. Außerdem ist der Wannenkontaktfilm 18 der äußeren Peripherie auf dem Kontaktbereich 8 der äußeren Peripherie angeordnet.
  • Im Zellenanordnungsbereich ist ein Gate-Isolierfilm 6 auf der Driftschicht 2 angeordnet; außerdem ist auf dem Gate-Isolierfilm 6 eine Gateelektrode 7 angeordnet. Das heißt, ein Sperrschicht- bzw. Junction-Feldeffekttransistor-(JFET-)Bereich ist zwischen den Rändern auf den oberen Oberflächen der benachbarten Wannenbereiche 3 angeordnet; außerdem ist die Gateelektrode 7 auf dem Gate-Isolierfilm 6 angeordnet, der sich vom JFET-Bereich zum Rand des Wannenbereichs 3 erstreckt.
  • In einem Bereich auf der Peripherie des Zellenanordnungsbereichs ist auf der Driftschicht 2 ein Feld-Isolierfilm 14 mit einer Dicke von 0,5 bis 2 µm, der dicker als der Gate-Isolierfilm 6 ist, angeordnet. Die Gateelektrode 7 ist ebenfalls auf dem Feld-Isolierfilm 14 angeordnet.
  • Der Gate-Isolierfilm 6 bedeckt nahezu die gesamte Hauptoberfläche der Driftschicht 2 im Zellenanordnungsbereich. Nicht der Gate-Isolierfilm 6, sondern ein Source-Kontaktfilm 19 ist in dem oberen Teil des Kontaktbereichs 5 und einem Teil des oberen Teils des umgebenden Sourcebereichs 4 angeordnet.
  • Ein Zwischenschicht-Isolierfilm 15 mit einer Dicke von 0,5 bis 2 µm ist auf der Gateelektrode 7, dem Gate-Isolierfilm 6 und dem Feld-Isolierfilm 14 angeordnet. Das Source-Kontaktloch 22 ist im Zellenanordnungsbereich so angeordnet, dass es sich durch den Zwischenschicht-Isolierfilm 15 zum Source-Kontaktfilm 19 erstreckt. Das Wannenkontaktloch 21 ist in dem Wannenbereich 9 der äußeren Peripherie in einem Bereich, wo der Kontaktbereich 8 der äußeren Peripherie angeordnet ist, so angeordnet, dass es sich durch den Zwischenschicht-Isolierfilm 15 und den Feld-Isolierfilm 14 zum Wannenkontaktfilm 18 der äußeren Peripherie erstreckt. Das Gate-Kontaktloch 23 ist in dem äußeren Peripheriebereich so angeordnet, dass es sich durch den Zwischenschicht-Isolierfilm 15 zur Gateelektrode 7 auf dem Feld-Isolierfilm 14 erstreckt.
  • Die Sourceelektrode 10, das Gatepad 11 und der Sourcedraht 13 sind auf dem Zwischenschicht-Isolierfilm 15 selektiv angeordnet. Die Sourceelektrode 10 füllt des Source-Kontaktloch 22 und das Wannenkontaktloch 21, das dem Zellenanordnungsbereich benachbart ist. Das Gatepad 11 füllt das Gate-Kontaktloch 23. Der Sourcedraht 13 füllt das Wannenkontaktloch 21 am Rand des äußeren Peripheriebereichs. Dementsprechend ist der Sourcebereich 4 über das Source-Kontaktloch 22 mit der Sourceelektrode 10 elektrisch verbunden. Ferner ist der Wannenbereich 9 der äußeren Peripherie über das Wannenkontaktloch 21 mit der Sourceelektrode 10 (dem Sourcedraht 13) elektrisch verbunden. Weiterhin ist die Gateelektrode 7 noch über das Gate-Kontaktloch 23 mit dem Gatepad 11 elektrisch verbunden.
  • Obgleich nicht dargestellt, ist ein Schutzfilm aus Polyimid oder Nitrid auf dem Zwischenschicht-Isolierfilm 15 so angeordnet, dass er zumindest die Sourceelektrode 10 bedeckt.
  • Das SiC-Substrat 1 weist eine (der mit der Driftschicht 2 versehenen Hauptoberfläche gegenüberliegende) rückwärtige Hauptoberfläche auf, die mit einer Drainelektrode 20 (zweiten Hauptelektrode) versehen ist.
  • Das Folgende beschreibt die Konfiguration eines entlang einer Linie B-B in 1 genommenen Querschnitts unter Bezugnahme auf eine Querschnittsansicht in 4. Wie in 4 veranschaulicht ist, erstreckt sich der Kontaktbereich 8 der äußeren Peripherie entlang dem Sourcedraht 13. Außerdem ist der Gatedraht 12 auf dem Zwischenschicht-Isolierfilm 15 angeordnet und füllt das Gate-Kontaktloch 23, das den Zwischenschicht-Isolierfilm 15 durchdringt. Dementsprechend ist die Gateelektrode 7 mit dem Gatedraht 12 elektrisch verbunden. Ferner ist der Gatedraht 12 über die Gateelektrode 7 mit dem Gatepad 11 elektrisch verbunden.
  • Die Form jedes Störstellenbereichs in Draufsicht wird hier unter Bezugnahme auf 5 beschrieben. 5 veranschaulicht in Draufsicht die Formen des Wannenbereichs 3, des Sourcebereichs 4, des Kontaktbereichs 5, des Kontaktbereichs 8 der äußeren Peripherie, des Wannenbereichs 9 der äußeren Peripherie und des Schutzringbereichs GR, die alle innerhalb der Driftschicht 2 angeordnet sind. 5 ist eine Draufsicht entsprechend 2 und lässt die Konfiguration weg, die oberhalb der obersten Oberfläche der Driftschicht 2 gelegen ist.
  • Wie in 5 veranschaulicht ist, umgeben der Wannenbereich 3 und der Sourcebereich 4 im Zellenanordnungsbereich den Kontaktbereich 5 in Draufsicht konzentrisch und bilden eine Einheitszelle UC. Der Wannenbereich 9 der äußeren Peripherie ist im äußeren Peripheriebereich um den Zellenanordnungsbereich herum angeordnet und hat eine Oberfläche, innerhalb der der Kontaktbereich 8 der äußeren Peripherie entlang dem Zellenanordnungsbereich angeordnet und dem Zellenanordnungsbereich benachbart ist.
  • Der Kontaktbereich 8 der äußeren Peripherie umgibt auch einen (nicht dargestellten) Bereich unterhalb des Gatepad 11. Der Kontaktbereich 8 der äußeren Peripherie in 5 ist ein durchgehender linearer Bereich. Solch eine Konfiguration erleichtert den Eintritt eines im Wannenbereich 9 der äußeren Peripherie erzeugten Verschiebungsstroms und ermöglicht somit, dass der Verschiebungsstrom über die Wannenkontaktlöcher 21 sicher durch die Sourceelektrode 10 fließt.
  • Der Kontaktbereich 8 der äußeren Peripherie kann in jeder beliebigen Form vorliegen. Eine Vielzahl nicht durchgängiger lokaler Störstellenbereiche kann wie die Kontaktbereiche 8 der äußeren Peripherie um den Zellenanordnungsbereich und um den (nicht dargestellten) Bereich unterhalb des Gatepad 11 angeordnet sein. In diesem Fall müssen die Wannenkontaktlöcher 21 so vorgesehen sein, dass sie den jeweiligen Kontaktbereichen 8 der äußeren Peripherie entsprechen.
  • Unter Bezugnahme auf 6 beschreibt das Folgende die Form der Gateelektrode 7 in Draufsicht. 6 ist eine Draufsicht der Form der Gateelektrode 7, die in dem Zellenanordnungsbereich und dem äußeren Peripheriebereich angeordnet ist. 6 entspricht 2. Die Komponenten mit Ausnahme der Gateelektrode 7 und der Source-Kontaktlöcher 22 sind durch gestrichelte Linien angegeben oder weggelassen.
  • Wie in 6 veranschaulicht ist, bedeckt die Gateelektrode 7 im Zellenanordnungsbereich die Räume zwischen den in einer Matrix angeordneten SourceKontaktlöchern 22. Die Gateelektrode 7 im Peripheriebereich ist durch die Gate-Kontaktlöcher 23 mit dem Gatepad 11 und dem Gatedraht 12 elektrisch verbunden.
  • Das Folgende beschreibt einen Effekt des Siliziumcarbid-MOSFET 100. Wie früher unter Bezugnahme auf 2 beschrieben wurde, sind die Wannenkontaktlöcher 21 unter dem Sourcedraht 13 und der Sourceelektrode 10 entlang den vier Seiten des Gatepad 11 angeordnet. Wie früher unter Bezugnahme auf 3 beschrieben wurde, sind die Wannenkontaktlöcher 21 über den Kontaktbereich 8 der äußeren Peripherie mit dem Wannenbereich 9 der äußeren Peripherie elektrisch verbunden.
  • Man nehme an, dass der Siliziumcarbid-MOSFET 100 in solch einer Konfiguration von EIN auf AUS schaltet. Dann tritt der im Wannenbereich 9 der äußeren Peripherie erzeugte Verschiebungsstrom auch in den Kontaktbereich 8 der äußeren Peripherie unterhalb des Sourcedrahts 13 ein und hat somit einen kurzen Weg, wie durch einen Pfeil VC in 3 angegeben ist. Schlechthin verringert der Verschiebungsstrom während des Schaltens eine unter dem Gatepad erzeugte Potentialdifferenz (d.h. unterdrückt einen Potentialgradienten). Dies unterdrückt den dielektrischen Durchbruch des Isolierfilms unter dem Gatepad.
  • Wie in 7 veranschaulicht ist, ist hier das Intervall W2 zwischen den Wannenkontaktlöchern 21 wünschenswerterweise so eingestellt, dass es gleich der halben minimalen Breite des Gatepad 11 oder kleiner als diese ist. Das heißt, die Weglänge des Verschiebungsstroms, der unter dem Gatepad im Wannenbereich 9 der äußeren Peripherie erzeugt wird, ist durch die kürzeste Distanz von der Mitte des Gatepad 11 zum Wannenkontaktloch 21 geometrisch bestimmt. Die kürzeste Distanz ist länger als die halbe minimale Breite W1 des Gatepad 11. Schlechthin bringt ein Einstellen des Intervalls zwischen den Wannenkontaktlöchern 21, so dass es gleich der halben minimalen Breite des Gatepad 11 oder kleiner als diese ist, die Weglänge des Verschiebungsstroms nahe an die halbe minimale Breite des Gatepad 11 und ermöglicht, dass der Verschiebungsstrom von der Mitte des Gatepad 11 über Wege mit nahezu gleichen Längen in Richtung der Peripherie fließt. Dies verringert eine resultierende Potentialdifferenz.
  • Darüber hinaus wird, da das Gatepad 11 in 7 in Draufsicht ein Quadrat ist und dessen minimale Breite mit der Länge jeder beliebigen der vier Seiten identisch ist, zweckmäßigerweise die Länge einer der vier Seiten als die minimale Breite definiert. Wenn das Gatepad 11 ein Rechteck ist, wird die Länge seiner kürzeren Seite als die minimale Breite definiert. Wenn das Gatepad 11 ein von einem Viereck verschiedenes Polygon ist, wird eine geometrisch bestimmte minimale Länge als die minimale Breite definiert.
  • <Modifikation>
  • Wie in 2 veranschaulicht ist, enthält der Siliziumcarbid-MOSFET 100 das Folgende: das Gatepad 11, das von der Sourceelektrode 10 und dem Sourcedraht 13 umgeben ist; und die Wannenkontaktlöcher 21, die unter dem Sourcedraht 13 und der Sourceelektrode 10 entlang den vier Seiten des Gatepad 11 angeordnet sind.
  • Wie vorhin unter Bezugnahme auf 5 beschrieben wurde, können der Sourcedraht 13 und die Wannenkontaktlöcher 21 unter dem Sourcedraht 13 weggelassen werden, wenn der Kontaktbereich 8 der äußeren Peripherie so vorgesehen wird, dass er den Bereich unterhalb des Gatepad 11 umgibt. Das heißt, der im Wannenbereich der äußeren Peripherie erzeugte Verschiebungsstrom fließt durch den Kontaktbereich 8 der äußeren Peripherie, der den Bereich unterhalb des Gatepad 11 umgibt, und tritt dann über die Wannenkontaktlöcher 21 in die Sourceelektrode 10 ein. Dies eliminiert den Bedarf an dem Sourcedraht 13. Solch eine Konfiguration verkürzt den Weg des Verschiebungsstroms und reduziert eine Potentialdifferenz unter dem Gatepad, was sich aus dem Verschiebungsstrom ergibt, was folglich den dielektrischen Durchbruch des Isolierfilms unter dem Gatepad unterdrückt.
  • 8 ist eine Draufsicht der Konfiguration eines Siliziumcarbid-MOSFET 100A, der den Sourcedraht 13 und die Wannenkontaktlöcher 21 unter dem Sourcedraht 13 nicht enthält. 8 entspricht 2. 9 ist eine entlang einer Linie A-A in 8 genommene Querschnittsansicht. 10 ist eine entlang einer Linie B-B in 8 genommene Querschnittsansicht.
  • Man beachte, dass der Siliziumcarbid-MOSFET 100A, der den Sourcedraht 13 und die Wannenkontaktlöcher 21 darunter nicht enthält, den Gatedraht 12 enthalten kann, der so verläuft, dass er mit dem Gatepad 11 direkt verbunden ist.
  • 11 ist eine Draufsicht der Konfiguration eines Siliziumcarbid-MOSFET 100B, der nicht den Sourcedraht 13, aber den Gatedraht 12 enthält, der so verläuft, dass er mit dem Gatepad 11 direkt verbunden ist. 11 entspricht 2. Wie in 11 veranschaulicht ist, unterdrückt die direkte Verbindung zwischen dem Gatedraht 12 und dem Gatepad 11 eine Gate-Signalverzögerung.
  • <Herstellungsverfahren>
  • Das Folgende beschreibt ein Verfahren zum Herstellen des Siliziumcarbid-MOSFET 100 unter Bezugnahme auf 12 bis 16, welche Querschnitte aufeinanderfolgender Prozessschritte sind.
  • Wie in 12 veranschaulicht ist, wird zuerst die Driftschicht 2 vom n-Typ auf eine Hauptoberfläche (vordere Hauptoberfläche) des SiC-Substrats 1 durch eine chemische Gasphasenabscheidung (CVD) epitaktisch aufgewachsen. Die Driftschicht 2 ist eine Halbleiterschicht aus Siliziumcarbid.
  • Das SiC-Substrat 1 ist 50 bis 500 µm dick und enthält Störstellen vom n-Typ in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3. Die Driftschicht 2 ist 1 bis 60 µm dick und enthält die Störstellen vom n-Typ in einem Bereich von 1 × 1015 bis 1 × 1017cm-3. Die Dicke der Driftschicht 2 ist ein Beispiel und hängt von einer Durchbruchspannung (zu verwendende Spannung) ab, die für den Siliziumcarbid-MOSFET 100 notwendig ist.
  • Auf der Driftschicht 2 wird durch Fotolithographie eine (nicht dargestellte) Resistmaske mit Öffnungen so gebildet, dass Bereiche, die die Wannenbereiche 3 und der Wannenbereich 9 der äußeren Peripherie sein sollen, freigelegt sind. Diese Resistmaske wird als Maske zum Verhindern einer Störstelleninjektion genutzt.
  • Die Resistmaske durchläuft, nachdem sie ausgebildet ist, eine Ionenimplantation von Störstellen vom p-Typ von oben, um so selektiv die Wannenbereiche 3 in der oberen Schicht der Driftschicht 2 im Zellenanordnungsbereich auszubilden und um den Wannenbereich 9 der äußeren Peripherie in der oberen Schicht der Driftschicht 2 im äußeren Peripheriebereich auszubilden. Der Wannenbereich 3 und der Wannenbereich 9 der äußeren Peripherie sind von der äußersten Oberfläche der Driftschicht 2 aus 0,5 bis 1,0 µm tief (dick). Außerdem besteht die Störstelle vom p-Typ aus AI oder B und weist eine von 1 × 1017 bis 5 × 1019 cm-3 reichende Konzentration auf.
  • Nach einer Entfernung der Resistmaske wird durch Fotolithographie eine (nicht dargestellte) weitere neue Resistmaske gebildet, die Öffnungen aufweist, so dass Bereiche, die die Sourcebereiche 4 sein sollen, freigelegt sind. Diese Resistmaske wird ebenfalls als eine Maske zum Verhindern einer Störstelleninjektion genutzt.
  • Die Resistmaske durchläuft, nachdem sie ausgebildet ist, eine Ionenimplantation von Störstellen vom n-Typ von oben, um so die Sourcebereiche 4 in der oberen Schicht der Wannenbereiche 3 auszubilden. Der Sourcebereich 4 ist hier von der äußersten Oberfläche der Driftschicht 2 aus 0,2 bis 0,5 µm tief (dick). Außerdem besteht die Störstelle vom n-Typ aus Stickstoff (N) oder Phosphor (P) und weist eine von 5 × 1018 bis 5 × 1020 cm-3 reichende Konzentration auf.
  • Nach einer Entfernung der Resistmaske wird durch Fotolithographie eine (nicht dargestellte) weitere neue Resistmaske ausgebildet, die Öffnungen aufweist, so dass Bereiche, die die Kontaktbereiche 5 und der Kontaktbereich 8 der äußeren Peripherie sein sollen, freigelegt sind. Diese Resistmaske wird ebenfalls als eine Maske zum Verhindern einer Störstelleninjektion genutzt.
  • Die Resistmaske durchläuft, nachdem ausgebildet ist, eine Ionenimplantation von Störstellen vom p-Typ von oben, um so die Kontaktbereiche 5 in der Mitte der Sourcebereiche 4 im Zellenanordnungsbereich auszubilden und um den Kontaktbereich 8 der äußeren Peripherie im äußeren Peripheriebereich auszubilden. Hier sind der Kontaktbereich 5 und der Kontaktbereich 8 der äußeren Peripherie von der äußersten Oberfläche der Driftschicht 2 aus 0,2 bis 0,5 µm tief (dick). Außerdem besteht die Störstelle vom p-Typ aus AI oder B und weist eine von 1 × 1018 bis 5 × 1020 cm-3 reichende Konzentration auf.
  • Nach einer Entfernung der Resistmaske wird durch Fotolithographie eine (nicht dargestellte) weitere neue Resistmaske ausgebildet, die Öffnungen aufweist, so dass Bereiche, die die Schutzringbereiche GR sein sollen, freigelegt sind. Diese Resistmaske wird ebenfalls als eine Maske zum Verhindern einer Störstelleninjektion genutzt.
  • Die Resistmaske durchläuft, nachdem sie ausgebildet ist, eine Ionenimplantation von Störstellen vom p-Typ von oben, um so die Schutzringbereiche GR in der oberen Schicht der Driftschicht 2 auf der außen gelegenen Seite des Wannenbereichs 9 der äußeren Peripherie auszubilden. Der Schutzringbereich GR ist hier von der äußersten Oberfläche der Driftschicht 2 aus 0,5 bis 1,0 µm tief (dick). Außerdem besteht die Störstelle vom p-Typ aus AI oder B und weist eine von 1 × 1016 bis 1 × 1018 cm-3 reichende Konzentration auf.
  • Nach einer Entfernung der Resistmaske durchläuft die Driftschicht 2 ein Ausheilen unter hoher Temperatur bei 1500°C oder höher, um die Störstellen vom n-Typ und p-Typ, wie sie injiziert wurden, zu aktivieren.
  • Als Nächstes wird durch beispielsweise CVD ein Oxidfilm (SiO2) auf der Driftschicht 2 ausgebildet. Der nachfolgende Schritt ist ein Ausbilden, durch Fotolithographie, einer Ätzmaske mit einer Öffnung, so dass der Zellenanordnungsbereich freigelegt ist, gefolgt von einem Entfernen des Oxidfilms im Zellenanordnungsbereich durch Ätzen mit der Ätzmaske. Dies bildet, wie in 13 veranschaulicht ist, den Feld-Isolierfilm 14 auf der Driftschicht 2 im äußeren Peripheriebereich aus. Der Feld-Isolierfilm 14 ist 0,5 bis 2 µm dick.
  • In einem in 14 veranschaulichten Prozessschritt wird dann das SiC-Substrat 1 (das die oben erwähnten Komponenten enthält) einer Atmosphäre von etwa 1000°C ausgesetzt, die Sauerstoff und Dampf enthält, um so eine Oberfläche des Zellenanordnungsbereichs thermisch zu oxidieren und folglich den Gate-Isolierfilm 6 auszubilden, der ein thermisch oxidierter Film (SiO2) ist. Der Gate-Isolierfilm 6 ist 0,3 bis 1 µm dick.
  • Es wird besonders erwähnt, dass der Gate-Isolierfilm 6, obgleich er in der obigen Beschreibung ein thermisch oxidierter Film ist, ein durch CVD gebildeter Oxidfilm sein kann.
  • Der nächste Schritt ist ein Ausbilden eines polykristallinen Siliziumfilms, der 1 × 1019 bis 1 × 1021 cm-3 Phosphor (P) enthält, auf dem Gate-Isolierfilm 6 und dem Feld-Isolierfilm 14 durch CVD. Der polykristalline Siliziumfilm ist 0,3 bis 1 µm dick. Es wird besonders erwähnt, dass der polykristalline Siliziumfilm aus einem B enthaltenden polykristallinen Siliziumfilm vom p-Typ bestehen kann.
  • Anschließend wird durch Fotolithographie eine Ätzmaske mit einer Öffnung gebildet, wo der polykristalline Siliziumfilm oberhalb der Sourcebereiche 4 und der Kontaktbereiche 5 im Zellenanordnungsbereich freigelegt ist, und mit einer Öffnung, wo der polykristalline Siliziumfilm unter dem Gatepad 11 im äußeren Peripheriebereich freigelegt ist. Danach wird der von diesen Öffnungen freigelegte polykristalline Siliziumfilm durch Ätzen mit der Ätzmaske entfernt. Wie in 15 veranschaulicht ist, entfernt dieser Prozessschritt die Gateelektrode 7 über dem Sourcebereich 4 und dem Kontaktbereich 5 im Zellenanordnungsbereich und lässt die Gateelektrode 7 vom JFET-Bereich bis zum Rand des Wannenbereichs 3 im Zellenanordnungsbereich nicht entfernt zurück. Außerdem verbleibt die Gateelektrode 7 unter dem Gatepad 11 im äußeren Peripheriebereich nicht entfernt.
  • Der nächste Schritt ist ein Ausbilden eines Siliziumoxidfilms mit einer Dicke von 0,5 bis 2 µm auf der gesamten Oberfläche des SiC-Substrats 1 (das die oben erwähnten Komponenten enthält) durch beispielsweise CVD. Dieser Siliziumoxidfilm ist der Zwischenschicht-Isolierfilm 15. Anschließend wird eine Ätzmaske ausgebildet, die Öffnungen aufweist, so dass der Zwischenschicht-Isolierfilm 15 über den Kontaktbereichen 5 und den umgebenden Sourcebereichen 4 im Zellenanordnungsbereich freigelegt ist. Der folgende Schritt ist ein Entfernen des in diesen Öffnungen freigelegten Zwischenschicht-Isolierfilms 15 und des Gate-Isolierfilms 6 unter dem Zwischenschicht-Isolierfilm 15 durch Ätzen mit der Ätzmaske. Diese Entfernung bildet die Source-Kontaktlöcher 22 (3), die die Kontaktbereiche 5 und die umgebenden Sourcebereiche 4 erreichen. Die Ätzmaske weist Öffnungen auf, so dass der Zwischenschicht-Isolierfilm 15 über dem Wannenbereich 9 der äußeren Peripherie im äußeren Peripheriebereich freigelegt ist. Ein Entfernen, durch Ätzen, des Zwischenschicht-Isolierfilms 15 und des Feld-Isolierfilms 14, welche in diesen Öffnungen freigelegt sind, bildet die Wannenkontaktlöcher 21, die den Wannenbereich 9 der äußeren Peripherie erreichen. Nassätzen oder Trockenätzen oder beides kann in diesem Ätzprozess angewendet werden.
  • Nach Entfernen der Ätzmaske wird durch beispielsweise Sputtern, gefolgt von einem Ausheilen, auf der vorderen Hauptoberfläche des SiC-Substrats 1 ein Ni-Film mit einer Dicke von 30 bis 100 nm ausgebildet. Dies bildet einen Metallsilizidfilm (hierin einen NiSi2-Film) in den oberen Teilen jedes Sourcebereichs 4 und jedes Kontaktbereichs 5, welche zur unteren Oberfläche des Source-Kontaktlochs 22 freigelegt sind, und in dem oberen Teil des Kontaktbereichs 8 der äußeren Peripherie, der zur unteren Oberfläche des Wannenkontaktlochs 21 freigelegt ist.
  • Der Ni-Film durchläuft hier unter Verwendung eines Verfahrens wie etwa eines schnellen thermischen Ausheilens (engl. rapid thermal annealing, RTA) ein Erhitzen bei 300 bis 800°C für 1 bis 3 Minuten. Das Erhitzen bei diesem Temperaturbereich bewirkt, dass Ni im Ni-Film mit SiC in Kontakt mit dem Ni-Film reagiert, was folglich den Source-Kontaktfilm 19 (3) auf den Kontaktbereichen 5 und den Sourcebereichen 4 ausbildet und ebenfalls den Wannenkontaktfilm 18 der äußeren Peripherie (3) auf dem Kontaktbereich 8 der äußeren Peripherie ausbildet. Der Ni-Film, der mit SiC nicht in Kontakt ist, reagiert nicht und bleibt somit Ni.
  • Nach der Ausbildung des Silizidfilms wird das SiC-Substrat 1 in einer Säurelösung, die Schwefelsäure oder Salzsäure enthält, gereinigt. Dieser Reinigungsprozess entfernt den Ni-Film, der in der Reaktion zur Umwandlung in ein Silizid nicht umgesetzt zurückbleibt. Ein Entfernen des nicht umgesetzten Ni-Films erzielt eine in 16 veranschaulichte Konfiguration.
  • Anschließend wird durch Fotolithographie eine Ätzmaske mit einer Vielzahl von Öffnungen ausgebildet, so dass der Zwischenschicht-Isolierfilm 15 über der Gateelektrode 7 in Bereichen, wo das Gatepad 11 (2) und der Gatedraht 12 (2) ausgebildet werden sollen, freigelegt ist. Der folgende Schritt ist ein Entfernen des in diesen Öffnungen freigelegten Zwischenschicht-Isolierfilms 15 durch Ätzen, um so die Gate-Kontaktlöcher 23 auszubilden, die die Gateelektrode 7 erreichen. Dieser Ätzprozess kann das gleiche Verfahren wie der Ätzprozess zum Ausbilden der Source-Kontaktlöcher 22 nutzen.
  • Danach durchläuft die vordere Hauptoberfläche des SiC-Substrats 1 ein Sputtern oder eine Gasphasenabscheidung, um einen AI-Film mit einer Dicke von 1 bis 5 µm auszubilden, gefolgt von einem Füllen der Wannenkontaktlöcher 21, der Source-Kontaktlöcher 22 und der Gate-Kontaktlöcher 23.
  • Als Nächstes wird durch Fotolithographie eine Ätzmaske mit Öffnungen in anderen Abschnitten als den oberen Teilen von Bereichen gebildet, in denen die Sourceelektrode 10, das Gatepad 11, der Gatedraht 12 und der Sourcedraht 13 ausgebildet werden sollen. Danach durchläuft der AI-Film ein Ätzen unter Verwendung der Ätzmaske, um die Sourceelektrode 10, das Gatepad 11, den Gatedraht 12 und den Sourcedraht 13 zu bilden.
  • Schließlich durchläuft die rückwärtige Hauptoberfläche des SiC-Substrats 1 ein Sputtern oder eine Gasphasenabscheidung, um einen Ni-Film mit einer Dicke von 0,1 bis 5 µm auszubilden. Dieser Ni-Film ist die Drainelektrode 20. Durch diese Prozessschritte wird der Siliziumcarbid-MOSFET 100 in 3 fertiggestellt.
  • <Zweite Ausführungsform>
  • Wie in 3 und 5 veranschaulicht ist, enthält der Siliziumcarbid-MOSFET 100 in der ersten Ausführungsform den Kontaktbereich 8 der äußeren Peripherie, der innerhalb der Oberfläche des Wannenbereichs 9 der äußeren Peripherie so angeordnet ist, dass er den Bereich unter dem Gatepad 11 umgibt. Wie in 17 veranschaulicht ist, kann der Kontaktbereich 8 der äußeren Peripherie ganz über dem Wannenbereich 9 der äußeren Peripherie unter dem Gatepad 11 angeordnet sein. Solch ein Kontaktbereich 8 der äußeren Peripherie ist in einem Siliziumcarbid-MOSFET 200 in einer zweiten Ausführungsform enthalten.
  • 18 veranschaulicht die Form jedes Störstellenbereichs in Draufsicht und entspricht 5. Wie in 18 veranschaulicht ist, erstreckt sich der Kontaktbereich 8 der äußeren Peripherie entlang dem Zellenanordnungsbereich. Der Kontaktbereich 8 der äußeren Peripherie erstreckt sich auch zu einem Bereich, der einem Abschnitt unter dem (nicht dargestellten) Gatepad 11 entspricht, und erstreckt sich zu dessen umgebenden Bereich.
  • Solch eine Konfiguration verringert den Schichtwiderstand des Wannenbereichs 9 der äußeren Peripherie, wodurch der Potentialgradient weiter unterdrückt wird, wenn der Verschiebungsstrom fließt.
  • Der Kontaktbereich 8 der äußeren Peripherie, der die gleiche Konzentration und die gleiche Tiefe wie die Kontaktbereiche 5 im Zellenanordnungsbereich aufweist, wird gleichzeitig mit den Kontaktbereichen 5 gebildet. Dies vereinfacht die Prozessschritte bei der Herstellung. Es wird besonders erwähnt, dass die Begriffe „die gleiche Konzentration“ und „die gleiche Tiefe“ nicht auf eine exakte Übereinstimmung beschränkt sind; diese Begriffe schließen eine von -20 bis +20 % reichende Fehlerspanne ein.
  • <Dritte Ausführungsform>
  • Der Siliziumcarbid-MOSFET 100 in 1 enthält das Folgende: den Sourcedraht 13, der sich entlang zwei der vier Seiten des Gatepad 11 erstreckt, an der Ecke des Siliziumcarbid-MOSFET 100; das Gatepad 11, das im Wesentlichen eine von der Sourceelektrode 10 umgebene Insel ist; und den Gatedraht 12, der durch die Sourceelektrode 10 geteilt und mit dem Gatepad 11 nicht direkt verbunden ist.
  • Ein Siliziumcarbid-MOSFET 90 in 19 ist so konfiguriert, dass der Gatedraht 12 mit dem Gatepad 11 direkt verbunden ist und dass das Gatepad 11 von der Sourceelektrode 10 im Wesentlichen umgeben ist.
  • Das heißt, der Siliziumcarbid-MOSFET 90 ist so konfiguriert, dass der Sourcedraht 13 die äußerste Peripherie des SiC-Substrats 1 umgibt, wobei somit der Gatedraht 12 mit dem Gatepad 11 verbunden ist, und dass der Sourcedraht 13 sich entlang zwei der vier Seiten des Gatedrahts 12 erstreckt, an der Ecke des Siliziumcarbid-MOSFET 100. Selbstverständlich ist der Kontaktbereich 8 der äußeren Peripherie unter dem Sourcedraht 13 angeordnet und ist über die Wannenkontaktlöcher 21 mit dem Sourcedraht 13 elektrisch verbunden.
  • Der Sourcedraht 13 umgibt die äußerste Peripherie eines Chips, der den Siliziumcarbid-MOSFET 90 enthält. Hier betrage die Summe von W3 und W4 50 µm, wobei W3 die Breite des Sourcedrahts 13 bezeichnet, wobei W4 die Breite eines Spalts zwischen dem Gatedraht 12 und dem Sourcedraht 13 bezeichnet. Für eine Chipgröße von 1 cm × 1 cm beträgt die Fläche eines unwirksamen Bereichs 50 µm × 10 mm × 4 = 2 mm2; somit muss der unwirksame Bereich etwa 2 % des gesamten Chips ausmachen. Für eine Chipgröße von 3 mm × 3 mm beträgt die Fläche des unwirksamen Bereichs 50 µm × 3 mm × 4 = 0,6 mm2; und somit muss der unwirksame Bereich etwa 6,7 % des gesamten Chips ausmachen. SiC-Wafer, welche teurer als Si-Wafer sind, gehen mit einer Vergrößerung des unwirksamen Bereichs einher, was folglich die Herstellungskosten sehr erhöht. Daher sollte der unwirksame Bereich so klein wie möglich sein.
  • Der Siliziumcarbid-MOSFET 100 in 1 reduziert den unwirksamen Bereich und senkt somit Chipkosten. Indes ist der Gatedraht 12 über die Gateelektrode 7 aus polykristallinem Silizium mit dem Gatepad 11 elektrisch verbunden. Solch eine Konfiguration ist geeignet, um den Widerstandswert eines integrierten Gatewiderstands zu erhöhen.
  • Das heißt, eine schnelle Operation, die ein Vorteil eines Siliziumcarbid-MOSFET ist, kann einen Nachteil wie etwa ein Phänomen einer Rauscherzeugung hervorrufen. In diesem Fall kann ein Integrieren eines Gatewiderstands die Schaltgeschwindigkeit regulieren. Diese Integration ist mit einem Gatewiderstand zwischen einem Gatepad und einem Gatedraht verbunden. Die Konfiguration, in der das Gatepad 11 mit dem Gatedraht 12 nicht direkt verbunden ist, erleichtert die Integration eines Gatewiderstands mit einem hohen Widerstandswert.
  • 20 ist eine partielle Draufsicht der Konfiguration eines Siliziumcarbid-MOSFET 300 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 20 entspricht 2.
  • Wie in 20 veranschaulicht ist, enthält der Siliziumcarbid-MOSFET 300 ein von der Sourceelektrode 10 umgebendes Gatepad. Dieses Gatepad ist ein Gatepad 111 (zweiter Teil) mit einer viereckigen Form in Draufsicht und ein Gatepad 112 (erster Teil) mit einer L-Form in Draufsicht unterteilt.
  • Das heißt, das Gatepad 111 ist einer Ecke des Siliziumcarbid-MOSFET 300 benachbart. Außerdem ist das Gatepad 112 von der Ecke entfernt und weist eine L-Form auf, die so verläuft, dass sie zwei orthogonalen Seiten des Gatepad 111 gegenüberliegt. Die Gateelektrode 7 ist unter dem Gatepad 111 und dem Gatepad 112 so angeordnet, dass sie zwischen beiden verläuft. Diese Gateelektrode 7 ist ein integrierter Gatewiderstand.
  • 21 ist eine Draufsicht der Form der Gateelektrode 7, die über dem Zellenanordnungsbereich und dem äußeren Umfang angeordnet ist. 21 entspricht 20. Die Komponenten mit Ausnahme der Gateelektrode 7 und der Source-Kontaktlöcher 22 sind durch gestrichelte Linien angegeben oder weggelassen.
  • Wie in 21 veranschaulicht ist, ist die Gateelektrode 7 über die Gate-Kontaktlöcher 23 im Peripheriebereich mit dem Gatepad 112 und dem Gatedraht 12 elektrisch verbunden. Ferner ragt die Gateelektrode 7 teilweise so vor, dass sie zwischen einem Bereich unter dem Gatepad 112 und einem Bereich unter dem Gatepad 111 verläuft. Diese Vorsprünge PP sind integrierte Gatewiderstände. Es wird besonders erwähnt, dass die Vorsprünge PP der Gateelektrode 7, obgleich in 21 an zwei Stellen gelegen, die Abschnitten unter beiden Enden des L-förmigen Gatepad 112 entsprechen, überall gelegen sein können und an einer einzigen Stelle oder mehr als zwei Stellen gelegen sein können.
  • Eine Breiten- und Längenfestlegung oder Anzahlfestlegung des Vorsprungs PP der Gateelektrode 7 stellt den Widerstandswert des integrierten Gatewiderstands ein und legt eine Schaltgeschwindigkeit fest.
  • Selbstverständlich reduziert der Siliziumcarbid-MOSFET 300 zusätzlich zum oben erwähnten Effekt die Potentialdifferenz unter dem Gatepad, die sich aus dem Verschiebungsstrom während eines Schaltens ergibt, und unterdrückt folglich den dielektrischen Durchbruch des Isolierfilms unter dem Gatepad.
  • <Andere Anwendungen>
  • Die ersten bis dritten Ausführungsformen offenbaren jeweils, dass eine Halbleitervorrichtung ein vertikaler MOSFET ist. Wie in 22 veranschaulicht ist, kann das SiC-Substrat 1 vom n-Typ eine rückwärtige Hauptoberfläche aufweisen, die mit einer SiC-Schicht 30 vom p-Typ versehen ist, die eine verhältnismäßig hohe Konzentration (p+) von Störstellen vom p-Typ enthält, und die mit der Drainelektrode 20 (Kollektorelektrode) auf der SiC-Schicht 30 versehen ist. Ein Bipolartransistor mit isoliertem Gate (IGBT) wird dadurch erhalten. Es sei besonders erwähnt, dass ein Ausbilden der SiC-Schicht 30 vom p-Typ ein Ausbilden einer Driftschicht 2 auf der vorderen Hauptoberfläche des SiC-Substrats 1 und danach ein Injizieren, durch eine Ionenimplantation, einer verhältnismäßig hohen Konzentration (p+) von Störstellen vom p-Typ in die rückwärtige Hauptoberfläche des SiC-Substrats 1 einschließen kann. Alternativ dazu kann die SiC-Schicht 30 vom p-Typ auf der rückwärtigen Hauptoberfläche des SiC-Substrats 1 durch epitaktisches Wachstum gebildet werden; die Driftschicht 2 kann danach auf der vorderen Hauptoberfläche des SiC-Substrats 1 durch epitaktisches Wachstum gebildet werden. In diesem Fall kann die vordere Hauptoberfläche des SiC-Substrats 1 ein chemisch-mechanisches Polieren durchlaufen, nachdem die SiC-Schicht 30 ausgebildet ist, um so die Driftschicht 2 auszubilden.
  • Ein SiC-Substrat vom p-Typ anstelle des SiC-Substrats 1 vom n-Typ kann einen IGBT verwirklichen.
  • Die vorliegende Erfindung ist, obgleich sie auf einen MOSFET mit einem planaren Gate in den ersten bis dritten Ausführungsformen angewendet wird, auf einen MOSFET mit Graben-Gate und einen IGBT mit Graben-Gate anwendbar.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
  • Es wird besonders erwähnt, dass in der vorliegenden Erfindung die einzelnen Ausführungsformen innerhalb des Umfangs der Erfindung frei kombiniert werden können oder gegebenenfalls modifiziert und weggelassen werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2012109602 [0004]

Claims (8)

  1. Siliziumcarbid-Halbleitervorrichtung, umfassend: ein Halbleitersubstrat aus Siliziumcarbid; eine Halbleiterschicht, die einen ersten Leitfähigkeitstyp aufweist und auf dem Halbleitersubstrat angeordnet ist; einen ersten Störstellenbereich, der einen zweiten Leitfähigkeitstyp aufweist und in einer oberen Schicht der Halbleiterschicht selektiv angeordnet ist; einen zweiten Störstellenbereich, der den ersten Leitfähigkeitstyp aufweist und in einer oberen Schicht des ersten Störstellenbereichs selektiv angeordnet ist; einen Gate-Isolierfilm, der so vorgesehen ist, dass er mit dem zweiten Störstellenbereich, dem ersten Störstellenbereich und der Halbleiterschicht durchgehend in Kontakt ist; eine Gateelektrode, die in einer Position angeordnet ist, die dem zweiten Störstellenbereich, dem ersten Störstellenbereich und der Halbleiterschicht über zumindest den Gate-Isolierfilm gegenüberliegt; einen dritten Störstellenbereich, der den zweiten Leitfähigkeitstyp aufweist, wobei der dritte Störstellenbereich in der oberen Schicht der Halbleiterschicht in einem äußeren Peripheriebereich angeordnet ist, der eine äußere Peripherie eines Zellenanordnungsbereichs ist, worin eine die ersten und zweiten Störstellenbereiche enthaltende Einheitszelle angeordnet ist; einen Feld-Isolierfilm, der auf der Halbleiterschicht in dem äußeren Peripheriebereich angeordnet ist und dicker als der Gate-Isolierfilm ist; einen Zwischenschicht-Isolierfilm, der auf dem Feld-Isolierfilm, der Gateelektrode und dem Gate-Isolierfilm angeordnet ist; eine erste Hauptelektrode, die auf dem Zwischenschicht-Isolierfilm angeordnet ist; eine zweite Hauptelektrode, die über das Halbleitersubstrat von der Halbleiterschicht angeordnet ist; und einen Gatedraht und ein Gatepad, die über die auf dem Feld-Isolierfilm angeordnete Gateelektrode miteinander elektrisch verbunden sind, wobei der dritte Störstellenbereich einen vierten Störstellenbereich aufweist, der den zweiten Leitfähigkeitstyp aufweist, in einer oberen Schicht des dritten Störstellenbereichs selektiv angeordnet ist und eine höhere Störstellenkonzentration als der dritte Störstellenbereich aufweist, der Gatedraht und das Gatepad im äußeren Peripheriebereich angeordnet sind, und der vierte Störstellenbereich so vorgesehen ist, dass er dem Zellenanordnungsbereich benachbart ist und zumindest einen Bereich unter dem Gatepad umgibt, und mit der ersten Hauptelektrode elektrisch verbunden ist.
  2. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Hauptelektrode über dem Zellenanordnungsbereich angeordnet ist, entlang einer Seite des Gatepad angeordnet ist, wobei die Seite dem Zellenanordnungsbereich in Draufsicht zugewandt ist, und in Draufsicht das Gatepad umgibt, und der vierte Störstellenbereich über eine Vielzahl von Wannenkontaktlöchern, die sich durch den Zwischenschicht-Isolierfilm und den Feld-Isolierfilm zum vierten Störstellenbereich erstrecken, mit der ersten Hauptelektrode elektrisch verbunden ist.
  3. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der vierte Störstellenbereich entlang dem Zellenanordnungsbereich durchgehend angeordnet ist und entlang dem Bereich unter dem Gatepad durchgehend angeordnet ist.
  4. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der vierte Störstellenbereich entlang dem Zellenanordnungsbereich durchgehend angeordnet ist und in Draufsicht so vorgesehen ist, dass er sich zu einem ersten Bereich erstreckt, der einem Teil unter dem Gatepad entspricht, und sich zu einem zweiten Bereich erstreckt, der den ersten Bereich umgibt.
  5. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 2, wobei die Vielzahl von Wannenkontaktlöchern in Intervallen angeordnet ist, die in Draufsicht gleich der halben minimalen Breite des Gatepad oder kleiner als diese sind.
  6. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 2, wobei der Gatedraht entlang einem Rand des Halbleitersubstrats angeordnet und in einem Teil, wo das Gatepad angeordnet ist, durch die erste Hauptelektrode geteilt ist.
  7. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 6, wobei das Gatepad umfasst einen ersten Teil, der so vorgesehen ist, dass er in Draufsicht dem Zellenanordnungsbereich nicht zugewandt ist, und einen zweiten Teil, der dem ersten Teil mit einem Intervall gegenüberliegt, und die ersten und zweiten Teile über einen Gatewiderstand mit der Gateelektrode elektrisch verbunden sind.
  8. Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, ferner umfassend einen fünften Störstellenbereich, der den zweiten Leitfähigkeitstyp aufweist, in der oberen Schicht des ersten Störstellenbereichs selektiv angeordnet ist und eine seitliche Oberfläche in Kontakt mit dem zweiten Störstellenbereich aufweist, wobei die vierten und fünften Störstellenbereiche die gleiche Störstellenkonzentration und die gleiche Tiefe aufweisen.
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