DE112015006006T5 - Halbleitervorrichtung und verfahren zum herstellen dieser - Google Patents

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Abstract

Gräben (8, 9, 10) sind auf einer Seite einer Vorderfläche eines n-Typ-Halbleitersubstrats (3) gebildet und durchdringen eine p-Typ-Basisschicht (4) und eine n-Typ-Schicht (5). Ein Abstand zwischen dem Graben (8) und dem Graben (9) ist kleiner als ein Abstand zwischen dem Graben (9) und dem Graben (10). Die n-Typ-Emitterschicht (6) ist in einem Zellbereich zwischen dem Graben (8) und dem Graben (9) gebildet. Der p-Typ-Wannenbereich (11) ist in einem Dummy-Bereich zwischen dem Graben (9) und dem Graben (10) gebildet. Ein Außenflächenteil des n-Typ-Halbleitersubstrats (3) besteht in dem Dummy-Bereich nur aus einem p-Typ. Der p-Typ-Wannenbereich (11) ist tiefer als die Gräben (8, 9, 10).

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen Aufbau eines Bipolartransistors mit isolierter Gate (IGBT) und ein Verfahren zum Herstellen davon.
  • Hintergrund der Erfindung
  • IGBTs werden in den technischen Gebieten von Mehrzweckinvertern und AC-Antriebselementen oder dergleichen unter dem Gesichtspunkt der Energieeinsparung für Leistungsmodule oder dergleichen für eine variable Geschwindigkeitssteuerung von Drehstrommotoren verwendet. Obwohl IGBTs eine Kompromissbeziehung zwischen Schaltverlust und AN-Spannung oder SOA (sicherem Arbeitsbereich) aufweisen, gibt es eine Nachfrage für Vorrichtungen, welche niedrige Schaltverluste, niedrige AN-Spannung und einen großen SOA aufweisen.
  • Ein großer Teil einer AN-Spannung wird an einem Widerstand aus einer dicken n–-Typ-Driftschicht angelegt, welcher für das Aufrechterhalten einer Stehspannung erforderlich ist, und zum Verringern des Widerstands ist es wirksam, Löcher von der Rückfläche in der n–-Driftschicht anzusammeln, Leitfähigkeitsänderung zu aktivieren und den Widerstand der n–-Typ-Driftschicht zu verringern. Beispiele einer Vorrichtung mit einer verringerten AN-Spannung eines IGBT umfassen CSTBT (Graben-Gate-Bipolartransistor mit gespeicherten Trägern) und IEGT (durch Einspritzen verbesserter Gate-Transistor). In PTL 1 oder dergleichen ist ein Beispiel des CSTBT offenbart und in PTL 2 oder dergleichen ist ein Beispiel des IEGT offenbart.
  • Zitierliste
  • Patentliteratur
    • PTL 1: Japanische Patentanmeldung Nr. 3288218
    • PTL 2: Japanische Patentanmeldung Nr. 2950688
  • Kurzbeschreibung
  • Technisches Problem
  • Der CSTBT, welcher einer von Graben-IGBTs ist, weist eine unter einer p-Typ-Basisschicht angeordnete n+-Typ-Schicht auf. Einbauen der n+-Typ-Schicht ermöglicht, dass ein in einer n–-Typ-Driftschicht und einer n+-Typ-Schicht gebildetes Diffusionspotential Löcher von der hinteren Fläche in der n–-Typ-Driftschicht ansammelt und die AN-Spannung verringert. Wenn allerdings die Zellgröße steigt, steigt der Effekt der Trägeransammlung, fällt die AN-Spannung und das Merkmal wird verbessert, wohingegen ein Problem darin besteht, dass umgekehrt die Stehspannung fällt.
  • Die vorliegende Erfindung wurde ausgeführt, um die vorstehend beschriebenen Probleme zu lösen und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Verfahren zum Herstellen dieser bereitzustellen, welche geeignet sind, eine Stehspannung zu verbessern, während eine niedrige AN-Spannung gesichert wird.
  • Lösung des Problems
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist auf: ein n-Typ-Halbleitersubstrat; eine p-Typ-Basisschicht, welche auf einer Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet ist; eine n-Typ-Schicht, welche unter der p-Typ-Basisschicht auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet ist und eine größere Störstellenkonzentration aufweist, als das n-Typ-Halbleitersubstrat; eine n-Typ-Emitterschicht, welche auf der p-Typ-Basisschicht gebildet ist; einen ersten, einen zweiten und einen dritten Graben, welche auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet sind und durch die p-Typ-Basisschicht und die n-Typ-Schicht dringen; eine Graben-Gate-Elektrode, welche durch einen Isolierfilm in dem ersten Graben gebildet ist; eine Emitterelektrode, welche auf der p-Typ-Basisschicht und der n-Typ-Emitterschicht gebildet und jeweils mit der p-Typ-Basisschicht und der n-Typ-Emitterschicht elektrisch verbunden ist; eine p-Typ-Kollektorschicht, welche auf einer Seite einer Rückfläche des n-Typ-Halbleitersubstrats gebildet ist; eine mit der p-Typ-Kollektorschicht verbundene Kollektorelektrode; und einen p-Typ-Wannenbereich, welcher auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet ist, wobei ein Abstand zwischen dem ersten Graben und dem zweiten Graben kleiner als ein Abstand zwischen dem zweiten Graben und dem dritten Graben ist, die n-Typ-Emitterschicht in einem Zellbereich zwischen dem ersten Graben und dem zweiten Graben gebildet ist, der p-Typ-Wannenbereich in einem Dummy-Bereich zwischen dem zweiten Graben und dem dritten Graben gebildet ist, ein äußerstes Flächenteil des n-Typ-Halbleitersubstrats in dem Dummy-Bereich nur aus einem p-Typ besteht und der p-Typ-Wannenbereich tiefer als der erste, zweite und dritte Graben ist.
  • Vorteilhafte Wirkungen der Erfindung
  • In der vorliegenden Erfindung ist der p-Typ-Wannenbereich, welcher tiefer als die Gräben ist, in einem Bereich gebildet, welcher breiter als der MOS-Bereich ist. Folglich kann die Stehspannung bzw. „withstand voltage“ verbessert werden, während eine niedrige AN-Spannung gesichert wird.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 2 ist eine Querschnittsansicht, welche die Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 3 ist eine vergrößerte Draufsicht eines Teils der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • 4 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 5 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 6 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 7 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 8 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 9 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 10 ist eine Querschnittsansicht, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 11 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß dem Vergleichsbeispiel darstellt.
  • 12 ist ein Diagramm, welches ein Verhältnis zwischen einer Zellgröße und einer AN-Spannung des in einer Vorrichtungssimulation untersuchten IGBT darstellt.
  • 13 ist ein Diagramm, welches ein Verhältnis zwischen einer Zellgröße und einer Stehspannung des in einer Vorrichtungssimulation untersuchten IGBT darstellt.
  • 14 ist ein Diagramm, welches eine Verteilung eines elektrischen Feldes des in einer Vorrichtungssimulation untersuchten IGBT gemäß dem Vergleichsbeispiel darstellt, wenn die Stehspannung aufrechterhalten wird.
  • 15 ist ein Diagramm, welches eine Verteilung eines elektrischen Feldes des in einer Vorrichtungssimulation untersuchten IGBT gemäß dem ersten Ausführungsbeispiel darstellt, wenn die Stehspannung aufrechterhalten wird.
  • 16 ist eine Querschnittsansicht, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 17 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 18 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • Beschreibung der Ausführungsbeispiele
  • Eine Halbleitervorrichtung und ein Verfahren zum Herstellen dieser gemäß den Ausführungsbeispielen der vorliegenden Erfindung werden mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Zeichen gekennzeichnet und die wiederholte Beschreibung dieser kann weggelassen werden.
  • Erstes Ausführungsbeispiel
  • 1 ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Ein Abschlussbereich 2 zum Aufrechterhalten einer Stehspannung ist in einem Außenumfangsteil eines Transistorbereichs 1 eines IGBT gebildet. Wenn eine Spannung zwischen einem Emitter und einem Kollektor des IGBT angelegt wird, erstreckt sich im Abschlussbereich 2 eine Sperrschicht in eine seitliche Richtung, wodurch ein elektrisches Feld an dem Ende des Transistorbereichs 1 abgeschwächt wird.
  • 2 ist eine Querschnittsansicht, welche die Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt. In dem gesamten Transistorbereich 1, ausschließlich einem unwirksamen Bereich, wie etwa dem Abschlussbereich 2, ist eine p-Typ-Basisschicht 4 auf einer Seite einer Vorderfläche eines n-Typ-Halbleitersubstrats 3 gebildet und eine n+-Typ-Schicht 5 ist unter der p-Typ-Basisschicht 4 gebildet. Die n+-Typ-Schicht 5 weist eine höhere Störstellenkonzentration auf, als das n-Typ-Halbleitersubstrat 3. Eine n+-Typ-Emitterschicht 6 und eine p+-Typ-Kontaktschicht 7 sind auf der p-Typ-Basisschicht 4 gebildet. Gräben 8, 9 und 10 sind auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats 3 in dem Transistorbereich 1 so gebildet, dass sie die p-Typ-Basisschicht 4 und die n+-Typ-Schicht 5 penetrieren bzw. durchdringen. Ein p-Typ-Wannenbereich 11 ist auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats 3 gebildet.
  • Eine Graben-Gate-Elektrode 13 ist durch einen Isolierfilm 12 in den Gräben 8, 9 und 10 gebildet. Eine Emitterelektrode 14 ist auf der p-Typ-Basisschicht 4 und der n+-Typ-Emitterschicht 6 gebildet und ist mit diesen Schichten jeweils elektrisch verbunden. Ein Zwischenschicht-Isolierfilm 15 isoliert und trennt den p-Typ-Wannenbereich 11 von der Emitterelektrode 14. Eine n+-Typ-Pufferschicht 16 und eine p+-Kollektorschicht 17 sind auf der Seite der Rückfläche des n-Typ-Halbleitersubstrats 3 gebildet. Eine Kollektorelektrode 18 ist mit der p+-Typ-Kollektorschicht 17 verbunden.
  • Der Abstand zwischen dem Graben 8 und dem Graben 9 ist kleiner als der Abstand zwischen dem Graben 9 und dem Graben 10. Die n+-Typ-Emitterschicht 6 und die p+-Typ-Kontaktschicht 7 sind in einem schmaleren Zellbereich zwischen dem Graben 8 und dem Graben 9 gebildet, wodurch ein MOS-Transistorkanal gebildet wird. Der p-Typ-Wannenbereich 11 ist in einem breiteren Dummy-Bereich zwischen dem Graben 9 und dem Graben 10 gebildet. In dem Dummy-Bereich besteht der äußerste Flächenteil des n-Typ-Halbleitersubstrats 3 nur aus einem p-Typ-Typ. Der p-Typ-Wannenbereich 11 ist tiefer als die Gräben 8, 9 und 10. Allerdings ist der p-Typ-Wannenbereich 11 so angeordnet, dass er nicht das Merkmal des in dem schmaleren Bereich zwischen den Gräben gebildeten MOS-Transistors beeinflusst.
  • 3 ist eine vergrößerte Draufsicht eines Teils der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung. Der p-Typ-Wannenbereich 11 ist bei einer Draufsicht senkrecht zur Vorderfläche des n-Typ-Halbleitersubstrats 3 in voneinander getrennten Bereichen mehrfach vorhanden und die p-Typ-Wannenbereiche 11 sind so miteinander verbunden, dass sie die Endabschnitte der Gräben 8, 9 und 10 umschließen.
  • Als nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß den vorliegenden Ausführungsbeispielen beschrieben. 4 bis 10 sind Querschnittsansichten, welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Zuerst wird, wie in 4 dargestellt, eine p-Typ-Störstelle wie etwa B in die Vorderfläche des n-Typ-Halbleitersubstrats 3 unter Verwendung einer Photo-Gravur-Verfahrenstechnik und einer Einspritztechnik eingespritzt, um die p-Typ-Wannenbereiche 11 in dem Transistorbereich 1 und dem Abschlussbereich 2 selektiv zu bilden. Da benötigt wird, dass der p-Typ-Wannenbereich 11 eine große Diffusionstiefe von 5 µm oder mehr aufweist, wird die Störstelle mit einer hohen Energie von 1 MeV oder mehr unter Verwendung eines MeV-Einspritzers eingespritzt, sodass eine Konzentrationsspitze in dem Substrat gebildet wird.
  • Daraufhin wird, wie in 5 dargestellt, eine p-Typ-Störstelle wie etwa B unter Verwendung der Photo-Gravur-Verfahrenstechnik und der Einspritztechnik in den gesamten Transistorbereich 1 eingespritzt, um die p-Typ-Basisschicht 4 zu bilden und eine n-Typ-Störstelle wie etwa P wird eingespritzt, um die n+-Typ-Schicht 5 zu bilden. Um die Herstellungskosten durch verringern der Anzahl der Schritte zu verringern, werden die p-Typ-Basisschicht 4 und die n+-Typ-Schicht 5 bevorzugt durch Einspritzen von Störstellen unter Verwendung einer einzigen Maske gebildet. Als nächstes wird, wie in 6 dargestellt, eine n-Typ-Störstelle wie etwa As selektiv eingespritzt, um die n+-Typ-Emitterschicht 6 zu bilden.
  • Als nächstes werden, wie in 7 dargestellt, die Gräben 8, 9 und 10, welche die p-Typ-Basisschicht 4 und die n+-Typ-Schicht 5 durchdringen, durch Trockenätzen in der Seite der Vorderfläche des n-Typ-Halbleitersubstrats 3 gebildet. Durch CVD oder dergleichen wird dotiertes Polysilizium in den Gräben 8, 9 und 10 über den Isolierfilm 12 eingebettet, um die Graben-Gate-Elektrode 13 zu bilden.
  • Als nächstes wird, wie in 8 dargestellt, eine p-Typ-Störstelle wie etwa B eingespritzt und die p+-Typ-Kontaktschicht 7 wird selektiv gebildet. Nach dem Bilden des Zwischenschicht-Isolierfilms 15 wird als nächstes, wie in 9 dargestellt, ein Kontaktmuster gebildet. Als nächstes wird, wie in 10 dargestellt, die Emitterelektrode 14 unter Verwendung von Al oder AlSi oder dergleichen selektiv gebildet. Danach wird das n-Typ-Halbleitersubstrat 3 von der Rückfläche geerdet, sodass eine erwünschte Dicke erreicht wird und die n+-Typ-Pufferschicht 16 und die p+-Typ-Kollektorschicht 17 werden durch Einspritzen oder Aktivierungsglühen gebildet, um schließlich die Kollektorelektrode 18 zu bilden.
  • Als nächstes werden Auswirkungen dem vorliegenden Ausführungsbeispiel im Vergleich zu einem Vergleichsbeispiel beschrieben. 11 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß dem Vergleichsbeispiel darstellt. In dem Vergleichsbeispiel ist kein p-Typ-Wannenbereich 11 vorhanden. 12 ist ein Diagramm, welches ein Verhältnis zwischen einer Zellgröße und einer AN-Spannung des in einer Vorrichtungssimulation untersuchten IGBT darstellt. 13 ist ein Diagramm, welches ein Verhältnis zwischen einer Zellgröße und einer Stehspannung des in einer Vorrichtungssimulation untersuchten IGBT darstellt. 14 ist ein Diagramm, welches eine Verteilung eines elektrischen Feldes des in einer Vorrichtungssimulation untersuchten IGBT gemäß dem Vergleichsbeispiel darstellt, wenn die Stehspannung aufrechterhalten wird. 15 ist ein Diagramm, welches eine Verteilung eines elektrischen Feldes des in einer Vorrichtungssimulation untersuchten IGBT gemäß dem ersten Ausführungsbeispiel darstellt, wenn die Stehspannung aufrechterhalten wird.
  • Wenn in dem Vergleichsbeispiel die Zellgröße steigt, steigt ein Effekt der Trägeransammlung, fällt die AN-Spannung und wird das Merkmal verbessert, wohingegen umgekehrt die Stehspannung fällt. Ursachen dafür werden mit Bezug auf 14 beschrieben. Wie in 14 von einer Punktlinie umschlossen dargestellt, wird außer am Graben-Gate 9 ein starkes elektrisches Feld in einem Übergang zwischen der p-Typ-Basisschicht 4 und der n+-Typ-Schicht 5 beobachtet. Aus diesem Grund nimmt das elektrische Feld zwischen den Gräben zu und fällt die Stehspannung, wenn die Zellgröße zunimmt.
  • Andererseits ist gemäß dem vorliegenden Ausführungsbeispiel der p-Typ-Wannenbereich 11, welcher tiefer als die Gräben ist, in einem Dummy-Bereich gebildet, der breiter als der Zellbereich ist. Wie in 15 dargestellt, schwächt das Vorhandensein des p-Typ-Wannenbereichs 11, im Vergleich zum Vergleichsbeispiel in 14, die Konzentration des elektrischen Feldes zwischen den Gräben. Aus diesem Grund kann, wie in 12 und 13 dargestellt, die Stehspannung verbessert werden, während eine niedrige AN-Spannung gesichert wird, auch wenn die Zellgröße zunimmt.
  • Der Zwischenschicht-Isolierfilm 15 isoliert und trennt den p-Typ-Wannenbereich 11 von der Emitterelektrode 14, wodurch Auslasspfade für Löcher geschlossen werden. Dies erleichtert das Ansammeln von Trägern in dem n-Typ-Halbleitersubstrat 3 in einem AN-Zustand und kann dadurch die AN-Spannung verringern.
  • Des Weiteren umschließen die p-Typ-Wannenbereiche 11 die Endabschnitte der Gräben 8, 9 und 10 und dadurch schwächen sie das elektrische Feld an den Grabenböden der Endabschnitte ab und können daher die Stehspannung verbessern.
  • Bevor die Gräben 8, 9 und 10 gebildet werden, werden die p-Typ-Wannenbereiche 11, die p-Typ-Basisschicht 4 und die n+-Typ-Schicht 5 in dieser Reihenfolge gebildet. Daher kann das Merkmal dadurch stabilisiert werden, dass die p-Typ-Wannenbereiche 11, welche Diffusionsschichten tiefer Träger sind, als erstes gebildet werden.
  • Des Weiteren werden der p-Typ-Wannenbereich 11, welcher in dem Abschlussbereich 2 den Transistorbereich 1 umschließend angeordnet ist und der p-Typ-Wannenbereich 11 zwischen dem Graben 9 und dem Graben 10 in dem gleichen Prozess gebildet. Es ist daher möglich, die Herstellungskosten durch Verringern der Anzahl von Schritten zu verringern.
  • Des Weiteren, da es möglich ist, eine Wärmebehandlungsdauer dadurch zu verringern, dass zum Bilden des p-Typ-Wannenbereichs 11 eine Störstelle mit einer vergrößerten Spanne an Ionen und mit einer hohen Energie von 1 MeV oder mehr eingespritzt wird, ist es möglich, die seitliche Diffusion des p-Typ-Wannenbereichs 11 zu verringern.
  • Zweites Ausführungsbeispiel
  • 16 ist eine Querschnittsansicht, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt. In dem vorliegenden Ausführungsbeispiel ist ein konkaver Abschnitt 19 auf einer Vorderfläche des n-Typ-Halbleitersubstrats 3 durch Ätzen gebildet. Der p-Typ-Wannenbereich 11 wird dadurch gebildet, dass die Störstelle in einen Teil eingespritzt wird, in welchem der konkave Abschnitt 19 gebildet ist.
  • Durch Bilden des konkaven Abschnitts 19 auf der Vorderfläche des n-Typ-Halbleitersubstrats 3 ist es möglich, den p-Typ-Wannenbereich 11 mit Tiefe zu bilden und dadurch die Stehspannung zu verbessern.
  • Da eine Wärmebehandlungsdauer, in welcher eine erwünschte Tiefe ausgehend von der Vorderfläche erhalten wird, um einen Betrag entsprechend der Bildung des konkaven Abschnitts 19 verringert werden kann, ist es ferner möglich, die seitliche Diffusion des p-Typ-Wannenbereichs 11 zu verringern. Da die Störstelle, auch wenn in einem Photo-Gravur-Verfahren des p-Typ-Wannenbereichs 11 und der Gräben oder dergleichen Herstellungsvariationen vorkommen, kaum zum schmalen MOS-Transistor-Bereich diffundiert ist, ist es möglich, Variationen der elektrischen Transistoreigenschaften zu beschränken.
  • Drittes Ausführungsbeispiel
  • 17 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Die n+-Typ-Emitterschichten 6 sind auf beiden Seiten des Grabens 8 gebildet und die Emitterelektrode 14 ist mit der p-Typ-Basisschicht 4 und der n+-Typ-Emitterschicht 6 auf beiden Seiten des Grabens 8 elektrisch verbunden. Da eine von einer Gate-Kollektor-Kapazität bestimmte Rückwirkungskapazität um mehr als in dem ersten Ausführungsbeispiel verringert werden kann, nimmt eine Schaltgeschwindigkeit zu und dadurch ist es möglich, Schaltverluste zu verringern.
  • Des Weiteren ist eine Dummy-Graben-Gate-Elektrode 21 in den Gräben 9 und 10 durch einen Isolierfilm 20 gebildet und mit der Emitterelektrode 14 elektrisch verbunden. Da der Zellbereich durch die Dummy-Graben-Gate-Elektrode 21 von einem Dummy-Bereich getrennt ist, der die Stehspannung aufrechterhält, ist es möglich, den Betrieb des Transistors zu stabilisieren.
  • Viertes Ausführungsbeispiel
  • 18 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Der Zwischenschicht-Isolierfilm 15 ist mit Öffnungen vorgesehen und der p-Typ-Wannenbereich 11 ist mit der Emitterelektrode 14 elektrisch verbunden.
  • Hierin wird in einer Übergangsituation, wie etwa, wenn ein IGBT geschaltet wird, durch den Betrieb eines npn-Transistors, welcher aus der n+-Typ-Emitterschicht 6, der p-Typ-Basisschicht 4 und dem n-Typ-Halbleitersubstrat 3 auf der Vorderfläche gebildet ist, einen Latch-Up-Effekt erzeugt. Um einen solchen Betrieb zu verhindern, ist es wirksam, einen von der Rückfläche in die p-Typ-Basisschicht 4 direkt unterhalb der n+-Typ-Emitterschicht 6 fließenden Lochstrom zu verringern.
  • Wie in dem vorliegenden Ausführungsbeispiel ist somit der p-Typ-Wannenbereich 11 mit der Emitterelektrode 14 verbunden und ein Lochstrom fließt demnach nicht zur Seite des MOS-Transistors, sondern zur Seite des p-Typ-Wannenbereichs 11. Obwohl dies verursacht, dass die AN-Spannung zunimmt, wird der Latch-Up-Widerstand verbessert.
  • Des Weiteren weist der p-Typ-Wannenbereich 11 bevorzugt eine höhere Störstellenkonzentration auf, als die p-Typ-Basisschicht 4. Dies vereinfacht das Fließen des Lochstroms in den p-Typ-Wannenbereich 11 mit niedrigem Widerstand und verbessert dadurch weiter den Latch-Up-Widerstand.
  • Es sei angemerkt, dass das Halbleitersubstrat nicht darauf beschränkt ist, aus Silizium gebildet zu sein, sondern kann aus einem Halbleiter mit großer Bandlücke gebildet sein, welcher eine größere Bandlücke als Silizium aufweist. Beispiele von Halbleitern mit großer Bandlücke umfassen Siliziumcarbid, Galliumnitrid-basiertes Material oder Diamant. Die aus einem solchen Halbleiter mit großer Bandlücke gebildete Halbleitervorrichtung weist eine hohe Stehspannung und eine hohe zulässige Stromdichte auf und kann deshalb verkleinert werden. Die Verwendung dieser verkleinerten Halbleitervorrichtung erlaubt ebenfalls das Verkleinern eines Halbleitermoduls, in welchem eine solche Vorrichtung eingebaut ist. Da die Halbleitervorrichtung einen hohen Wärmewiderstand aufweist, ist es des Weiteren möglich, Kühlrippen ihres Kühlkörpers zu verkleinern, ein Luftkühlsystem anstelle eines Wasserkühlsystems anzuwenden und weiter das Halbleitermodul zu verkleinern. Des Weiteren weist die Vorrichtung einen niedrigen Leistungsverlust und eine hohe Effizienz auf und deshalb ist es möglich, ein effizienteres Halbleitermodul bereitzustellen.
  • Bezugszeichenliste
    • 1
    Transistorbereich;
    2
    Abschlussbereich;
    3
    n-Typ-Halbleitersubstrat;
    4
    p-Typ-Basisschicht;
    5
    n+-Typ-Schicht;
    6
    n+-Typ-Emitterschicht;
    8, 9, 10
    Graben;
    11
    p-Typ-Wannenbereich;
    12, 20
    Isolierfilm;
    13
    Graben-Gate-Elektrode;
    14
    Emitterelektrode;
    15
    Zwischenschicht-Isolierfilm;
    17
    p+-TypKollektorschicht;
    18
    Kollektorelektrode;
    19
    konkaver Abschnitt;
    21
    Dummy-Graben-Gate-Elektrode

Claims (13)

  1. Halbleitervorrichtung, aufweisend ein n-Typ-Halbleitersubstrat; eine p-Typ-Basisschicht, welche auf einer Seite einer Vorderfläche des n-Typ-Halbleitersubstrats gebildet ist; eine n-Typ-Schicht, welche unter der p-Typ-Basisschicht auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet ist und eine größere Störstellenkonzentration aufweist, als das n-Typ-Halbleitersubstrat; eine n-Typ-Emitterschicht, welche auf der p-Typ-Basisschicht gebildet ist; erste, zweite und dritte Gräben, welche auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet sind und die p-Typ-Basisschicht und die n-Typ-Schicht durchdringen; eine Graben-Gate-Elektrode, welche durch einen Isolierfilm in dem ersten Graben gebildet ist; eine Emitterelektrode, welche auf der p-Typ-Basisschicht und der n-Typ-Emitterschicht gebildet und jeweils mit der p-Typ-Basisschicht und der n-Typ-Emitterschicht elektrisch verbunden ist; eine p-Typ-Kollektorschicht, welche auf einer Seite einer Rückfläche des n-Typ-Halbleitersubstrats gebildet ist; eine mit der p-Typ-Kollektorschicht verbundene Kollektorelektrode; und einen p-Typ-Wannenbereich, welcher auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats gebildet ist, wobei ein Abstand zwischen dem ersten Graben und dem zweiten Graben kleiner als ein Abstand zwischen dem zweiten Graben und dem dritten Graben ist, die n-Typ-Emitterschicht in einem Zellbereich zwischen dem ersten Graben und dem zweiten Graben gebildet ist, der p-Typ-Wannenbereich in einem Dummy-Bereich zwischen dem zweiten Graben und dem dritten Graben gebildet ist, ein äußerstes Flächenteil des n-Typ-Halbleitersubstrats in dem Dummy-Bereich nur aus einem p-Typ besteht, und der p-Typ-Wannenbereich tiefer als der erste, zweite und dritte Graben ist;
  2. Halbleitervorrichtung nach Anspruch 1, wobei der p-Typ-Wannenbereich bei einer Draufsicht senkrecht zur Vorderfläche des n-Typ-Halbleitersubstrats in voneinander getrennten Bereichen mehrfach vorhanden ist und die p-Typ-Wannenbereiche miteinander verbunden sind, um die Endabschnitte des ersten, zweiten und dritten Grabens zu umschließen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die n-Typ-Emitterschicht auf beiden Seiten des ersten Grabens gebildet ist und die Emitterelektrode mit der p-Typ-Basisschicht und der n-Typ-Emitterschicht auf beiden Seiten des ersten Grabens elektrisch verbunden ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, ferner aufweisend eine Dummy-Graben-Gate-Elektrode, welche in dem zweiten und dem dritten Graben durch einen Isolierfilm gebildet ist und mit der Emitterelektrode elektrisch verbunden ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, ferner ausweisend einen Zwischenschicht-Isolierfilm, welcher den p-Typ-Wannenbereich von der Emitterelektrode isoliert und trennt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei der p-Typ-Wannenbereich mit der Emitterelektrode elektrisch verbunden ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der p-Typ-Wannenbereich eine höhere Störstellenkonzentration aufweist, als die p-Typ-Basisschicht.
  8. Herstellungsverfahren für eine Halbleitervorrichtung, aufweisend Bilden einer p-Typ-Basisschicht auf einer Seite einer Vorderfläche eines n-Typ-Halbleitersubstrats; Bilden einer n-Typ-Schicht unter der p-Typ-Basisschicht auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats, wobei die n-Typ-Schicht eine höhere Störstellenkonzentration aufweist, als das n-Typ-Halbleitersubstrat; Bilden einer n-Typ-Emitterschicht auf der p-Typ-Basisschicht; Bilden eines ersten, zweiten und dritten Grabens auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats, wobei der erste, zweite und dritte Graben die p-Typ-Basisschicht und die n-Typ-Schicht penetrieren; Bilden einer Graben-Gate-Elektrode in dem ersten Graben durch einen Isolierfilm; Bilden einer Emitterelektrode auf der p-Typ-Basisschicht und der n-Typ-Emitterschicht, wobei die Emitterelektrode jeweils mit der p-Typ-Basisschicht und der n-Typ-Emitterschicht elektrisch verbunden ist; Bilden einer p-Typ-Kollektorschicht auf einer Seite einer Rückfläche des n-Typ-Halbleitersubstrats; Bilden einer Kollektorelektrode, welche mit der p-Typ-Kollektorschicht verbunden ist; und Bilden eines p-Typ-Wannenbereichs auf der Seite der Vorderfläche des n-Typ-Halbleitersubstrats, wobei ein Abstand zwischen dem ersten Graben und dem zweiten Graben kleiner als ein Abstand zwischen dem zweiten Graben und dem dritten Graben ist, die n-Typ-Emitterschicht in einem Zellbereich zwischen dem ersten Graben und dem zweiten Graben gebildet ist, der p-Typ-Wannenbereich in einem Dummy-Bereich zwischen dem zweiten Graben und dem dritten Graben gebildet ist, ein äußerstes Flächenteil des n-Typ-Halbleitersubstrats in dem Dummy-Bereich nur aus einem p-Typ besteht, und der p-Typ-Wannenbereich tiefer als der erste, zweite und dritte Graben ist.
  9. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 8, aufweisend: Bilden eines konkaven Abschnitts auf der Vorderfläche des n-Typ-Halbleitersubstrats durch Ätzen; und Bilden des p-Typ-Wannenbereichs durch Einspritzen einer Störstelle in einen Teil des n-Typ-Halbleitersubstrats, in welchem der konkave Abschnitt gebildet ist.
  10. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 8 oder 9, wobei der p-Typ-Wannenbereich, die p-Typ-Basisschicht und die n-Typ-Schicht in dieser Reihenfolge gebildet werden, bevor der erste, zweite und dritte Graben gebildet werden.
  11. Herstellungsverfahren für eine Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei die p-Typ-Basisschicht und die n-Typ-Schicht durch Einspritzen von Störstellen unter Verwendung einer einzigen Maske gebildet werden.
  12. Herstellungsverfahren für eine Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei der p-Typ-Wannenbereich in einem Abschlussbereich, welcher einen Transistorbereich und den p-Typ-Wannenbereich zwischen dem zweiten Graben und dem dritten Graben umschließend angeordnet ist, in dem gleichen Prozess gebildet werden.
  13. Herstellungsverfahren für eine Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei eine Störstelle mit einer Energie von 1 MeV oder mehr zum Bilden des p-Typ-Wannenbereichs eingespritzt wird.
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