JPH10321848A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】ドレインにサージが印加された場合にゲートが
破壊されない構造を形成し、かつ微細化を推進できるパ
ワーＭＯＳＦＥＴの製造方法を提供する。 【解決手段】ｐ型ベース領域の形成される半導体基体
（ｎ型ドレイン領域）２０２の表面の一部に凹部を形成
し、その後ｐ型ベース領域２０８をイオン注入および拡
散によって形成することで、凹部下でｐ型ベース領域の
底部に凸部２０９を形成し、ｐ型ベース領域の凸部２０
９とｎ型ドレイン領域２０２との接合でツェナダイオー
ドを形成する製造方法。基板表面に凹部を形成すること
により、イオン注入および熱拡散によって形成するｐ型
ベース領域の底部を凸状に形成でき、横方向拡散が微細
化を妨げる高濃度ｐ型領域を形成せずに、サージからゲ
ートを保護するツェナダイオードを形成できるので、保
護機能を持たせながら微細化を実現できる。
破壊されない構造を形成し、かつ微細化を推進できるパ
ワーＭＯＳＦＥＴの製造方法を提供する。 【解決手段】ｐ型ベース領域の形成される半導体基体
（ｎ型ドレイン領域）２０２の表面の一部に凹部を形成
し、その後ｐ型ベース領域２０８をイオン注入および拡
散によって形成することで、凹部下でｐ型ベース領域の
底部に凸部２０９を形成し、ｐ型ベース領域の凸部２０
９とｎ型ドレイン領域２０２との接合でツェナダイオー
ドを形成する製造方法。基板表面に凹部を形成すること
により、イオン注入および熱拡散によって形成するｐ型
ベース領域の底部を凸状に形成でき、横方向拡散が微細
化を妨げる高濃度ｐ型領域を形成せずに、サージからゲ
ートを保護するツェナダイオードを形成できるので、保
護機能を持たせながら微細化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にパワーＭＯＳＦＥＴ（Ｕ字型ゲートＭＯＳＦ
ＥＴを含む）の製造方法に関する。
方法、特にパワーＭＯＳＦＥＴ（Ｕ字型ゲートＭＯＳＦ
ＥＴを含む）の製造方法に関する。
【０００２】
【従来の技術】図８および図９は従来の縦型パワーＭＯ
ＳＦＥＴの製造工程の一例を示す断面図であり、（ａ）
〜（ｅ）は一連の工程を示している。まず、図８（ａ）
で、高濃度ｎ型半導体基板３０１上に低濃度ｎ型エピタ
キシャル層３０２を形成する。次に、図８（ｂ）で、ｎ
型エピタキシャル層３０２の表面に部分的にｐ型不純物
をイオン注入し、熱拡散を行い、高濃度ｐ型領域３０３
を形成する。次に、図８（ｃ）で、ｎ型エピタキシャル
層３０２上にゲート酸化膜３０４を形成し、ゲート酸化
膜３０４上に多結晶シリコン等のゲート電極３０５を形
成する。次に、図９（ｄ）で、ゲート電極３０５をマス
クとしてｐ型不純物をイオン注入し、熱拡散を行い、ｐ
型ベース領域３０６を形成する。ここで高濃度ｐ型領域
３０３は、ｐ型ベース領域３０６の熱拡散によってさら
に拡散され、高濃度ｎ型基板３０１まで達し、高濃度ｐ
型領域３０９となる。さらにｎ型ソース領域３０７およ
びｐ型ベースコンタクト領域３０８を形成する。次に、
図９（ｅ）で、ゲート電極の上面および側面に絶縁層間
膜３１０を形成する。それからソース領域３０７および
ベースコンタクト領域３０８に接続されるようにソース
電極３１１を形成する。さらに、高濃度ｎ型半導体基板
３０１の下面にドレイン電極３１２を形成する。
ＳＦＥＴの製造工程の一例を示す断面図であり、（ａ）
〜（ｅ）は一連の工程を示している。まず、図８（ａ）
で、高濃度ｎ型半導体基板３０１上に低濃度ｎ型エピタ
キシャル層３０２を形成する。次に、図８（ｂ）で、ｎ
型エピタキシャル層３０２の表面に部分的にｐ型不純物
をイオン注入し、熱拡散を行い、高濃度ｐ型領域３０３
を形成する。次に、図８（ｃ）で、ｎ型エピタキシャル
層３０２上にゲート酸化膜３０４を形成し、ゲート酸化
膜３０４上に多結晶シリコン等のゲート電極３０５を形
成する。次に、図９（ｄ）で、ゲート電極３０５をマス
クとしてｐ型不純物をイオン注入し、熱拡散を行い、ｐ
型ベース領域３０６を形成する。ここで高濃度ｐ型領域
３０３は、ｐ型ベース領域３０６の熱拡散によってさら
に拡散され、高濃度ｎ型基板３０１まで達し、高濃度ｐ
型領域３０９となる。さらにｎ型ソース領域３０７およ
びｐ型ベースコンタクト領域３０８を形成する。次に、
図９（ｅ）で、ゲート電極の上面および側面に絶縁層間
膜３１０を形成する。それからソース領域３０７および
ベースコンタクト領域３０８に接続されるようにソース
電極３１１を形成する。さらに、高濃度ｎ型半導体基板
３０１の下面にドレイン電極３１２を形成する。
【０００３】上記のごとき図８および図９に示した製造
工程によって製造したパワーＭＯＳＦＥＴは、高濃度ｐ
型領域３０９と高濃度ｎ型半導体基板３０１との接合部
においてツェナダイオードを形成している。このツェナ
ダイオードは、例えばドレイン電極３１２にサージが印
加された場合に、そのサージ電流をツェナダイオードを
通じてソース電極３１１側に流すことにより、サージに
よるゲート酸化膜の破壊を防止する機能を有する。
工程によって製造したパワーＭＯＳＦＥＴは、高濃度ｐ
型領域３０９と高濃度ｎ型半導体基板３０１との接合部
においてツェナダイオードを形成している。このツェナ
ダイオードは、例えばドレイン電極３１２にサージが印
加された場合に、そのサージ電流をツェナダイオードを
通じてソース電極３１１側に流すことにより、サージに
よるゲート酸化膜の破壊を防止する機能を有する。
【０００４】
【発明が解決しようとする課題】上記のツェナダイオー
ドにおいて、ツェナ耐圧（素子全体の耐圧）は、ブレー
クダウンが確実にツェナ部で発生するようにするため、
或る程度チャネル耐圧よりも低くなるように形成する必
要があり、高濃度ｐ型領域３０９はｐ型ベース領域３０
６よりも深く形成し、高濃度ｎ型半導体基板３０１に接
近させる必要がある。しかし、高濃度ｐ型領域３０９を
深く形成すると、横方向にも不純物が拡散することにな
り、結果としてＭＯＳＦＥＴのチャネルに高濃度ｐ型領
域３０９がかかっていまい、素子として動作しなくなる
おそれがあり、素子の微細化を妨げることになる、とい
う問題があった。
ドにおいて、ツェナ耐圧（素子全体の耐圧）は、ブレー
クダウンが確実にツェナ部で発生するようにするため、
或る程度チャネル耐圧よりも低くなるように形成する必
要があり、高濃度ｐ型領域３０９はｐ型ベース領域３０
６よりも深く形成し、高濃度ｎ型半導体基板３０１に接
近させる必要がある。しかし、高濃度ｐ型領域３０９を
深く形成すると、横方向にも不純物が拡散することにな
り、結果としてＭＯＳＦＥＴのチャネルに高濃度ｐ型領
域３０９がかかっていまい、素子として動作しなくなる
おそれがあり、素子の微細化を妨げることになる、とい
う問題があった。
【０００５】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、ドレインにサージ
が印加された場合にゲートが破壊されないような構造を
形成しながらも、微細化（集積化）を推進することが出
来るパワーＭＯＳＦＥＴの製造方法を提供することを目
的とする。
解決するためになされたものであり、ドレインにサージ
が印加された場合にゲートが破壊されないような構造を
形成しながらも、微細化（集積化）を推進することが出
来るパワーＭＯＳＦＥＴの製造方法を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては特許請求の範囲に記載するよう
な構成をとる。すなわち、請求項１に記載の発明におい
ては、ｎ型ドレイン領域となるｎ型半導体基体の第１主
面表面に、ｐ型べース領域を形成し、前記ｐ型ベース領
域表面にｎ型ソース領域およびｐ型ベースコンタクト領
域を形成し、前記ｐ型ベース領域上にゲート酸化膜を介
してゲート電極を形成し、前記ｎ型ソース領域と前記ｐ
型ベースコンタクト領域にソース電極を接続し、前記ｎ
型ドレイン領域にドレイン電極を接続する、半導体装置
の製造方法において、前記ｐ型ベース領域の形成される
前記ｎ型半導体基体の第１主面表面の一部に凹部を形成
し、その後に前記ｐ型ベース領域をイオン注入および拡
散によって形成することにより、前記凹部下で前記ｐ型
ベース領域の底部に凸部を形成し、前記ｐ型ベース領域
の凸部と前記ｎ型ドレイン領域との接合でツェナダイオ
ードを形成するように構成している。
めに、本発明においては特許請求の範囲に記載するよう
な構成をとる。すなわち、請求項１に記載の発明におい
ては、ｎ型ドレイン領域となるｎ型半導体基体の第１主
面表面に、ｐ型べース領域を形成し、前記ｐ型ベース領
域表面にｎ型ソース領域およびｐ型ベースコンタクト領
域を形成し、前記ｐ型ベース領域上にゲート酸化膜を介
してゲート電極を形成し、前記ｎ型ソース領域と前記ｐ
型ベースコンタクト領域にソース電極を接続し、前記ｎ
型ドレイン領域にドレイン電極を接続する、半導体装置
の製造方法において、前記ｐ型ベース領域の形成される
前記ｎ型半導体基体の第１主面表面の一部に凹部を形成
し、その後に前記ｐ型ベース領域をイオン注入および拡
散によって形成することにより、前記凹部下で前記ｐ型
ベース領域の底部に凸部を形成し、前記ｐ型ベース領域
の凸部と前記ｎ型ドレイン領域との接合でツェナダイオ
ードを形成するように構成している。
【０００７】上記のように、基板表面に凹部を形成する
ことにより、イオン注入および熱拡散によって形成する
ｐ型ベース領域の底部を凸状に形成できる。これによっ
て従来のようにｐ型ベース領域形成後にさらに横方向拡
散が微細化を妨げる高濃度ｐ型領域を形成せずに、ｐ型
ベース領域のチャネル部分よりも深い部分で確実にブレ
ークダウンを起こさせることが出来、ドレインに印加さ
れるサージからゲートを保護することが出来る。なお、
上記の構成は、例えば図１および図２に示した後記第一
の実施の形態に示すパワーＭＯＳＦＥＴの製造方法に相
当する。
ことにより、イオン注入および熱拡散によって形成する
ｐ型ベース領域の底部を凸状に形成できる。これによっ
て従来のようにｐ型ベース領域形成後にさらに横方向拡
散が微細化を妨げる高濃度ｐ型領域を形成せずに、ｐ型
ベース領域のチャネル部分よりも深い部分で確実にブレ
ークダウンを起こさせることが出来、ドレインに印加さ
れるサージからゲートを保護することが出来る。なお、
上記の構成は、例えば図１および図２に示した後記第一
の実施の形態に示すパワーＭＯＳＦＥＴの製造方法に相
当する。
【０００８】次に、請求項２に記載の発明においては、
ｎ型ドレイン領域となるｎ型半導体基体の第１主面表面
に、ｐ型べース領域を形成し、前記ｐ型ベース領域表面
にｎ型ソース領域およびｐ型ベースコンタクト領域を形
成し、前記ｐ型ベース領域表面からＵ字型溝を形成し、
Ｕ字型溝の底面および側面に酸化膜を形成し、さらにＵ
字型溝を導電材料（例えば多結晶シリコン等）で埋め込
んでＵ字型ゲート電極を形成し、前記ｎ型ソース領域と
前記ｐ型ベースコンタクト領域にソース電極を接続し、
前記ｎ型ドレイン領域にドレイン電極を接続する、半導
体装置の製造方法において、前記ｐ型ベース領域の形成
される前記ｎ型半導体基体の第１主面表面の一部に凹部
を形成し、前記ｐ型ベース領域をイオン注入および拡散
によって形成することにより、前記凹部下で前記ｐ型ベ
ース領域の底部に凸部を形成し、前記ｐ型ベース領域の
凸部と前記ｎ型ドレイン領域との接合でツェナダイオー
ドを形成するように構成している。上記の構成は、例え
ば、図４および図５に示した後記第三の実施の形態に示
すＵ字型ゲートＭＯＳＦＥＴ（以下ＵＭＯＳと呼ぶ）の
製造方法に相当する。このように、ＵＭＯＳにおいても
本発明を適用することが出来る。
ｎ型ドレイン領域となるｎ型半導体基体の第１主面表面
に、ｐ型べース領域を形成し、前記ｐ型ベース領域表面
にｎ型ソース領域およびｐ型ベースコンタクト領域を形
成し、前記ｐ型ベース領域表面からＵ字型溝を形成し、
Ｕ字型溝の底面および側面に酸化膜を形成し、さらにＵ
字型溝を導電材料（例えば多結晶シリコン等）で埋め込
んでＵ字型ゲート電極を形成し、前記ｎ型ソース領域と
前記ｐ型ベースコンタクト領域にソース電極を接続し、
前記ｎ型ドレイン領域にドレイン電極を接続する、半導
体装置の製造方法において、前記ｐ型ベース領域の形成
される前記ｎ型半導体基体の第１主面表面の一部に凹部
を形成し、前記ｐ型ベース領域をイオン注入および拡散
によって形成することにより、前記凹部下で前記ｐ型ベ
ース領域の底部に凸部を形成し、前記ｐ型ベース領域の
凸部と前記ｎ型ドレイン領域との接合でツェナダイオー
ドを形成するように構成している。上記の構成は、例え
ば、図４および図５に示した後記第三の実施の形態に示
すＵ字型ゲートＭＯＳＦＥＴ（以下ＵＭＯＳと呼ぶ）の
製造方法に相当する。このように、ＵＭＯＳにおいても
本発明を適用することが出来る。
【０００９】次に、請求項３に記載の発明においては、
請求項１または請求項２に記載の発明において、前記凹
部にｐ型不純物をイオン注入し、拡散することにより、
前記ｐ型ベース領域よりも高濃度のｐ型領域を形成し、
前記高濃度ｐ型領域と前記ｎ型ドレイン領域との接合で
ツェナダイオードを形成するように構成している。上記
のように構成することにより、高濃度ｐ型領域の縦方向
の拡散を凹みの分だけ縮小することができ、それにとも
ない横方向の拡散も縮小できるので、凹部なしの場合に
比較して微細化が可能になる。またｐ型ベース領域の不
純物濃度に関係なくツェナ耐圧を独立して決定できると
いう長所がある。この構成は、例えば図６および図７に
示した第四の実施の形態に相当する。
請求項１または請求項２に記載の発明において、前記凹
部にｐ型不純物をイオン注入し、拡散することにより、
前記ｐ型ベース領域よりも高濃度のｐ型領域を形成し、
前記高濃度ｐ型領域と前記ｎ型ドレイン領域との接合で
ツェナダイオードを形成するように構成している。上記
のように構成することにより、高濃度ｐ型領域の縦方向
の拡散を凹みの分だけ縮小することができ、それにとも
ない横方向の拡散も縮小できるので、凹部なしの場合に
比較して微細化が可能になる。またｐ型ベース領域の不
純物濃度に関係なくツェナ耐圧を独立して決定できると
いう長所がある。この構成は、例えば図６および図７に
示した第四の実施の形態に相当する。
【００１０】
【発明の効果】本発明においては以下のような効果があ
る。第一に、基板表面に凹部を形成することにより、イ
オン注入および熱拡散によって形成するｐ型ベース領域
の底部を凸状に形成でき、横方向拡散が微細化を妨げる
高濃度ｐ型領域を形成せずに、ドレインに印加されるサ
ージからゲートを保護するツェナダイオードを形成でき
る。したがって保護機能を持たせながら微細化を実現す
ることが出来る。
る。第一に、基板表面に凹部を形成することにより、イ
オン注入および熱拡散によって形成するｐ型ベース領域
の底部を凸状に形成でき、横方向拡散が微細化を妨げる
高濃度ｐ型領域を形成せずに、ドレインに印加されるサ
ージからゲートを保護するツェナダイオードを形成でき
る。したがって保護機能を持たせながら微細化を実現す
ることが出来る。
【００１１】第二に、ドレインに印加されるサージから
ゲートを保護するツェナダイオードを形成するために高
濃度ｐ型領域を形成する場合においても、基板表面に凹
部を形成することにより、縦方向の拡散を縮小でき、ひ
いては横方向の拡散も抑制できるので、基板表面に凹部
を形成しない場合よりも微細化が可能になる。
ゲートを保護するツェナダイオードを形成するために高
濃度ｐ型領域を形成する場合においても、基板表面に凹
部を形成することにより、縦方向の拡散を縮小でき、ひ
いては横方向の拡散も抑制できるので、基板表面に凹部
を形成しない場合よりも微細化が可能になる。
【００１２】また、ｎ型ソース領域およびｐ型ベースコ
ンタクト領域とソース電極との接合面積が増加し、その
コンタクト抵抗を低減することもできる。さらに、素子
の微細化ができる結果、素子全体の大電力化が図れる。
換言すれば、素子全体としてのオン抵抗を低減すること
が出来る。
ンタクト領域とソース電極との接合面積が増加し、その
コンタクト抵抗を低減することもできる。さらに、素子
の微細化ができる結果、素子全体の大電力化が図れる。
換言すれば、素子全体としてのオン抵抗を低減すること
が出来る。
【００１３】
【発明の実施の形態】以下、本発明を実施の形態に基づ
いて説明する。図１および図２は本発明に係る製造工程
の第一の実施の形態を示す断面図であり、（ａ）〜
（ｅ）は一連の工程を示している。なお、第一の実施の
形態は縦型パワーＭＯＳＦＥＴの製造方法を示してい
る。
いて説明する。図１および図２は本発明に係る製造工程
の第一の実施の形態を示す断面図であり、（ａ）〜
（ｅ）は一連の工程を示している。なお、第一の実施の
形態は縦型パワーＭＯＳＦＥＴの製造方法を示してい
る。
【００１４】まず、図１（ａ）で、高濃度ｎ型半導体基
板２０１上に低濃度ｎ型エピタキシャル層２０２を形成
する。次に、図１（ｂ）で、ｎ型エピタキシャル層２０
２表面に凹部２０３を図示のようにテーパー状に形成す
る。凹部２０３を形成する方法としては、シリコンを直
接エッチングする方法や、凹部２０３を形成する部分を
局所的に酸化し、その酸化膜を除去するという方法など
が考えられる。次に、図１（ｃ）で、低濃度ｎ型エピタ
キシャル層２０２上で凹部２０３が形成されていない領
域の一部にゲート酸化膜２０４を形成し、ゲート電極と
なる多結晶シリコン層２０５をゲート酸化膜２０４上に
形成する。次に、図２（ｄ）で、低濃度ｎ型エピタキシ
ャル層２０２表面にｐ型ベース領域２０６を形成する。
ｐ型ベース領域２０６表面にはｎ型ソース領域２０７お
よびｐ型ベースコンタクト領域２０８を形成する。ここ
でｐ型ベース領域２０６はイオン注入および熱拡散によ
って形成されるが、先に凹部２０３を形成しているの
で、拡散が凹部２０３の形状に添って行なわれ、ｐ型ベ
ース領域２０６の底面には凸部２０９が形成される。な
お、ここではｐ型ベース領域２０６およびｎ型ソース領
域２０７は多結晶シリコン層２０５の端部を利用し、い
わゆる二重拡散で形成する。
板２０１上に低濃度ｎ型エピタキシャル層２０２を形成
する。次に、図１（ｂ）で、ｎ型エピタキシャル層２０
２表面に凹部２０３を図示のようにテーパー状に形成す
る。凹部２０３を形成する方法としては、シリコンを直
接エッチングする方法や、凹部２０３を形成する部分を
局所的に酸化し、その酸化膜を除去するという方法など
が考えられる。次に、図１（ｃ）で、低濃度ｎ型エピタ
キシャル層２０２上で凹部２０３が形成されていない領
域の一部にゲート酸化膜２０４を形成し、ゲート電極と
なる多結晶シリコン層２０５をゲート酸化膜２０４上に
形成する。次に、図２（ｄ）で、低濃度ｎ型エピタキシ
ャル層２０２表面にｐ型ベース領域２０６を形成する。
ｐ型ベース領域２０６表面にはｎ型ソース領域２０７お
よびｐ型ベースコンタクト領域２０８を形成する。ここ
でｐ型ベース領域２０６はイオン注入および熱拡散によ
って形成されるが、先に凹部２０３を形成しているの
で、拡散が凹部２０３の形状に添って行なわれ、ｐ型ベ
ース領域２０６の底面には凸部２０９が形成される。な
お、ここではｐ型ベース領域２０６およびｎ型ソース領
域２０７は多結晶シリコン層２０５の端部を利用し、い
わゆる二重拡散で形成する。
【００１５】次に、図２（ｅ）で、ゲート電極２０５の
上面および側面に層間絶縁膜２１０を形成し、その後ソ
ース電極２１１をｎ型ソース領域２０７およびｐ型ベー
スコンタクト領域２０８に接続されるように形成する。
また高濃度ｎ型半導体基板２０１の下面にはドレイン電
極２１２が形成される。
上面および側面に層間絶縁膜２１０を形成し、その後ソ
ース電極２１１をｎ型ソース領域２０７およびｐ型ベー
スコンタクト領域２０８に接続されるように形成する。
また高濃度ｎ型半導体基板２０１の下面にはドレイン電
極２１２が形成される。
【００１６】上記の製造工程によって形成された縦型Ｍ
ＯＳＦＥＴは、ベース領域２０６底部に凸部２０９が形
成され、これがドレイン・ソース間に逆方向接続された
ツェナダイオードとして働く。そして上記の工程で、熱
拡散によって高濃度ｎ型基板２０１中の不純物が低濃度
ｎ型エピタキシャル層２０２へ拡散するため、ツェナ耐
圧はチャネル耐圧よりも低くなる。したがってドレイン
にサージが印加された場合には、サージ電流がドレイン
から上記ツェナダイオードを通じてソースに流れ、サー
ジによるゲートの破壊を防止することができる。また、
従来例のように高濃度ｐ型領域を形成しないため、高濃
度ｐ型領域の横方向拡散を考慮することなしに微細化を
進めることができる。
ＯＳＦＥＴは、ベース領域２０６底部に凸部２０９が形
成され、これがドレイン・ソース間に逆方向接続された
ツェナダイオードとして働く。そして上記の工程で、熱
拡散によって高濃度ｎ型基板２０１中の不純物が低濃度
ｎ型エピタキシャル層２０２へ拡散するため、ツェナ耐
圧はチャネル耐圧よりも低くなる。したがってドレイン
にサージが印加された場合には、サージ電流がドレイン
から上記ツェナダイオードを通じてソースに流れ、サー
ジによるゲートの破壊を防止することができる。また、
従来例のように高濃度ｐ型領域を形成しないため、高濃
度ｐ型領域の横方向拡散を考慮することなしに微細化を
進めることができる。
【００１７】さらに、ｎ型ソース領域２０７およびｐ型
ベースコンタクト領域２０８とソース電極２１１との接
合面積が増加し、そのコンタクト抵抗を低減することも
できる。
ベースコンタクト領域２０８とソース電極２１１との接
合面積が増加し、そのコンタクト抵抗を低減することも
できる。
【００１８】次に、図３は、本発明の第二の実施の形態
を示す断面図であり、ドレイン電極をソース電極および
ゲート電極と同じ表面側に形成する横型ＭＯＳＦＥＴに
本発明を適用した場合を示す。図３において、２１０は
層間絶縁膜、２１１はソース電極、２２６はｎ型ドレイ
ンコンタクト領域、２２７はドレイン電極であり、その
他、図２と同符号は同じものを示す。また、２０６〜２
０９の部分を形成する製造工程は、前記第一の実施の形
態と同じである。このような横型ＭＯＳＦＥＴに本発明
を適用した場合においても、前記第一の実施の形態と同
様の効果が得られる。
を示す断面図であり、ドレイン電極をソース電極および
ゲート電極と同じ表面側に形成する横型ＭＯＳＦＥＴに
本発明を適用した場合を示す。図３において、２１０は
層間絶縁膜、２１１はソース電極、２２６はｎ型ドレイ
ンコンタクト領域、２２７はドレイン電極であり、その
他、図２と同符号は同じものを示す。また、２０６〜２
０９の部分を形成する製造工程は、前記第一の実施の形
態と同じである。このような横型ＭＯＳＦＥＴに本発明
を適用した場合においても、前記第一の実施の形態と同
様の効果が得られる。
【００１９】次に、図４および図５は、本発明に係る製
造工程の第三の実施の形態を示す断面図であり、（ａ）
〜（ｅ）は一連の工程を示している。この実施の形態は
本発明を縦型ＵＭＯＳに適用したものである。
造工程の第三の実施の形態を示す断面図であり、（ａ）
〜（ｅ）は一連の工程を示している。この実施の形態は
本発明を縦型ＵＭＯＳに適用したものである。
【００２０】まず、図４（ａ）、（ｂ）は前記図１と同
様である。次に、図４（ｃ）で、ｐ型ベース領域２１３
をイオン注入および熱拡散によって形成する。この際、
前記第一の実施の形態の場合と同様に、（ｂ）で形成し
た凹部２０３によって、ｐ型ベース領域２１３の底部に
は凸部２１４が形成される。その後ｎ型ソース領域２１
５およびｐ型ベースコンタクト領域２１６を形成する。
次に、図５（ｄ）で、Ｕ字型ゲート２１７を形成する。
ｎ型ソース領域２１５の表面からｐ型ベース領域２１３
の下方までＵ字型の溝２１８を形成し、そのＵ字型溝２
１８の底部および側面にゲート酸化膜２１９を形成す
る。その後、Ｕ字型溝２１８中を多結晶シリコン層２２
０で埋め込み、ゲート電極２１７を形成する。次に、図
５（ｅ）で、ゲート電極２１５の上面に酸化膜２２１を
形成し、その後、ソース電極２２２をｎ型ソース領域２
１５およびｐ型ベースコンタクト領域２１６に接続する
ように形成する。さらに高濃度ｎ型半導体基板２０１の
下面にドレイン電極２２３を形成する。
様である。次に、図４（ｃ）で、ｐ型ベース領域２１３
をイオン注入および熱拡散によって形成する。この際、
前記第一の実施の形態の場合と同様に、（ｂ）で形成し
た凹部２０３によって、ｐ型ベース領域２１３の底部に
は凸部２１４が形成される。その後ｎ型ソース領域２１
５およびｐ型ベースコンタクト領域２１６を形成する。
次に、図５（ｄ）で、Ｕ字型ゲート２１７を形成する。
ｎ型ソース領域２１５の表面からｐ型ベース領域２１３
の下方までＵ字型の溝２１８を形成し、そのＵ字型溝２
１８の底部および側面にゲート酸化膜２１９を形成す
る。その後、Ｕ字型溝２１８中を多結晶シリコン層２２
０で埋め込み、ゲート電極２１７を形成する。次に、図
５（ｅ）で、ゲート電極２１５の上面に酸化膜２２１を
形成し、その後、ソース電極２２２をｎ型ソース領域２
１５およびｐ型ベースコンタクト領域２１６に接続する
ように形成する。さらに高濃度ｎ型半導体基板２０１の
下面にドレイン電極２２３を形成する。
【００２１】通常のゲート構造のＭＯＳＦＥＴはＪ−Ｆ
ＥＴ抵抗（チャネルが空乏層によって狭められることに
よる抵抗分）を持つが、ＵＭＯＳはＪ−ＦＥＴ抵抗を持
たないため、通常のゲート構造のＭＯＳＦＥＴよりも微
細化できるが、従来例のように高濃度ｐ型領域を形成
し、ドレイン・ソース間にツェナダイオードを形成する
ことは、高濃度ｐ型領域の横方向の広がりのため困難で
ある。その点、本発明においては、図４、図５に示した
ように、高濃度ｐ型領域を形成することなく、ドレイン
・ソース間にツェナダイオードが形成できるため、微細
化が可能である。また、ｎ型ソース領域２１５およびｐ
型ベースコンタクト領域２１６とソース電極２２２との
接合面積が増加し、そのコンタクト抵抗を低減すること
もできる。
ＥＴ抵抗（チャネルが空乏層によって狭められることに
よる抵抗分）を持つが、ＵＭＯＳはＪ−ＦＥＴ抵抗を持
たないため、通常のゲート構造のＭＯＳＦＥＴよりも微
細化できるが、従来例のように高濃度ｐ型領域を形成
し、ドレイン・ソース間にツェナダイオードを形成する
ことは、高濃度ｐ型領域の横方向の広がりのため困難で
ある。その点、本発明においては、図４、図５に示した
ように、高濃度ｐ型領域を形成することなく、ドレイン
・ソース間にツェナダイオードが形成できるため、微細
化が可能である。また、ｎ型ソース領域２１５およびｐ
型ベースコンタクト領域２１６とソース電極２２２との
接合面積が増加し、そのコンタクト抵抗を低減すること
もできる。
【００２２】なお、上記第三の実施の形態は、縦型ＵＭ
ＯＳについて述べたが、ドレイン電極をソース電極およ
びゲート電極と同じ表面側に形成する横型ＵＭＯＳの場
合でも同様の効果が得られる。
ＯＳについて述べたが、ドレイン電極をソース電極およ
びゲート電極と同じ表面側に形成する横型ＵＭＯＳの場
合でも同様の効果が得られる。
【００２３】次に、図６および図７は、本発明に係る製
造工程の第四の実施の形態を示す断面図である。この実
施の形態は、前記図４、図５に示した第三の実施の形態
において、低濃度ｎ型エピタキシャル層２０２表面に形
成した凹部２０３中に、ｐ型不純物のイオン注入および
拡散工程を付加して高濃度ｐ型領域２２４を形成し、そ
の後、ｐ型ベース領域２１３の拡散工程によって高濃度
ｐ型領域２２５を形成するものである。このようにする
ことにより、高濃度ｐ型領域２２５の縦方向の拡散を凹
みの分だけ縮小することができ、それにともない横方向
の拡散も縮小できる。すなわち、基板表面からの高濃度
ｐ型領域２２５の深さを同じにした場合、凹部の部分だ
け縦方向の拡散距離が短くなるため、その分だけ横方向
の拡散距離も抑えられる。そのため凹部なしの場合に比
較して微細化が可能になる。
造工程の第四の実施の形態を示す断面図である。この実
施の形態は、前記図４、図５に示した第三の実施の形態
において、低濃度ｎ型エピタキシャル層２０２表面に形
成した凹部２０３中に、ｐ型不純物のイオン注入および
拡散工程を付加して高濃度ｐ型領域２２４を形成し、そ
の後、ｐ型ベース領域２１３の拡散工程によって高濃度
ｐ型領域２２５を形成するものである。このようにする
ことにより、高濃度ｐ型領域２２５の縦方向の拡散を凹
みの分だけ縮小することができ、それにともない横方向
の拡散も縮小できる。すなわち、基板表面からの高濃度
ｐ型領域２２５の深さを同じにした場合、凹部の部分だ
け縦方向の拡散距離が短くなるため、その分だけ横方向
の拡散距離も抑えられる。そのため凹部なしの場合に比
較して微細化が可能になる。
【００２４】また、ツェナ耐圧は高濃度ｐ型領域とｎ型
基板とで決まるため、ｐ型ベース領域の不純物濃度に関
係なくツェナ耐圧を独立して決定できるという長所があ
る。なお、図６、図７において、図４、図５と同符号は
同じものを示す。
基板とで決まるため、ｐ型ベース領域の不純物濃度に関
係なくツェナ耐圧を独立して決定できるという長所があ
る。なお、図６、図７において、図４、図５と同符号は
同じものを示す。
【００２５】上記第四の実施の形態においては、本発明
を縦型ＵＭＯＳについて適用した場合を示したが、横型
ＵＭＯＳや縦型および横型のパワーＭＯＳＦＥＴについ
ても同様の構成を採ることができ、同様の効果が得られ
る。
を縦型ＵＭＯＳについて適用した場合を示したが、横型
ＵＭＯＳや縦型および横型のパワーＭＯＳＦＥＴについ
ても同様の構成を採ることができ、同様の効果が得られ
る。
【図１】本発明に係る製造工程の第一の実施の形態の一
部を示す断面図。
部を示す断面図。
【図２】本発明に係る製造工程の第一の実施の形態の他
の一部を示す断面図。
の一部を示す断面図。
【図３】本発明に係る製造工程の第二の実施の形態を示
す断面図。
す断面図。
【図４】本発明に係る製造工程の第三の実施の形態の一
部を示す断面図。
部を示す断面図。
【図５】本発明に係る製造工程の第三の実施の形態の他
の一部を示す断面図。
の一部を示す断面図。
【図６】本発明に係る製造工程の第四の実施の形態の一
部を示す断面図。
部を示す断面図。
【図７】本発明に係る製造工程の第四の実施の形態の他
の一部を示す断面図。
の一部を示す断面図。
【図８】従来の製造工程の一部を示す断面図。
【図９】従来の製造工程の他の一部を示す断面図。
２０１…高濃度ｎ型半導体基板 ２０２…低濃度
ｎ型エピタキシャル層 ２０３…凹部 ２０４…ゲート
酸化膜 ２０５…多結晶シリコン層 ２０６…ｐ型ベ
ース領域 ２０７…ｎ型ソース領域 ２０８…ｐ型ベ
ースコンタクト領域 ２０９…ｐ型ベース領域凸部 ２１０…層間絶
縁膜 ２１１…ソース電極 ２１２…ドレイ
ン電極 ２１３…ｐ型ベース領域 ２１４…ｐ型ベ
ース領域凸部 ２１５…ｎ型ソース領域 ２１６…ｐ型ベ
ースコンタクト領域 ２１７…Ｕ字型ゲート電極 ２１８…Ｕ字型
溝 ２１９…ゲート酸化膜 ２２０…多結晶
シリコン層 ２２１…層間絶縁膜 ２２２…ソース
電極 ２２３…ドレイン電極 ２２４…高濃度
ｐ型領域 ２２５…高濃度ｐ型領域 ２２６…ｎ型ド
レインコンタクト領域 ２２７…ドレイン電極 ３０１…高濃度
ｎ型半導体基板 ３０２…低濃度ｎ型エピタキシャル層 ３０３…高濃度
ｐ型領域 ３０４…ゲート酸化膜 ３０５…ゲート
電極 ３０６…ｐ型ベース領域 ３０７…ｎ型ソ
ース領域 ３０８…ｐ型ベースコンタクト領域 ３０９…高濃度
ｐ型領域 ３１０…層間絶縁膜 ３１１…ソース
電極 ３１２…ドレイン電極
ｎ型エピタキシャル層 ２０３…凹部 ２０４…ゲート
酸化膜 ２０５…多結晶シリコン層 ２０６…ｐ型ベ
ース領域 ２０７…ｎ型ソース領域 ２０８…ｐ型ベ
ースコンタクト領域 ２０９…ｐ型ベース領域凸部 ２１０…層間絶
縁膜 ２１１…ソース電極 ２１２…ドレイ
ン電極 ２１３…ｐ型ベース領域 ２１４…ｐ型ベ
ース領域凸部 ２１５…ｎ型ソース領域 ２１６…ｐ型ベ
ースコンタクト領域 ２１７…Ｕ字型ゲート電極 ２１８…Ｕ字型
溝 ２１９…ゲート酸化膜 ２２０…多結晶
シリコン層 ２２１…層間絶縁膜 ２２２…ソース
電極 ２２３…ドレイン電極 ２２４…高濃度
ｐ型領域 ２２５…高濃度ｐ型領域 ２２６…ｎ型ド
レインコンタクト領域 ２２７…ドレイン電極 ３０１…高濃度
ｎ型半導体基板 ３０２…低濃度ｎ型エピタキシャル層 ３０３…高濃度
ｐ型領域 ３０４…ゲート酸化膜 ３０５…ゲート
電極 ３０６…ｐ型ベース領域 ３０７…ｎ型ソ
ース領域 ３０８…ｐ型ベースコンタクト領域 ３０９…高濃度
ｐ型領域 ３１０…層間絶縁膜 ３１１…ソース
電極 ３１２…ドレイン電極
Claims (3)
- 【請求項１】ｎ型ドレイン領域となるｎ型半導体基体の
第１主面表面に、ｐ型べース領域を形成し、前記ｐ型ベ
ース領域表面にｎ型ソース領域およびｐ型ベースコンタ
クト領域を形成し、前記ｐ型ベース領域上にゲート酸化
膜を介してゲート電極を形成し、前記ｎ型ソース領域と
前記ｐ型ベースコンタクト領域にソース電極を接続し、
前記ｎ型ドレイン領域にドレイン電極を接続する、半導
体装置の製造方法において、 前記ｐ型ベース領域の形成される前記ｎ型半導体基体の
第１主面表面の一部に凹部を形成し、その後に前記ｐ型
ベース領域をイオン注入および拡散によって形成するこ
とにより、前記凹部下で前記ｐ型ベース領域の底部に凸
部を形成し、前記ｐ型ベース領域の凸部と前記ｎ型ドレ
イン領域との接合でツェナダイオードを形成する、こと
を特徴とする半導体装置の製造方法。 - 【請求項２】ｎ型ドレイン領域となるｎ型半導体基体の
第１主面表面に、ｐ型べース領域を形成し、前記ｐ型ベ
ース領域表面にｎ型ソース領域およびｐ型ベースコンタ
クト領域を形成し、前記ｐ型ベース領域表面からＵ字型
溝を形成し、Ｕ字型溝の底面および側面に酸化膜を形成
し、さらにＵ字型溝を導電材料で埋め込んでＵ字型ゲー
ト電極を形成し、前記ｎ型ソース領域と前記ｐ型ベース
コンタクト領域にソース電極を接続し、前記ｎ型ドレイ
ン領域にドレイン電極を接続する、半導体装置の製造方
法において、 前記ｐ型ベース領域の形成される前記ｎ型半導体基体の
第１主面表面の一部に凹部を形成し、前記ｐ型ベース領
域をイオン注入および拡散によって形成することによ
り、前記凹部下で前記ｐ型ベース領域の底部に凸部を形
成し、前記ｐ型ベース領域の凸部と前記ｎ型ドレイン領
域との接合でツェナダイオードを形成する、ことを特徴
とする半導体装置の製造方法。 - 【請求項３】前記凹部にｐ型不純物をイオン注入し、拡
散することにより、前記ｐ型ベース領域よりも高濃度の
ｐ型領域を形成し、前記高濃度ｐ型領域と前記ｎ型ドレ
イン領域との接合でツェナダイオードを形成する、こと
を特徴とする請求項１または請求項２に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9132361A JPH10321848A (ja) | 1997-05-22 | 1997-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9132361A JPH10321848A (ja) | 1997-05-22 | 1997-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321848A true JPH10321848A (ja) | 1998-12-04 |
Family
ID=15079578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9132361A Pending JPH10321848A (ja) | 1997-05-22 | 1997-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321848A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110983A (ja) * | 2000-09-28 | 2002-04-12 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトランジスタ |
| JP2009260253A (ja) * | 2008-03-26 | 2009-11-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2010212292A (ja) * | 2009-03-06 | 2010-09-24 | Toyota Motor Corp | 半導体装置 |
| JP2015138958A (ja) * | 2014-01-24 | 2015-07-30 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JPWO2016113865A1 (ja) * | 2015-01-14 | 2017-07-13 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| CN114937693A (zh) * | 2022-07-25 | 2022-08-23 | 深圳市威兆半导体股份有限公司 | 一种具有双沟道二极管的沟槽栅SiC MOSFET器件及其制备方法 |
| US12034073B2 (en) | 2008-03-26 | 2024-07-09 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing the same |
-
1997
- 1997-05-22 JP JP9132361A patent/JPH10321848A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110983A (ja) * | 2000-09-28 | 2002-04-12 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトランジスタ |
| US12009420B2 (en) | 2008-03-26 | 2024-06-11 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing the same |
| JP2009260253A (ja) * | 2008-03-26 | 2009-11-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US9166038B2 (en) | 2008-03-26 | 2015-10-20 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing the same |
| US9496387B2 (en) | 2008-03-26 | 2016-11-15 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing the same |
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