JP2002110983A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JP2002110983A JP2002110983A JP2000296209A JP2000296209A JP2002110983A JP 2002110983 A JP2002110983 A JP 2002110983A JP 2000296209 A JP2000296209 A JP 2000296209A JP 2000296209 A JP2000296209 A JP 2000296209A JP 2002110983 A JP2002110983 A JP 2002110983A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- main semiconductor
- cross
- sectional
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 92
- 239000012535 impurity Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims 16
- 239000002344 surface layer Substances 0.000 claims 1
- 210000000746 body region Anatomy 0.000 abstract description 43
- 239000010408 film Substances 0.000 description 112
- 238000004519 manufacturing process Methods 0.000 description 51
- 239000000758 substrate Substances 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴの導通抵抗を低減する技術
を提供する。 【解決手段】本発明のパワーＭＯＳＦＥＴ１は、ソース
領域３６と、ドレインとなる主半導体層１２との間に電
圧を印加した状態で、第１のゲート電極４１に閾値電圧
以上の電圧を印加すると、トレンチ２２の側面に形成さ
れた第１のゲート絶縁膜９５とボディ領域３２との界面
に反転層が形成され、その反転層を通って主半導体層１
２からソース領域３６へと電流が流れる。かかるＭＯＳ
トランジスタ１のチャネル幅は、第１のゲート電極４１
の深さに依存し、第１のゲート電極４１の深さが深いほ
どチャネル幅は大きくなり、ＭＯＳトランジスタ１の導
通抵抗が小さくなる。従って、第１のゲート電極４１を
深く形成すると、占有面積を大きくしなくとも導通抵抗
を小さくすることができるので、従来に比して導通抵抗
を低くすることができる。
を提供する。 【解決手段】本発明のパワーＭＯＳＦＥＴ１は、ソース
領域３６と、ドレインとなる主半導体層１２との間に電
圧を印加した状態で、第１のゲート電極４１に閾値電圧
以上の電圧を印加すると、トレンチ２２の側面に形成さ
れた第１のゲート絶縁膜９５とボディ領域３２との界面
に反転層が形成され、その反転層を通って主半導体層１
２からソース領域３６へと電流が流れる。かかるＭＯＳ
トランジスタ１のチャネル幅は、第１のゲート電極４１
の深さに依存し、第１のゲート電極４１の深さが深いほ
どチャネル幅は大きくなり、ＭＯＳトランジスタ１の導
通抵抗が小さくなる。従って、第１のゲート電極４１を
深く形成すると、占有面積を大きくしなくとも導通抵抗
を小さくすることができるので、従来に比して導通抵抗
を低くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
に関し、特に、電源回路等に多用されるパワーＭＯＳＦ
ＥＴに関する。
に関し、特に、電源回路等に多用されるパワーＭＯＳＦ
ＥＴに関する。
【０００２】
【従来の技術】図４３(ａ)、(ｂ)の符号１０１に、従来
のトレンチ型パワーＭＯＳＦＥＴを示す。図４３(ｂ)
は、図４３(ａ)のＺ−Ｚ線断面図である。
のトレンチ型パワーＭＯＳＦＥＴを示す。図４３(ｂ)
は、図４３(ａ)のＺ−Ｚ線断面図である。
【０００３】このパワーＭＯＳＦＥＴ１０１は、図４３
(ｂ)に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-
型エピタキシャル層からなるドレイン層１１２と、Ｐ型
ボディ領域１１５とが順次形成されてなる半導体基板１
０５と、複数のセル１０３とを有している。ここでは、
半導体基板１０５の表面に、矩形形状のセル１０３が複
数千鳥格子状に配置されている。図４３(ａ)には、６個
のセル１０３1〜１０３6が示されており、後述するソー
ス電極膜は省略した。
(ｂ)に示すように、Ｎ+型シリコン基板１１１上に、Ｎ-
型エピタキシャル層からなるドレイン層１１２と、Ｐ型
ボディ領域１１５とが順次形成されてなる半導体基板１
０５と、複数のセル１０３とを有している。ここでは、
半導体基板１０５の表面に、矩形形状のセル１０３が複
数千鳥格子状に配置されている。図４３(ａ)には、６個
のセル１０３1〜１０３6が示されており、後述するソー
ス電極膜は省略した。
【０００４】各セル１０３においては、図４３(ｂ)に示
すように、Ｐ型ボディ領域１１５に、底部がドレイン層
１１２まで達する断面が矩形の溝１１８が形成されてお
り、隣接する溝１１８の間の位置には、Ｐ型ボディ領域
１１５の表面から所定深さにＰ+型拡散領域１２４が形
成されている。Ｐ+型拡散領域１２４の周囲であって、
溝の開口周辺には、Ｐ型ボディ領域１１５の表面からド
レイン層１１２に達しない程度の深さまで、Ｎ+型のソ
ース領域１２７が形成されている。
すように、Ｐ型ボディ領域１１５に、底部がドレイン層
１１２まで達する断面が矩形の溝１１８が形成されてお
り、隣接する溝１１８の間の位置には、Ｐ型ボディ領域
１１５の表面から所定深さにＰ+型拡散領域１２４が形
成されている。Ｐ+型拡散領域１２４の周囲であって、
溝の開口周辺には、Ｐ型ボディ領域１１５の表面からド
レイン層１１２に達しない程度の深さまで、Ｎ+型のソ
ース領域１２７が形成されている。
【０００５】他方、溝１１８の内周面及び底面にはゲー
ト絶縁膜１１９が形成されており、ゲート絶縁膜１１９
の表面には、溝１１８内部を充填し、その上端がソース
領域１２７の下端よりも上部に位置するようにポリシリ
コンゲート１３０が形成されている。
ト絶縁膜１１９が形成されており、ゲート絶縁膜１１９
の表面には、溝１１８内部を充填し、その上端がソース
領域１２７の下端よりも上部に位置するようにポリシリ
コンゲート１３０が形成されている。
【０００６】ポリシリコンゲート１３０の上部には、Ｐ
ＳＧ(Phoso-Silicate Glass)膜１２８が形成され、ＰＳ
Ｇ膜１２８と半導体基板１０５の表面とを被覆するよう
にＡｌからなるソース電極膜１２９が形成されている。
ポリシリコンゲート１３０とソース電極膜１２９とは、
ＰＳＧ膜１２８によって電気的に絶縁されるようにされ
ている。
ＳＧ(Phoso-Silicate Glass)膜１２８が形成され、ＰＳ
Ｇ膜１２８と半導体基板１０５の表面とを被覆するよう
にＡｌからなるソース電極膜１２９が形成されている。
ポリシリコンゲート１３０とソース電極膜１２９とは、
ＰＳＧ膜１２８によって電気的に絶縁されるようにされ
ている。
【０００７】このような構造のパワーＭＯＳＦＥＴ１０
１では、ソース電極膜１２９とドレイン層１１２との間
に高電圧を印加した状態で、ポリシリコンゲート１３０
とソース電極膜１２９との間に閾値電圧以上の電圧を印
加すると、ポリシリコンゲート１３０の側面に配置され
たゲート酸化膜１１９とＰ型ボディ領域１１５の界面に
反転層が形成され、その反転層を通ってドレインからソ
ースへと縦方向に電流が流れる。
１では、ソース電極膜１２９とドレイン層１１２との間
に高電圧を印加した状態で、ポリシリコンゲート１３０
とソース電極膜１２９との間に閾値電圧以上の電圧を印
加すると、ポリシリコンゲート１３０の側面に配置され
たゲート酸化膜１１９とＰ型ボディ領域１１５の界面に
反転層が形成され、その反転層を通ってドレインからソ
ースへと縦方向に電流が流れる。
【０００８】かかる構成のパワーＭＯＳＦＥＴ１０１の
チャネル幅は、半導体基板表面のポリシリコンゲート１
３０の幅に対応する。このため、導通抵抗を小さくする
ためチャネル幅を大きくするには、半導体基板表面での
ポリシリコンゲート１３０の幅を大きくしなければなら
ない。このため、導通抵抗を小さくすると、パワーＭＯ
ＳＦＥＴの占有面積が大きくなってしまうという問題が
あった。
チャネル幅は、半導体基板表面のポリシリコンゲート１
３０の幅に対応する。このため、導通抵抗を小さくする
ためチャネル幅を大きくするには、半導体基板表面での
ポリシリコンゲート１３０の幅を大きくしなければなら
ない。このため、導通抵抗を小さくすると、パワーＭＯ
ＳＦＥＴの占有面積が大きくなってしまうという問題が
あった。
【０００９】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、従来に比して半導体基板表面での占有面積を大
きくすることなく、ＭＯＳトランジスタの導通抵抗を低
減することが可能な技術を提供することにある。
の不都合を解決するために創作されたものであり、その
目的は、従来に比して半導体基板表面での占有面積を大
きくすることなく、ＭＯＳトランジスタの導通抵抗を低
減することが可能な技術を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ＭＯＳトランジスタであっ
て、第１導電型の不純物が添加された主半導体層と、前
記主半導体層に形成された有底の孔と、前記孔の少なく
とも一部の側面に形成された第１のゲート絶縁膜と、前
記孔内に配置され、前記第１のゲート絶縁膜と密着され
た第１のゲート電極と、前記第１のゲート絶縁膜に密着
配置された状態で前記主半導体層内に形成され、前記第
１導電型とは反対の導電型である第２導電型の第１、第
２の反対導電領域と、前記第１、第２の反対導電領域内
にそれぞれ形成され、前記第１のゲート絶縁膜に密着配
置された第１導電型の第１、第２のソース領域とを有
し、前記第１、第２の反対導電領域の間に位置する部分
の前記主半導体層がドレイン層にされ、前記ドレイン層
と、前記第１、第２のソース領域の間に位置する部分の
前記第１、第２の反対導電領域が、それぞれチャネル領
域にされている。請求項２記載の発明は、請求項１記載
のＭＯＳトランジスタであって、前記第１、第２の反対
導電領域及び前記第１、第２のソース領域は、その一部
が前記主半導体層の表面側に位置し、少なくとも前記主
半導体層表面の前記第１、第２の反対導電領域上に配置
された第２のゲート絶縁膜と、前記第２のゲート絶縁膜
上に配置された第２のゲート電極とを有する。請求項３
記載の発明は、請求項１又は請求項２のいずれか１項記
載のＭＯＳトランジスタであって、前記第１のゲート電
極は、その内部底面が前記ソース領域の底面よりも浅く
位置するように形成されている。請求項４記載の発明
は、請求項１又は請求項２のいずれか１項記載のＭＯＳ
トランジスタであって、前記第１のゲート電極は、その
内部底面が前記第１、第２の反対導電領域の底面よりも
深く位置するように構成されている。請求項５記載の発
明は、請求項１乃至請求項４のいずれか１項記載のＭＯ
Ｓトランジスタであって、前記第１、第２の反対導電領
域の間に位置する前記主半導体層の表面には、第１導電
型で前記主半導体層よりも高濃度の表面高濃度層が形成
されている。請求項６記載の発明は、請求項１乃至請求
項５のいずれか１項記載のＭＯＳトランジスタであっ
て、前記主半導体層の裏面に形成され、前記主半導体層
よりも高濃度である第１導電型の副半導体層と、前記副
半導体層の裏面に形成されたドレイン電極とを有する。
請求項７記載の発明は、請求項１乃至請求項５のいずれ
か１項記載のＭＯＳトランジスタであって、前記主半導
体層の裏面に形成された第２導電型の副半導体層と、前
記副半導体層に電気的に接続されたコレクタ電極を有す
る。
に、請求項１記載の発明は、ＭＯＳトランジスタであっ
て、第１導電型の不純物が添加された主半導体層と、前
記主半導体層に形成された有底の孔と、前記孔の少なく
とも一部の側面に形成された第１のゲート絶縁膜と、前
記孔内に配置され、前記第１のゲート絶縁膜と密着され
た第１のゲート電極と、前記第１のゲート絶縁膜に密着
配置された状態で前記主半導体層内に形成され、前記第
１導電型とは反対の導電型である第２導電型の第１、第
２の反対導電領域と、前記第１、第２の反対導電領域内
にそれぞれ形成され、前記第１のゲート絶縁膜に密着配
置された第１導電型の第１、第２のソース領域とを有
し、前記第１、第２の反対導電領域の間に位置する部分
の前記主半導体層がドレイン層にされ、前記ドレイン層
と、前記第１、第２のソース領域の間に位置する部分の
前記第１、第２の反対導電領域が、それぞれチャネル領
域にされている。請求項２記載の発明は、請求項１記載
のＭＯＳトランジスタであって、前記第１、第２の反対
導電領域及び前記第１、第２のソース領域は、その一部
が前記主半導体層の表面側に位置し、少なくとも前記主
半導体層表面の前記第１、第２の反対導電領域上に配置
された第２のゲート絶縁膜と、前記第２のゲート絶縁膜
上に配置された第２のゲート電極とを有する。請求項３
記載の発明は、請求項１又は請求項２のいずれか１項記
載のＭＯＳトランジスタであって、前記第１のゲート電
極は、その内部底面が前記ソース領域の底面よりも浅く
位置するように形成されている。請求項４記載の発明
は、請求項１又は請求項２のいずれか１項記載のＭＯＳ
トランジスタであって、前記第１のゲート電極は、その
内部底面が前記第１、第２の反対導電領域の底面よりも
深く位置するように構成されている。請求項５記載の発
明は、請求項１乃至請求項４のいずれか１項記載のＭＯ
Ｓトランジスタであって、前記第１、第２の反対導電領
域の間に位置する前記主半導体層の表面には、第１導電
型で前記主半導体層よりも高濃度の表面高濃度層が形成
されている。請求項６記載の発明は、請求項１乃至請求
項５のいずれか１項記載のＭＯＳトランジスタであっ
て、前記主半導体層の裏面に形成され、前記主半導体層
よりも高濃度である第１導電型の副半導体層と、前記副
半導体層の裏面に形成されたドレイン電極とを有する。
請求項７記載の発明は、請求項１乃至請求項５のいずれ
か１項記載のＭＯＳトランジスタであって、前記主半導
体層の裏面に形成された第２導電型の副半導体層と、前
記副半導体層に電気的に接続されたコレクタ電極を有す
る。
【００１１】本発明のＭＯＳトランジスタでは、第１、
第２のソース領域と、ドレインとなる主半導体層との間
に電圧を印加した状態で、第１のゲート電極に閾値電圧
以上の電圧を印加すると、孔の側面に形成されたゲート
絶縁膜と第１、第２のチャネル領域との界面に反転層が
形成され、その反転層を通って主半導体層から第１、第
２のソース領域へと電流が流れる。
第２のソース領域と、ドレインとなる主半導体層との間
に電圧を印加した状態で、第１のゲート電極に閾値電圧
以上の電圧を印加すると、孔の側面に形成されたゲート
絶縁膜と第１、第２のチャネル領域との界面に反転層が
形成され、その反転層を通って主半導体層から第１、第
２のソース領域へと電流が流れる。
【００１２】かかるＭＯＳトランジスタのチャネル幅
は、第１のゲート電極の深さに依存し、第１のゲート電
極の深さが深いほどチャネル幅は大きくなり、ＭＯＳト
ランジスタの導通抵抗が小さくなる。
は、第１のゲート電極の深さに依存し、第１のゲート電
極の深さが深いほどチャネル幅は大きくなり、ＭＯＳト
ランジスタの導通抵抗が小さくなる。
【００１３】従って、第１のゲート電極を深く形成する
ことで、占有面積を大きくすることなく導通抵抗を小さ
くすることができるので、従来構造のＭＯＳトランジス
タと同じ占有面積でも、従来に比して導通抵抗を低くす
ることができる。
ことで、占有面積を大きくすることなく導通抵抗を小さ
くすることができるので、従来構造のＭＯＳトランジス
タと同じ占有面積でも、従来に比して導通抵抗を低くす
ることができる。
【００１４】なお、本発明のＭＯＳトランジスタにおい
て、第１、第２のチャネル領域及び第１、第２のソース
領域は、その一部が主半導体層の表面側に位置してお
り、少なくとも主半導体表面の第１、第２のチャネル領
域上に配置された第２のゲート絶縁膜と、第２のゲート
絶縁膜上に配置された第２のゲート電極とを有するよう
に構成してもよい。
て、第１、第２のチャネル領域及び第１、第２のソース
領域は、その一部が主半導体層の表面側に位置してお
り、少なくとも主半導体表面の第１、第２のチャネル領
域上に配置された第２のゲート絶縁膜と、第２のゲート
絶縁膜上に配置された第２のゲート電極とを有するよう
に構成してもよい。
【００１５】このように構成することにより、第１、第
２のソース領域と、ドレインとなる主半導体層との間に
電圧を印加した状態で、第１、第２のゲート電極に閾値
電圧以上の電圧を印加すると、孔の側面に形成された第
１のゲート絶縁膜と第１、第２のチャネル領域との界面
のみならず、第２のゲート絶縁膜と、主半導体層表面の
第１、第２のチャネル領域との間にも反転層が形成さ
れ、これらの反転層を通って主半導体層から第１、第２
のソース領域へと電流が流れるので、第２のゲート絶縁
膜と、主半導体層表面の第１、第２のチャネル領域との
間の反転層に流れる分だけ電流量が大きくなり、さらに
導通抵抗が小さくなる。
２のソース領域と、ドレインとなる主半導体層との間に
電圧を印加した状態で、第１、第２のゲート電極に閾値
電圧以上の電圧を印加すると、孔の側面に形成された第
１のゲート絶縁膜と第１、第２のチャネル領域との界面
のみならず、第２のゲート絶縁膜と、主半導体層表面の
第１、第２のチャネル領域との間にも反転層が形成さ
れ、これらの反転層を通って主半導体層から第１、第２
のソース領域へと電流が流れるので、第２のゲート絶縁
膜と、主半導体層表面の第１、第２のチャネル領域との
間の反転層に流れる分だけ電流量が大きくなり、さらに
導通抵抗が小さくなる。
【００１６】さらに、本発明のＭＯＳトランジスタにお
いて、主半導体層の裏面に第２導電型の副半導体層を形
成し、副半導体層に電気的に接続されたコレクタ電極を
有する構成のＩＧＢＴ(Insulated gate bipolar transi
stor)としてもよい。
いて、主半導体層の裏面に第２導電型の副半導体層を形
成し、副半導体層に電気的に接続されたコレクタ電極を
有する構成のＩＧＢＴ(Insulated gate bipolar transi
stor)としてもよい。
【００１７】
【発明の実施の形態】以下で図面を参照し、本発明の実
施の形態について説明する。図１、図２(ａ)、(ｂ)、
(ｃ)の符号１に、本発明の一実施形態のトレンチ型パワ
ーＭＯＳＦＥＴを示す。図１は、本実施形態のパワーＭ
ＯＳＦＥＴ１の平面上の配置を説明する平面図である。
図１には、後述するソース電極膜３９は図示していな
い。また、図２(ａ)は、図１のＡ−Ａ線断面図であり、
図２(ｂ)は、図１のＢ−Ｂ線断面図である。また、図２
(ｃ)は、図１のＥ−Ｅ線断面図である。
施の形態について説明する。図１、図２(ａ)、(ｂ)、
(ｃ)の符号１に、本発明の一実施形態のトレンチ型パワ
ーＭＯＳＦＥＴを示す。図１は、本実施形態のパワーＭ
ＯＳＦＥＴ１の平面上の配置を説明する平面図である。
図１には、後述するソース電極膜３９は図示していな
い。また、図２(ａ)は、図１のＡ−Ａ線断面図であり、
図２(ｂ)は、図１のＢ−Ｂ線断面図である。また、図２
(ｃ)は、図１のＥ−Ｅ線断面図である。
【００１８】このパワーＭＯＳＦＥＴ１は、図２(ａ)に
示すように、Ｎ+型のシリコン基板１１を有している。
シリコン基板１１の表面には、Ｎ-型エピタキシャル層
からなる主半導体層１２が形成されており、主半導体層
１２の表面には、Ｐ型不純物からなり、その底部がシリ
コン基板１１まで達しない深さのボディ領域３２が複数
設けられている。このボディ領域３２は、図１に示すよ
うに主半導体層１２表面に帯状に配置され、それぞれが
所定間隔をおいて互いに平行になっている。主半導体層
１２表面には、多数のボディ領域３２が形成されている
が、図１にはその一部のみを示している。
示すように、Ｎ+型のシリコン基板１１を有している。
シリコン基板１１の表面には、Ｎ-型エピタキシャル層
からなる主半導体層１２が形成されており、主半導体層
１２の表面には、Ｐ型不純物からなり、その底部がシリ
コン基板１１まで達しない深さのボディ領域３２が複数
設けられている。このボディ領域３２は、図１に示すよ
うに主半導体層１２表面に帯状に配置され、それぞれが
所定間隔をおいて互いに平行になっている。主半導体層
１２表面には、多数のボディ領域３２が形成されている
が、図１にはその一部のみを示している。
【００１９】各ボディ領域３２の表面には、長方形状の
開口を有する縦穴２９が設けられている。この縦穴２９
は図１に示すように、その開口の長手方向がボディ領域
３２の長手方向と同じ方向になっており、その底部は、
ボディ領域３２の底部にまで達しない深さになってい
る。
開口を有する縦穴２９が設けられている。この縦穴２９
は図１に示すように、その開口の長手方向がボディ領域
３２の長手方向と同じ方向になっており、その底部は、
ボディ領域３２の底部にまで達しない深さになってい
る。
【００２０】また、各ボディ領域３２内の、図２(ａ)、
(ｂ)に示すように縦穴２９の内部側面には、Ｎ+型の不
純物からなるソース領域３６が設けられている。このソ
ース領域３６は、その底部が主半導体層１２までは達し
ないように形成され、図１に示すようにボディ領域３２
の表面では縦穴２９の両側に帯状に配置されており、そ
の長手方向はボディ領域３２の長手方向と同方向になっ
ている。
(ｂ)に示すように縦穴２９の内部側面には、Ｎ+型の不
純物からなるソース領域３６が設けられている。このソ
ース領域３６は、その底部が主半導体層１２までは達し
ないように形成され、図１に示すようにボディ領域３２
の表面では縦穴２９の両側に帯状に配置されており、そ
の長手方向はボディ領域３２の長手方向と同方向になっ
ている。
【００２１】各ボディ領域３２内の、縦穴２９の底部近
傍には、ソース領域３６と接触し、Ｐ+型不純物からな
るオーミック拡散層３８が設けられている。このオーミ
ック拡散層３８は、ボディ領域３２の表面では縦穴２９
の底部で露出し、図１に示すように縦穴２９に沿って帯
状に配置されている。
傍には、ソース領域３６と接触し、Ｐ+型不純物からな
るオーミック拡散層３８が設けられている。このオーミ
ック拡散層３８は、ボディ領域３２の表面では縦穴２９
の底部で露出し、図１に示すように縦穴２９に沿って帯
状に配置されている。
【００２２】互いに隣接するボディ領域３２の間には主
半導体層１２が露出している。主半導体層１２と、その
両側のボディ領域３２には、図１に示すように、主半導
体層１２の表面から伸び、両端がソース領域３６の形成
位置まで達する矩形形状の開口を有するトレンチ２２が
複数設けられている。
半導体層１２が露出している。主半導体層１２と、その
両側のボディ領域３２には、図１に示すように、主半導
体層１２の表面から伸び、両端がソース領域３６の形成
位置まで達する矩形形状の開口を有するトレンチ２２が
複数設けられている。
【００２３】各トレンチ２２内部の四側面及び底面に
は、第１のゲート絶縁膜９５が形成されている。トレン
チ２２は、ポリシリコンからなる第１のゲート電極４１
により充填され、その下端部がソース領域３６の下端部
よりも下方に位置しており、第１のゲート電極４１は、
第１のゲート絶縁膜９５と接触している。
は、第１のゲート絶縁膜９５が形成されている。トレン
チ２２は、ポリシリコンからなる第１のゲート電極４１
により充填され、その下端部がソース領域３６の下端部
よりも下方に位置しており、第１のゲート電極４１は、
第１のゲート絶縁膜９５と接触している。
【００２４】他方、主半導体層１２の表面と、その両側
に位置する２個のボディ領域３２の表面とには、帯状に
形成された第２のゲート絶縁膜１５が設けられている。
第２のゲート絶縁膜１５は、第１のゲート絶縁膜９５の
形成工程で同時に形成され、トレンチ２２の周囲の領域
で第１のゲート絶縁膜９５上に配置されており、第１の
ゲート絶縁膜９５とつながっている。
に位置する２個のボディ領域３２の表面とには、帯状に
形成された第２のゲート絶縁膜１５が設けられている。
第２のゲート絶縁膜１５は、第１のゲート絶縁膜９５の
形成工程で同時に形成され、トレンチ２２の周囲の領域
で第１のゲート絶縁膜９５上に配置されており、第１の
ゲート絶縁膜９５とつながっている。
【００２５】第２のゲート絶縁膜１５及び第１のゲート
電極４１の上には、ポリシリコンからなる第２のゲート
電極１８が形成されている。この第２のゲート電極１８
は、それぞれが第１のゲート電極４１と接触し、第１の
ゲート電極４１と電気的に接続されている。
電極４１の上には、ポリシリコンからなる第２のゲート
電極１８が形成されている。この第２のゲート電極１８
は、それぞれが第１のゲート電極４１と接触し、第１の
ゲート電極４１と電気的に接続されている。
【００２６】第２のゲート電極１８の上面とその周囲に
はキャップ酸化膜１９が形成されており、キャップ酸化
膜１９上にはＰＳＧ膜からなる絶縁膜３０が形成されて
いる。絶縁膜３０の表面と縦穴２９の内部には、Ａｌか
らなるソース電極膜３９が形成されている。このソース
電極膜３９は、縦穴２９内部の側面及び底面で、ソース
領域３６及びオーミック拡散層３８とそれぞれ接触して
おり、ソース領域３６及びオーミック拡散層３８と電気
的に接続されるとともに、絶縁膜３０及びキャップ酸化
膜１９によって第２のゲート電極１８と電気的に絶縁さ
れている。また、シリコン基板１１の裏面には、金属膜
からなるドレイン電極膜４０が形成されている。
はキャップ酸化膜１９が形成されており、キャップ酸化
膜１９上にはＰＳＧ膜からなる絶縁膜３０が形成されて
いる。絶縁膜３０の表面と縦穴２９の内部には、Ａｌか
らなるソース電極膜３９が形成されている。このソース
電極膜３９は、縦穴２９内部の側面及び底面で、ソース
領域３６及びオーミック拡散層３８とそれぞれ接触して
おり、ソース領域３６及びオーミック拡散層３８と電気
的に接続されるとともに、絶縁膜３０及びキャップ酸化
膜１９によって第２のゲート電極１８と電気的に絶縁さ
れている。また、シリコン基板１１の裏面には、金属膜
からなるドレイン電極膜４０が形成されている。
【００２７】このような構造のパワーＭＯＳＦＥＴ１で
は、ソース電極膜３９とドレイン電極膜４０との間に高
電圧を印加した状態で、第１、第２のゲート電極４１、
１８とソース電極膜３９との間に閾値電圧以上の電圧を
印加すると、主半導体層１２はドレイン層として機能
し、主半導体層１２からソース領域３６へと電流が流れ
る。
は、ソース電極膜３９とドレイン電極膜４０との間に高
電圧を印加した状態で、第１、第２のゲート電極４１、
１８とソース電極膜３９との間に閾値電圧以上の電圧を
印加すると、主半導体層１２はドレイン層として機能
し、主半導体層１２からソース領域３６へと電流が流れ
る。
【００２８】図３(ａ)、(ｂ)の符号８８1〜８８2に、ソ
ース領域３６から主半導体層１２へと流れるキャリアを
示す。図３(ａ)は、図１のＡ−Ａ線断面図を示し、図３
(ｂ)は、図１のＸ−Ｘ線断面図を示している。
ース領域３６から主半導体層１２へと流れるキャリアを
示す。図３(ａ)は、図１のＡ−Ａ線断面図を示し、図３
(ｂ)は、図１のＸ−Ｘ線断面図を示している。
【００２９】図１のＡ−Ａ線は、第１のゲート電極４１
からは離間した位置にあり、このＡ−Ａ線断面において
は、第１、第２のゲート電極４１、１８に電圧が印加さ
れた状態では、主半導体層１２及びボディ領域３２の表
面を被覆する第２のゲート絶縁膜１５とボディ領域３２
の界面にのみ反転層が形成され、このＡ−Ａ線断面にお
いては、図３(ａ)に示すように、キャリア８８1は主半
導体層１２の両側に位置するソース領域３６の両方か
ら、第２のゲート絶縁膜１５とボディ領域３２の界面を
流れて主半導体層１２へと流れる。
からは離間した位置にあり、このＡ−Ａ線断面において
は、第１、第２のゲート電極４１、１８に電圧が印加さ
れた状態では、主半導体層１２及びボディ領域３２の表
面を被覆する第２のゲート絶縁膜１５とボディ領域３２
の界面にのみ反転層が形成され、このＡ−Ａ線断面にお
いては、図３(ａ)に示すように、キャリア８８1は主半
導体層１２の両側に位置するソース領域３６の両方か
ら、第２のゲート絶縁膜１５とボディ領域３２の界面を
流れて主半導体層１２へと流れる。
【００３０】また、図１のＸ−Ｘ線は、第１のゲート絶
縁膜９５と非常に近接した位置にあり、このＸ−Ｘ線断
面では、第１、第２のゲート電極４１、１８に電圧が印
加された状態で、第２のゲート絶縁膜１５及びボディ領
域３２の界面に反転層が形成されるのみならず、第１の
ゲート電極４１の側面と対向する位置に配置された第１
のゲート絶縁膜９５とボディ領域３２の界面にも反転層
が形成され、キャリアはこれらの反転層を流れる。この
ため、このＸ−Ｘ線断面において流れるキャリア８８2
は、図３(ｂ)に示すように、主半導体層１２の両側に位
置するソース領域３６の両方から、第１のゲート絶縁膜
９５及びボディ領域３２の界面に沿って、主半導体層１
２へと流れる。
縁膜９５と非常に近接した位置にあり、このＸ−Ｘ線断
面では、第１、第２のゲート電極４１、１８に電圧が印
加された状態で、第２のゲート絶縁膜１５及びボディ領
域３２の界面に反転層が形成されるのみならず、第１の
ゲート電極４１の側面と対向する位置に配置された第１
のゲート絶縁膜９５とボディ領域３２の界面にも反転層
が形成され、キャリアはこれらの反転層を流れる。この
ため、このＸ−Ｘ線断面において流れるキャリア８８2
は、図３(ｂ)に示すように、主半導体層１２の両側に位
置するソース領域３６の両方から、第１のゲート絶縁膜
９５及びボディ領域３２の界面に沿って、主半導体層１
２へと流れる。
【００３１】このように、トレンチ２２の側面に形成さ
れた第１のゲート絶縁膜９５の近傍では、第１のゲート
電極４１と対向する位置の第１のゲート絶縁膜９５に沿
ってキャリア８８2が流れるので、ＭＯＳトランジスタ
１のチャネル幅は、第１のゲート電極４１の深さに依存
し、第１のゲート電極４１が深く形成されれば、その分
チャネル幅が大きくなり、ＭＯＳトランジスタ１の導通
抵抗が小さくなる。
れた第１のゲート絶縁膜９５の近傍では、第１のゲート
電極４１と対向する位置の第１のゲート絶縁膜９５に沿
ってキャリア８８2が流れるので、ＭＯＳトランジスタ
１のチャネル幅は、第１のゲート電極４１の深さに依存
し、第１のゲート電極４１が深く形成されれば、その分
チャネル幅が大きくなり、ＭＯＳトランジスタ１の導通
抵抗が小さくなる。
【００３２】こうして第１のゲート電極４１を深く形成
することにより、占有面積を大きくすることなく導通抵
抗を小さくすることができるので、従来構造のＭＯＳト
ランジスタと同じ占有面積でも、従来に比してその導通
抵抗を低くすることができる。
することにより、占有面積を大きくすることなく導通抵
抗を小さくすることができるので、従来構造のＭＯＳト
ランジスタと同じ占有面積でも、従来に比してその導通
抵抗を低くすることができる。
【００３３】以下で、図４乃至図３１を参照しながら、
上述した本実施形態のパワーＭＯＳＦＥＴ１の製造工程
について説明する。図４(ａ)〜図２３(ａ)は、製造工程
上の図１のＡ−Ａ線に対応する断面図であり、図４(ｂ)
〜図２３(ｂ)は、同様に図１のＢ−Ｂ線に対応する断面
図である。また、図２４〜図３１は、製造工程を説明す
る平面図である。
上述した本実施形態のパワーＭＯＳＦＥＴ１の製造工程
について説明する。図４(ａ)〜図２３(ａ)は、製造工程
上の図１のＡ−Ａ線に対応する断面図であり、図４(ｂ)
〜図２３(ｂ)は、同様に図１のＢ−Ｂ線に対応する断面
図である。また、図２４〜図３１は、製造工程を説明す
る平面図である。
【００３４】まず、抵抗率が３×１０-3Ω・cmであるＮ+
型シリコン基板１１の表面上に、厚み５〜６μｍで抵抗
率が０．３Ω・cmのＮ-型シリコン単結晶をエピタキシャ
ル成長させ、主半導体層１２を形成する(図４(ａ)、図
４(ｂ))。
型シリコン基板１１の表面上に、厚み５〜６μｍで抵抗
率が０．３Ω・cmのＮ-型シリコン単結晶をエピタキシャ
ル成長させ、主半導体層１２を形成する(図４(ａ)、図
４(ｂ))。
【００３５】次に、熱酸化処理をし、主半導体層１２の
全表面にSiO2膜１３を成膜する(図５(ａ)、図５(ｂ))。
次いで、SiO2膜１３の表面にＣＶＤ法でＰＳＧ膜１４を
０．５μｍの厚みに形成する(図６(ａ)、図６(ｂ))。
全表面にSiO2膜１３を成膜する(図５(ａ)、図５(ｂ))。
次いで、SiO2膜１３の表面にＣＶＤ法でＰＳＧ膜１４を
０．５μｍの厚みに形成する(図６(ａ)、図６(ｂ))。
【００３６】次に、ＰＳＧ膜１４の表面に、矩形の開口
部を複数有するレジスト膜(図示せず)を形成し、そのレ
ジスト膜をマスクにしてＰＳＧ膜１４とSiO2膜１３とを
エッチング・除去すると、ＰＳＧ膜１４とSiO2膜１３と
に矩形の開口部が複数形成される。その開口部を図２４
の符号２１に示す。図２４に示すように、この矩形の開
口部２１は、島状に配置されており、その底部から主半
導体層１２が露出している。図２４のＡ−Ａ線断面図、
Ｂ−Ｂ線断面図をそれぞれ図７(ａ)、(ｂ)に示す。図２
４に示すＡ−Ａ線は、開口部２１を横切っていないの
で、図７(ａ)に示す断面図には、開口部２１は現れてい
ない。
部を複数有するレジスト膜(図示せず)を形成し、そのレ
ジスト膜をマスクにしてＰＳＧ膜１４とSiO2膜１３とを
エッチング・除去すると、ＰＳＧ膜１４とSiO2膜１３と
に矩形の開口部が複数形成される。その開口部を図２４
の符号２１に示す。図２４に示すように、この矩形の開
口部２１は、島状に配置されており、その底部から主半
導体層１２が露出している。図２４のＡ−Ａ線断面図、
Ｂ−Ｂ線断面図をそれぞれ図７(ａ)、(ｂ)に示す。図２
４に示すＡ−Ａ線は、開口部２１を横切っていないの
で、図７(ａ)に示す断面図には、開口部２１は現れてい
ない。
【００３７】次いで、ＰＳＧ膜１４及びSiO2膜１３をマ
スクにして、主半導体層１２表面を所定時間エッチング
すると、開口部２１が形成された領域と同じ領域に、深
さ２〜３μｍのトレンチ２２が形成される(図８(ａ)、
図８(ｂ))。次に、主半導体層１２表面に残存するＰＳ
Ｇ膜１４及びSiO2膜１３をエッチングして除去すると、
主半導体層１２の全表面が露出する(図９(ａ)、図９
(ｂ))。
スクにして、主半導体層１２表面を所定時間エッチング
すると、開口部２１が形成された領域と同じ領域に、深
さ２〜３μｍのトレンチ２２が形成される(図８(ａ)、
図８(ｂ))。次に、主半導体層１２表面に残存するＰＳ
Ｇ膜１４及びSiO2膜１３をエッチングして除去すると、
主半導体層１２の全表面が露出する(図９(ａ)、図９
(ｂ))。
【００３８】次いで、露出した主半導体層１２の表面
と、トレンチ２２の内部側面及び内部底面を熱酸化し、
トレンチ２２の内部側面及び内部底面と、主半導体層１
２の表面とにわたって、膜厚５０nmのシリコン酸化膜を
形成する。以下では、トレンチ２２の内部側面及び内部
底面に形成されたシリコン酸化膜を第１のゲート絶縁膜
９５と称し、主半導体層１２の表面に形成されたシリコ
ン酸化膜を第２のゲート絶縁膜１５と称する(図１０
(ａ)、図１０(ｂ))。この状態の平面図を図２５に示
す。図１０(ａ)、(ｂ)は、図２５のＡ−Ａ線断面図と、
Ｂ−Ｂ線断面図とにそれぞれ対応している。
と、トレンチ２２の内部側面及び内部底面を熱酸化し、
トレンチ２２の内部側面及び内部底面と、主半導体層１
２の表面とにわたって、膜厚５０nmのシリコン酸化膜を
形成する。以下では、トレンチ２２の内部側面及び内部
底面に形成されたシリコン酸化膜を第１のゲート絶縁膜
９５と称し、主半導体層１２の表面に形成されたシリコ
ン酸化膜を第２のゲート絶縁膜１５と称する(図１０
(ａ)、図１０(ｂ))。この状態の平面図を図２５に示
す。図１０(ａ)、(ｂ)は、図２５のＡ−Ａ線断面図と、
Ｂ−Ｂ線断面図とにそれぞれ対応している。
【００３９】次に、ＣＶＤ法により、第１、第２のゲー
ト絶縁膜９５、１５の表面にポリシリコン層１７を堆積
させる(図１１(ａ)、図１１(ｂ))。次いで、トレンチ２
２の形成領域のポリシリコン層１７上にレジスト膜を選
択的に形成し、このレジスト膜をマスクにして、ポリシ
リコン層１７をエッチングすると、ポリシリコン層１７
に開口２６が形成される。開口２６が形成された後、レ
ジスト膜を除去する。その状態の平面図を図２６に示
す。この開口２６は、トレンチ２２の長手方向と垂直な
方向に延伸するように複数配置され、それぞれが互いに
平行に配置されている。図２６のＡ−Ａ線断面図、Ｂ−
Ｂ線断面図をそれぞれ図１２(ａ)、(ｂ)に示す。この開
口２６の底部からは、第２のゲート絶縁膜１５が露出し
ている。
ト絶縁膜９５、１５の表面にポリシリコン層１７を堆積
させる(図１１(ａ)、図１１(ｂ))。次いで、トレンチ２
２の形成領域のポリシリコン層１７上にレジスト膜を選
択的に形成し、このレジスト膜をマスクにして、ポリシ
リコン層１７をエッチングすると、ポリシリコン層１７
に開口２６が形成される。開口２６が形成された後、レ
ジスト膜を除去する。その状態の平面図を図２６に示
す。この開口２６は、トレンチ２２の長手方向と垂直な
方向に延伸するように複数配置され、それぞれが互いに
平行に配置されている。図２６のＡ−Ａ線断面図、Ｂ−
Ｂ線断面図をそれぞれ図１２(ａ)、(ｂ)に示す。この開
口２６の底部からは、第２のゲート絶縁膜１５が露出し
ている。
【００４０】ポリシリコン層１７は、その一部が図１２
(ａ)に示すように主半導体層１２の表面から露出し、残
りの大部分は、図１２(ｂ)に示すようにトレンチ２２の
内部に充填される。以下で、トレンチ２２の内部に充填
されたポリシリコン層を第１のゲート電極と称し、符号
４１に示す。また、主半導体層１２の表面から露出する
ポリシリコン層を第２のゲート電極と称し、符号１８に
示す。
(ａ)に示すように主半導体層１２の表面から露出し、残
りの大部分は、図１２(ｂ)に示すようにトレンチ２２の
内部に充填される。以下で、トレンチ２２の内部に充填
されたポリシリコン層を第１のゲート電極と称し、符号
４１に示す。また、主半導体層１２の表面から露出する
ポリシリコン層を第２のゲート電極と称し、符号１８に
示す。
【００４１】次に、第２のゲート電極１８の表面を酸化
して、キャップ酸化膜１９を成膜する(図１３(ａ)、図
１３(ｂ))。次いで、全面にＣＶＤ法でＰＳＧ膜からな
る膜厚１μｍの絶縁膜３０を成膜し(図１４(ａ)、図１
４(ｂ))、その絶縁膜３０表面に、トレンチ２２が形成
されていない領域に開口部を有するレジスト膜(図示せ
ず)を形成する。
して、キャップ酸化膜１９を成膜する(図１３(ａ)、図
１３(ｂ))。次いで、全面にＣＶＤ法でＰＳＧ膜からな
る膜厚１μｍの絶縁膜３０を成膜し(図１４(ａ)、図１
４(ｂ))、その絶縁膜３０表面に、トレンチ２２が形成
されていない領域に開口部を有するレジスト膜(図示せ
ず)を形成する。
【００４２】このレジスト膜をマスクにして絶縁膜３０
及び第２のゲート絶縁膜１５をエッチングし、絶縁膜３
０に開口２７を形成して、開口２７底部から主半導体層
１２を露出させる。この開口２７は、図２７に示すよう
に、図２６で示した開口２６とほぼ同じ領域に配置され
ている。図２７のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそ
れぞれ図１５(ａ)、(ｂ)に示す。
及び第２のゲート絶縁膜１５をエッチングし、絶縁膜３
０に開口２７を形成して、開口２７底部から主半導体層
１２を露出させる。この開口２７は、図２７に示すよう
に、図２６で示した開口２６とほぼ同じ領域に配置され
ている。図２７のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそ
れぞれ図１５(ａ)、(ｂ)に示す。
【００４３】次に、絶縁膜３０及び第２のゲート絶縁膜
１５をマスクにして、主半導体層１２をエッチングし、
主半導体層１２の表面に深さ２〜３μｍの溝２８を形成
する(図１６(ａ)、図１６(ｂ))。
１５をマスクにして、主半導体層１２をエッチングし、
主半導体層１２の表面に深さ２〜３μｍの溝２８を形成
する(図１６(ａ)、図１６(ｂ))。
【００４４】次いで、シリコン基板１１を回転させなが
ら、シリコン基板１１の斜め方向から、溝２８の側面に
ｐ型不純物であるボロンイオン(Ｂ+)を注入し、溝２８
の側面及び底面近くの主半導体層１２内にｐ型注入層３
１を形成する(図１７(ａ)、図１７(ｂ))。その後基板１
１を熱処理すると、ｐ型不純物が主半導体層１２内で拡
散し、溝２８の側面及び底面の主半導体層１２内に、ボ
ロンを不純物とするｐ型のボディ領域３２が形成され
る。このボディ領域３２は、図２８にその平面図を示す
ように、溝２８の両側に、溝２８と平行になるように配
置される。図２８のＡ−Ａ線断面図、Ｂ−Ｂ線断面図を
それぞれ図１８(ａ)、図１８(ｂ)に示す。
ら、シリコン基板１１の斜め方向から、溝２８の側面に
ｐ型不純物であるボロンイオン(Ｂ+)を注入し、溝２８
の側面及び底面近くの主半導体層１２内にｐ型注入層３
１を形成する(図１７(ａ)、図１７(ｂ))。その後基板１
１を熱処理すると、ｐ型不純物が主半導体層１２内で拡
散し、溝２８の側面及び底面の主半導体層１２内に、ボ
ロンを不純物とするｐ型のボディ領域３２が形成され
る。このボディ領域３２は、図２８にその平面図を示す
ように、溝２８の両側に、溝２８と平行になるように配
置される。図２８のＡ−Ａ線断面図、Ｂ−Ｂ線断面図を
それぞれ図１８(ａ)、図１８(ｂ)に示す。
【００４５】次に、シリコン基板１１を回転させなが
ら、シリコン基板１１の斜め方向から、溝２８の側面に
ｎ型不純物である砒素イオン(Ａｓ+)を注入し、溝２８
の全ての側面及び底面のボディ領域３２内にｎ型注入層
３４を形成する(図１９(ａ)、図１９(ｂ))。
ら、シリコン基板１１の斜め方向から、溝２８の側面に
ｎ型不純物である砒素イオン(Ａｓ+)を注入し、溝２８
の全ての側面及び底面のボディ領域３２内にｎ型注入層
３４を形成する(図１９(ａ)、図１９(ｂ))。
【００４６】その後シリコン基板１１を熱処理すると、
ｎ型不純物が主半導体層１２内で拡散し、溝２８内部の
側面及び底面の主半導体層１２内に、砒素を不純物とす
るｎ型の高濃度領域３５が形成される。この高濃度領域
３５は、図２９にその平面図を示すように、溝２８の両
側に、溝２８と平行になるように配置される。図２９の
Ａ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図２０
(ａ)、図２０(ｂ)に示す。
ｎ型不純物が主半導体層１２内で拡散し、溝２８内部の
側面及び底面の主半導体層１２内に、砒素を不純物とす
るｎ型の高濃度領域３５が形成される。この高濃度領域
３５は、図２９にその平面図を示すように、溝２８の両
側に、溝２８と平行になるように配置される。図２９の
Ａ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞれ図２０
(ａ)、図２０(ｂ)に示す。
【００４７】次いで、パターニングされた絶縁膜３０を
マスクにして、溝２８の底面で露出する高濃度領域３５
をエッチングして縦穴２９を形成し、縦穴２９の底面か
らボディ領域３２の表面を露出させる。この縦穴２９
は、図３０にその平面図を示すように、溝２８の形成領
域とほぼ同じ領域に配置されている。図３０のＡ−Ａ線
断面図、Ｂ−Ｂ線断面図をそれぞれ図２１(ａ)、図２１
(ｂ)に示す。
マスクにして、溝２８の底面で露出する高濃度領域３５
をエッチングして縦穴２９を形成し、縦穴２９の底面か
らボディ領域３２の表面を露出させる。この縦穴２９
は、図３０にその平面図を示すように、溝２８の形成領
域とほぼ同じ領域に配置されている。図３０のＡ−Ａ線
断面図、Ｂ−Ｂ線断面図をそれぞれ図２１(ａ)、図２１
(ｂ)に示す。
【００４８】次に、基板１１の垂直上方から縦穴２９の
底面にボロンイオンを注入して、ｐ型注入層３７を形成
する(図２２(ａ)、図２２(ｂ))。その後基板１１を熱処
理すると、ｐ型不純物がボディ領域３２内部で拡散し、
縦穴２９の底面のボディ領域３２内に、ｐ+型不純物が
拡散されて成るオーミック拡散層３８が形成される。こ
のオーミック拡散層３８は、図３１にその平面図を示す
ように、縦穴２９の形成領域とほぼ同じ領域に形成され
る。図３１のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞ
れ図２３(ａ)、図２３(ｂ)に示す。
底面にボロンイオンを注入して、ｐ型注入層３７を形成
する(図２２(ａ)、図２２(ｂ))。その後基板１１を熱処
理すると、ｐ型不純物がボディ領域３２内部で拡散し、
縦穴２９の底面のボディ領域３２内に、ｐ+型不純物が
拡散されて成るオーミック拡散層３８が形成される。こ
のオーミック拡散層３８は、図３１にその平面図を示す
ように、縦穴２９の形成領域とほぼ同じ領域に形成され
る。図３１のＡ−Ａ線断面図、Ｂ−Ｂ線断面図をそれぞ
れ図２３(ａ)、図２３(ｂ)に示す。
【００４９】その後、Ａｌ薄膜をスパッタ法で全面に形
成し、パターニングして、Ａｌ薄膜からなるソース電極
膜３９を形成し、蒸着法などにより金属膜からなるドレ
イン電極膜４０をシリコン基板１１の裏面に成膜するこ
とにより、図１、図２(ａ)、(ｂ)、(ｃ)に示したパワー
ＭＯＳＦＥＴ１が形成される。
成し、パターニングして、Ａｌ薄膜からなるソース電極
膜３９を形成し、蒸着法などにより金属膜からなるドレ
イン電極膜４０をシリコン基板１１の裏面に成膜するこ
とにより、図１、図２(ａ)、(ｂ)、(ｃ)に示したパワー
ＭＯＳＦＥＴ１が形成される。
【００５０】なお、図１に示したＭＯＳトランジスタ１
では、第１のゲート電極４１が島状に配置され、オーミ
ック拡散層３８が縦穴２９に沿って帯状に配置されたも
のとしたが、本発明のＭＯＳトランジスタはこれに限ら
れるものではなく、例えば図３２、図３３の符号７１に
示すように構成してもよい。図３２は、ＭＯＳトランジ
スタ７１の平面図であり、図３３(ａ)は、図３２のＣ−
Ｃ線断面図である。また、図３３(ｂ)は図３２のＤ−Ｄ
線断面図であり、図３３(ｃ)は、図３２のＦ−Ｆ線断面
図である。
では、第１のゲート電極４１が島状に配置され、オーミ
ック拡散層３８が縦穴２９に沿って帯状に配置されたも
のとしたが、本発明のＭＯＳトランジスタはこれに限ら
れるものではなく、例えば図３２、図３３の符号７１に
示すように構成してもよい。図３２は、ＭＯＳトランジ
スタ７１の平面図であり、図３３(ａ)は、図３２のＣ−
Ｃ線断面図である。また、図３３(ｂ)は図３２のＤ−Ｄ
線断面図であり、図３３(ｃ)は、図３２のＦ−Ｆ線断面
図である。
【００５１】このＭＯＳトランジスタ７１は、帯状の第
１のゲート電極４３1、４３2を、ボディ領域３２と直交
する方向に延伸するように複数配置し、互いに隣接する
第１のゲート電極４３1、４３2の間の領域のボディ領域
３２上に、オーミック拡散層が複数形成されるように構
成されている。図３２のＣ−Ｃ線は第１のゲート電極４
３1、４３2を横切っていないので、図３３(ａ)にはこれ
ら第１のゲート電極４３1、４３2は示されていない。
１のゲート電極４３1、４３2を、ボディ領域３２と直交
する方向に延伸するように複数配置し、互いに隣接する
第１のゲート電極４３1、４３2の間の領域のボディ領域
３２上に、オーミック拡散層が複数形成されるように構
成されている。図３２のＣ−Ｃ線は第１のゲート電極４
３1、４３2を横切っていないので、図３３(ａ)にはこれ
ら第１のゲート電極４３1、４３2は示されていない。
【００５２】また、図１に示したＭＯＳトランジスタ１
では、第１のゲート電極４１の底面が、ソース領域３６
の底面よりも深く、かつボディ領域３２の底面よりも浅
い位置に位置しているが、本発明のＭＯＳトランジスタ
はこれに限られるものではなく、例えば図３４の符号７
２に示すように、第１のゲート電極４１の底面が、ソー
ス領域３６の底面よりも浅い位置に位置していてもよ
く、また、図３５の符号７３に示すように、第１のゲー
ト電極４１の底面が、ボディ領域３２の底面よりも深い
位置に位置していてもよい。なお、図３４、図３５はい
ずれも図１のＢ−Ｂ線断面に対応する位置の断面を示し
ている。図３４、図３５で符号５１は、第１のゲート電
極４１の底面の深さを示しており、符号５２は、ソース
領域３６の底面の深さを示している。また、符号５３
は、ボディ領域３２の底面の深さを示している。
では、第１のゲート電極４１の底面が、ソース領域３６
の底面よりも深く、かつボディ領域３２の底面よりも浅
い位置に位置しているが、本発明のＭＯＳトランジスタ
はこれに限られるものではなく、例えば図３４の符号７
２に示すように、第１のゲート電極４１の底面が、ソー
ス領域３６の底面よりも浅い位置に位置していてもよ
く、また、図３５の符号７３に示すように、第１のゲー
ト電極４１の底面が、ボディ領域３２の底面よりも深い
位置に位置していてもよい。なお、図３４、図３５はい
ずれも図１のＢ−Ｂ線断面に対応する位置の断面を示し
ている。図３４、図３５で符号５１は、第１のゲート電
極４１の底面の深さを示しており、符号５２は、ソース
領域３６の底面の深さを示している。また、符号５３
は、ボディ領域３２の底面の深さを示している。
【００５３】また、図１に示したＭＯＳトランジスタ１
では、第２のゲート電極１８は帯状に形成され、その幅
は第１のゲート電極４１の幅とほぼ同じであって、第１
のゲート電極４１を全部被覆するように配置されていた
が、本発明のＭＯＳトランジスタはこれに限られるもの
ではなく、例えば図３６の符号７４に示すように、１本
の第１のゲート電極４１上に細幅の２本の第２のゲート
電極１８1、１８2を配置し、第１のゲート電極４１の一
部が第２のゲート電極１８1、１８2の間から露出するよ
うな構成としてもよい。
では、第２のゲート電極１８は帯状に形成され、その幅
は第１のゲート電極４１の幅とほぼ同じであって、第１
のゲート電極４１を全部被覆するように配置されていた
が、本発明のＭＯＳトランジスタはこれに限られるもの
ではなく、例えば図３６の符号７４に示すように、１本
の第１のゲート電極４１上に細幅の２本の第２のゲート
電極１８1、１８2を配置し、第１のゲート電極４１の一
部が第２のゲート電極１８1、１８2の間から露出するよ
うな構成としてもよい。
【００５４】また、図１に示したＭＯＳトランジスタ１
では、各第１のゲート電極４１は、主半導体層１２と、
その両側にそれぞれ位置するボディ領域３２と、ボディ
領域３２の外側にそれぞれ位置するソース領域３６とに
亘って配置されていたが、本発明はこれに限られるもの
ではなく、例えば、図３７(ａ)、(ｂ)、(ｃ)の符号７５
に示すように構成してもよい。図３７(ａ)は、ＭＯＳト
ランジスタ７５の平面図を示しており、図３７(ｂ)は、
同図(ａ)のＩ−Ｉ線断面図であり、図３７(ｃ)は、同図
(ａ)のＪ−Ｊ線断面図である。このＭＯＳトランジスタ
７５は、
では、各第１のゲート電極４１は、主半導体層１２と、
その両側にそれぞれ位置するボディ領域３２と、ボディ
領域３２の外側にそれぞれ位置するソース領域３６とに
亘って配置されていたが、本発明はこれに限られるもの
ではなく、例えば、図３７(ａ)、(ｂ)、(ｃ)の符号７５
に示すように構成してもよい。図３７(ａ)は、ＭＯＳト
ランジスタ７５の平面図を示しており、図３７(ｂ)は、
同図(ａ)のＩ−Ｉ線断面図であり、図３７(ｃ)は、同図
(ａ)のＪ−Ｊ線断面図である。このＭＯＳトランジスタ
７５は、
【００５５】主半導体層１２上で第１のゲート電極が分
離し、分離した第１のゲート電極のそれぞれを被覆する
ように、第２のゲート電極が配置されている。図３７の
符号４５1、４５2及び４５3、４５4に、それぞれ分離さ
れた第１のゲート電極を示し、符号１８1、１８2に、第
１のゲート電極４５1、４５3と、第１のゲート電極４５
2、４５4とをそれぞれ被覆する第２のゲート電極を示
す。
離し、分離した第１のゲート電極のそれぞれを被覆する
ように、第２のゲート電極が配置されている。図３７の
符号４５1、４５2及び４５3、４５4に、それぞれ分離さ
れた第１のゲート電極を示し、符号１８1、１８2に、第
１のゲート電極４５1、４５3と、第１のゲート電極４５
2、４５4とをそれぞれ被覆する第２のゲート電極を示
す。
【００５６】また、図１に示したＭＯＳトランジスタ１
では、オーミック拡散層３８は、図２(ａ)、(ｂ)に示す
ように、縦穴２９の底部に配置されていたが、本発明の
ＭＯＳトランジスタ１はこれに限られるものではなく、
例えば図３８(ａ)、(ｂ)、(ｃ)の符号７６に示すように
構成してもよい。図３８(ａ)は、ＭＯＳトランジスタ７
６の平面図を示し、同図(ｂ)は同図(ａ)のＫ−Ｋ線断面
図を示しており、同図(ｃ)は同図(ａ)のＬ−Ｌ線断面図
を示している。このＭＯＳトランジスタ７６は、オーミ
ック拡散層３８1〜３８6が、縦穴２９の開口付近のソー
ス領域３６の表面に配置されるように構成されている。
では、オーミック拡散層３８は、図２(ａ)、(ｂ)に示す
ように、縦穴２９の底部に配置されていたが、本発明の
ＭＯＳトランジスタ１はこれに限られるものではなく、
例えば図３８(ａ)、(ｂ)、(ｃ)の符号７６に示すように
構成してもよい。図３８(ａ)は、ＭＯＳトランジスタ７
６の平面図を示し、同図(ｂ)は同図(ａ)のＫ−Ｋ線断面
図を示しており、同図(ｃ)は同図(ａ)のＬ−Ｌ線断面図
を示している。このＭＯＳトランジスタ７６は、オーミ
ック拡散層３８1〜３８6が、縦穴２９の開口付近のソー
ス領域３６の表面に配置されるように構成されている。
【００５７】また、図１で示したＭＯＳトランジスタ１
では、縦穴を形成してその側面にソース領域を形成して
いたが、本発明はこれに限られるものではなく、図３９
(ａ)、(ｂ)、(ｃ)の符号７７に示すように構成してもよ
い。図３９(ａ)は、ＭＯＳトランジスタ７７の平面図を
示し、同図(ｂ)は同図(ａ)のＭ−Ｍ線断面図を示してお
り、同図(ｃ)は同図(ａ)のＮ−Ｎ線断面図を示してい
る。このＭＯＳトランジスタ７７は、縦穴が形成されて
おらず、ボディ領域３２の表面に不純物拡散でソース領
域３６が形成されている。
では、縦穴を形成してその側面にソース領域を形成して
いたが、本発明はこれに限られるものではなく、図３９
(ａ)、(ｂ)、(ｃ)の符号７７に示すように構成してもよ
い。図３９(ａ)は、ＭＯＳトランジスタ７７の平面図を
示し、同図(ｂ)は同図(ａ)のＭ−Ｍ線断面図を示してお
り、同図(ｃ)は同図(ａ)のＮ−Ｎ線断面図を示してい
る。このＭＯＳトランジスタ７７は、縦穴が形成されて
おらず、ボディ領域３２の表面に不純物拡散でソース領
域３６が形成されている。
【００５８】また、図１で示したＭＯＳトランジスタ１
では、基板表面において互いに隣接するボディ領域３２
の間では、主半導体層１２が露出していたが、本発明は
これに限られるものではなく、例えば図４０(ａ)、
(ｂ)、(ｃ)の符号７８に示すように構成してもよい。図
４０(ａ)はＭＯＳトランジスタ７８の平面図を示し、同
図(ｂ)は同図(ａ)のＯ−Ｏ線断面図を示しており、同図
(ｃ)は同図(ａ)のＰ−Ｐ線断面図を示している。このＭ
ＯＳトランジスタ７８は、互いに隣接するボディ領域３
２の間に、ｎ型の不純物からなるｎ型高濃度領域６１が
配置されるように構成されている。
では、基板表面において互いに隣接するボディ領域３２
の間では、主半導体層１２が露出していたが、本発明は
これに限られるものではなく、例えば図４０(ａ)、
(ｂ)、(ｃ)の符号７８に示すように構成してもよい。図
４０(ａ)はＭＯＳトランジスタ７８の平面図を示し、同
図(ｂ)は同図(ａ)のＯ−Ｏ線断面図を示しており、同図
(ｃ)は同図(ａ)のＰ−Ｐ線断面図を示している。このＭ
ＯＳトランジスタ７８は、互いに隣接するボディ領域３
２の間に、ｎ型の不純物からなるｎ型高濃度領域６１が
配置されるように構成されている。
【００５９】さらに、図１で示したＭＯＳトランジスタ
１では、Ｎ+型のシリコン基板１１を用いたが、本発明
はこれに限られるものではなく、例えば、図４１の符号
７９に示すように構成してもよい。図４１(ａ)はＭＯＳ
トランジスタ７９の平面図を示し、同図(ｂ)は同図(ａ)
のＱ−Ｑ線断面図を示しており、同図(ｃ)は同図(ａ)の
Ｒ−Ｒ線断面図を示している。このＭＯＳトランジスタ
７９は、図１のＭＯＳトランジスタ１のＮ+型のシリコ
ン基板に代えてｐ型のシリコン基板９１を用い、その裏
面にコレクタ電極９８が形成されており、ＩＧＢＴを構
成している。
１では、Ｎ+型のシリコン基板１１を用いたが、本発明
はこれに限られるものではなく、例えば、図４１の符号
７９に示すように構成してもよい。図４１(ａ)はＭＯＳ
トランジスタ７９の平面図を示し、同図(ｂ)は同図(ａ)
のＱ−Ｑ線断面図を示しており、同図(ｃ)は同図(ａ)の
Ｒ−Ｒ線断面図を示している。このＭＯＳトランジスタ
７９は、図１のＭＯＳトランジスタ１のＮ+型のシリコ
ン基板に代えてｐ型のシリコン基板９１を用い、その裏
面にコレクタ電極９８が形成されており、ＩＧＢＴを構
成している。
【００６０】また、図４２(ａ)、(ｂ)、(ｃ)の符号８１
に示すように、図１、図２で示したＭＯＳトランジスタ
１において、シリコン基板１１を用いずに、主半導体層
１２の裏面に、直接主半導体層１２とショットキーコン
タクトをとる電極膜８０が配置された構造のショットキ
ーバリア型ＩＧＢＴを構成してもよい。図４２(ａ)、
(ｂ)、(ｃ)は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｅ
−Ｅ線断面に対応する断面図である。このショットキー
バリア型ＩＧＢＴ８１は、ソース領域３６、電極膜８
０、第１、第２のゲート電極４１、１８がそれぞれエミ
ッタ、コレクタ、ゲートとして動作する。
に示すように、図１、図２で示したＭＯＳトランジスタ
１において、シリコン基板１１を用いずに、主半導体層
１２の裏面に、直接主半導体層１２とショットキーコン
タクトをとる電極膜８０が配置された構造のショットキ
ーバリア型ＩＧＢＴを構成してもよい。図４２(ａ)、
(ｂ)、(ｃ)は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｅ
−Ｅ線断面に対応する断面図である。このショットキー
バリア型ＩＧＢＴ８１は、ソース領域３６、電極膜８
０、第１、第２のゲート電極４１、１８がそれぞれエミ
ッタ、コレクタ、ゲートとして動作する。
【００６１】また、上述したように本実施形態では、Ｎ
型を第１導電型とし、Ｐ型を第２導電型としているが、
本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を
第２導電型としてもよい。さらに、絶縁膜３０としてＰ
ＳＧ膜を用いているが、本発明の絶縁膜はこれに限られ
るものではなく、例えばシリコン窒化膜を用いてもよ
い。
型を第１導電型とし、Ｐ型を第２導電型としているが、
本発明はこれに限らず、Ｐ型を第１導電型とし、Ｎ型を
第２導電型としてもよい。さらに、絶縁膜３０としてＰ
ＳＧ膜を用いているが、本発明の絶縁膜はこれに限られ
るものではなく、例えばシリコン窒化膜を用いてもよ
い。
【００６２】また、ソース電極膜３９としてＡｌ膜を用
いているが、本発明はこれに限らず、例えば銅膜などを
用いてもよい。さらに、ドレイン層１２をエピタキシャ
ル成長で形成しているが、本発明のドレイン層１２の形
成方法はこれに限らず、表面拡散で形成してもよい。
いているが、本発明はこれに限らず、例えば銅膜などを
用いてもよい。さらに、ドレイン層１２をエピタキシャ
ル成長で形成しているが、本発明のドレイン層１２の形
成方法はこれに限らず、表面拡散で形成してもよい。
【００６３】また、上述の実施形態ではいずれも半導体
基板としてシリコン基板を用いているが、本発明の半導
体基板はこれに限らず、例えばＳｉＣ等の基板に適用し
てもよい。
基板としてシリコン基板を用いているが、本発明の半導
体基板はこれに限らず、例えばＳｉＣ等の基板に適用し
てもよい。
【００６４】さらに、第１、第２のゲート絶縁膜９５、
１５としてシリコン酸化膜を用いたが、本発明の第１、
第２のゲート絶縁膜９５、１５はこれに限らず、例えば
シリコン窒化膜を用いてもよいし、シリコン酸化膜とシ
リコン窒化膜との複合膜を用いてもよい。
１５としてシリコン酸化膜を用いたが、本発明の第１、
第２のゲート絶縁膜９５、１５はこれに限らず、例えば
シリコン窒化膜を用いてもよいし、シリコン酸化膜とシ
リコン窒化膜との複合膜を用いてもよい。
【００６５】また、第１、第２のゲート電極４１、１８
をポリシリコンゲートで構成しているが、本発明の第
１、第２のゲート電極４１、１８はこれに限らず、例え
ばメタルゲートで構成してもよい。
をポリシリコンゲートで構成しているが、本発明の第
１、第２のゲート電極４１、１８はこれに限らず、例え
ばメタルゲートで構成してもよい。
【００６６】
【発明の効果】従来と同一の占有面積で、導通抵抗が小
さくなる。
さくなる。
【図１】本発明の一実施形態のパワーＭＯＳＦＥＴを説
明する平面図
明する平面図
【図２】(ａ)：図１のＡ−Ａ線断面図 (ｂ)：図１のＢ−Ｂ線断面図 (ｃ)：図１のＥ−Ｅ線断面図
【図３】(ａ)：本発明の一実施形態のパワーＭＯＳＦＥ
Ｔに流れる電流の状態を説明する第１の断面図 (ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴに流れ
る電流の状態を説明する第２の断面図
Ｔに流れる電流の状態を説明する第１の断面図 (ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴに流れ
る電流の状態を説明する第２の断面図
【図４】(ａ)：図１のＡ−Ａ線断面に対応する本実施形
態のパワーＭＯＳＦＥＴの製造工程を説明する第１の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１の断面図
態のパワーＭＯＳＦＥＴの製造工程を説明する第１の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１の断面図
【図５】(ａ)：図１のＡ−Ａ線断面に対応する本実施形
態のパワーＭＯＳＦＥＴの製造工程を説明する第２の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第２の断面図
態のパワーＭＯＳＦＥＴの製造工程を説明する第２の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第２の断面図
【図６】(ａ)：図１のＡ−Ａ線断面に対応する本実施形
態のパワーＭＯＳＦＥＴの製造工程を説明する第３の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第３の断面図
態のパワーＭＯＳＦＥＴの製造工程を説明する第３の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第３の断面図
【図７】(ａ)：図１のＡ−Ａ線断面に対応する本実施形
態のパワーＭＯＳＦＥＴの製造工程を説明する第４の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第４の断面図
態のパワーＭＯＳＦＥＴの製造工程を説明する第４の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第４の断面図
【図８】(ａ)：図１のＡ−Ａ線断面に対応する本実施形
態のパワーＭＯＳＦＥＴの製造工程を説明する第５の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第５の断面図
態のパワーＭＯＳＦＥＴの製造工程を説明する第５の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第５の断面図
【図９】(ａ)：図１のＡ−Ａ線断面に対応する本実施形
態のパワーＭＯＳＦＥＴの製造工程を説明する第６の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第６の断面図
態のパワーＭＯＳＦＥＴの製造工程を説明する第６の断
面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第６の断面図
【図１０】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第７の
断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第７の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第７の
断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第７の断面図
【図１１】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第８の
断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第８の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第８の
断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第８の断面図
【図１２】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第９の
断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第９の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第９の
断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第９の断面図
【図１３】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１０
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１０の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１０
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１０の断面図
【図１４】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１１
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１１の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１１
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１１の断面図
【図１５】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１２
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１２の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１２
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１２の断面図
【図１６】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１３
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１３の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１３
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１３の断面図
【図１７】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１４
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１４の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１４
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１４の断面図
【図１８】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１５
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１５の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１５
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１５の断面図
【図１９】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１６
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１６の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１６
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１６の断面図
【図２０】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１７
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１７の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１７
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１７の断面図
【図２１】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１８
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１８の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１８
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１８の断面図
【図２２】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１９
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１９の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第１９
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第１９の断面図
【図２３】(ａ)：図１のＡ−Ａ線断面に対応する本実施
形態のパワーＭＯＳＦＥＴの製造工程を説明する第２０
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第２０の断面図
形態のパワーＭＯＳＦＥＴの製造工程を説明する第２０
の断面図 (ｂ)：図１のＢ−Ｂ線断面に対応する本実施形態のパワ
ーＭＯＳＦＥＴの製造工程を説明する第２０の断面図
【図２４】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第１の平面図
を説明する第１の平面図
【図２５】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第２の平面図
を説明する第２の平面図
【図２６】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第３の平面図
を説明する第３の平面図
【図２７】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第４の平面図
を説明する第４の平面図
【図２８】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第５の平面図
を説明する第５の平面図
【図２９】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第６の平面図
を説明する第６の平面図
【図３０】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第７の平面図
を説明する第７の平面図
【図３１】本実施形態のパワーＭＯＳＦＥＴの製造工程
を説明する第８の平面図
を説明する第８の平面図
【図３２】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、オーミック拡散層が分離された構造を説明する
平面図
おいて、オーミック拡散層が分離された構造を説明する
平面図
【図３３】(ａ)：図３２のＣ−Ｃ線断面図 (ｂ)：図３２のＤ−Ｄ線断面図 (ｃ)：図３２のＦ−Ｆ線断面図
【図３４】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、第１のゲート電極が浅く形成された構造を説明
する断面図
おいて、第１のゲート電極が浅く形成された構造を説明
する断面図
【図３５】本発明の一実施形態のパワーＭＯＳＦＥＴに
おいて、第１のゲート電極が深く形成された構造を説明
する断面図
おいて、第１のゲート電極が深く形成された構造を説明
する断面図
【図３６】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、第２のゲート電極が分離された構造を説
明する平面図 (ｂ)：図３６(ａ)のＧ−Ｇ線断面図 (ｃ)：図３６(ａ)のＨ−Ｈ線断面図
ＥＴにおいて、第２のゲート電極が分離された構造を説
明する平面図 (ｂ)：図３６(ａ)のＧ−Ｇ線断面図 (ｃ)：図３６(ａ)のＨ−Ｈ線断面図
【図３７】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、第１及び第２のゲート電極が分離された
構造を説明する平面図 (ｂ)：図３７(ａ)のＩ−Ｉ線断面図 (ｃ)：図３７(ａ)のＪ−Ｊ線断面図
ＥＴにおいて、第１及び第２のゲート電極が分離された
構造を説明する平面図 (ｂ)：図３７(ａ)のＩ−Ｉ線断面図 (ｃ)：図３７(ａ)のＪ−Ｊ線断面図
【図３８】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、オーミック拡散層がソース領域の上部に
設けられた構造を説明する平面図 (ｂ)：図３８(ａ)のＫ−Ｋ線断面図 (ｃ)：図３８(ａ)のＬ−Ｌ線断面図
ＥＴにおいて、オーミック拡散層がソース領域の上部に
設けられた構造を説明する平面図 (ｂ)：図３８(ａ)のＫ−Ｋ線断面図 (ｃ)：図３８(ａ)のＬ−Ｌ線断面図
【図３９】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、ソース領域が拡散で形成された構造を説
明する平面図 (ｂ)：図３９(ａ)のＭ−Ｍ線断面図 (ｃ)：図３９(ａ)のＮ−Ｎ線断面図
ＥＴにおいて、ソース領域が拡散で形成された構造を説
明する平面図 (ｂ)：図３９(ａ)のＭ−Ｍ線断面図 (ｃ)：図３９(ａ)のＮ−Ｎ線断面図
【図４０】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、主半導体層の表面に高濃度領域が設けら
れた構造を説明する平面図 (ｂ)：図３８(ａ)のＯ−Ｏ線断面図 (ｃ)：図３８(ａ)のＰ−Ｐ線断面図
ＥＴにおいて、主半導体層の表面に高濃度領域が設けら
れた構造を説明する平面図 (ｂ)：図３８(ａ)のＯ−Ｏ線断面図 (ｃ)：図３８(ａ)のＰ−Ｐ線断面図
【図４１】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、ＩＧＢＴ構造の素子を説明する平面図 (ｂ)：図３８(ａ)のＱ−Ｑ線断面図 (ｃ)：図３８(ａ)のＲ−Ｒ線断面図
ＥＴにおいて、ＩＧＢＴ構造の素子を説明する平面図 (ｂ)：図３８(ａ)のＱ−Ｑ線断面図 (ｃ)：図３８(ａ)のＲ−Ｒ線断面図
【図４２】(ａ)：本発明の一実施形態のパワーＭＯＳＦ
ＥＴにおいて、ショットキーバリア型ＩＧＢＴ構造の素
子を説明する第１の断面図 (ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおい
て、ショットキーバリア型ＩＧＢＴ構造の素子を説明す
る第２の断面図 (ｃ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおい
て、ショットキーバリア型ＩＧＢＴ構造の素子を説明す
る第３の断面図
ＥＴにおいて、ショットキーバリア型ＩＧＢＴ構造の素
子を説明する第１の断面図 (ｂ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおい
て、ショットキーバリア型ＩＧＢＴ構造の素子を説明す
る第２の断面図 (ｃ)：本発明の一実施形態のパワーＭＯＳＦＥＴにおい
て、ショットキーバリア型ＩＧＢＴ構造の素子を説明す
る第３の断面図
【図４３】(ａ)：従来のパワーＭＯＳＦＥＴを説明する
平面図 (ｂ)：従来のパワーＭＯＳＦＥＴを説明する断面図
平面図 (ｂ)：従来のパワーＭＯＳＦＥＴを説明する断面図
１、７２、７３、７４、７５、７６、７７、７８、７９
……パワーＭＯＳＦＥＴ(ＭＯＳトランジスタ) １１
……シリコン基板 １２……主半導体層 １５……第２のゲート絶縁膜 １８……第２のゲート
電極 ３２……ボディ領域(反対導電領域) ３６…
…ソース領域 ４０……ドレイン電極膜 ４１……
第１のゲート電極 ９５……第１のゲート絶縁膜
……パワーＭＯＳＦＥＴ(ＭＯＳトランジスタ) １１
……シリコン基板 １２……主半導体層 １５……第２のゲート絶縁膜 １８……第２のゲート
電極 ３２……ボディ領域(反対導電領域) ３６…
…ソース領域 ４０……ドレイン電極膜 ４１……
第１のゲート電極 ９５……第１のゲート絶縁膜
Claims (7)
- 【請求項１】第１導電型の不純物が添加された主半導体
層と、 前記主半導体層に形成された有底の孔と、 前記孔の少なくとも一部の側面に形成された第１のゲー
ト絶縁膜と、 前記孔内に配置され、前記第１のゲート絶縁膜と密着さ
れた第１のゲート電極と、 前記第１のゲート絶縁膜に密着配置された状態で前記主
半導体層内に形成され、前記第１導電型とは反対の導電
型である第２導電型の第１、第２の反対導電領域と、 前記第１、第２の反対導電領域内にそれぞれ形成され、
前記第１のゲート絶縁膜に密着配置された第１導電型の
第１、第２のソース領域とを有し、 前記第１、第２の反対導電領域の間に位置する部分の前
記主半導体層がドレイン層にされ、 前記ドレイン層と、前記第１、第２のソース領域の間に
位置する部分の前記第１、第２の反対導電領域が、それ
ぞれチャネル領域にされたＭＯＳトランジスタ。 - 【請求項２】前記第１、第２の反対導電領域及び前記第
１、第２のソース領域は、その一部が前記主半導体層の
表面側に位置し、 少なくとも前記主半導体層表面の前記第１、第２の反対
導電領域上に配置された第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に配置された第２のゲート電
極とを有する請求項１記載のＭＯＳトランジスタ。 - 【請求項３】前記第１のゲート電極は、その内部底面が
前記ソース領域の底面よりも浅く位置するように形成さ
れた請求項１又は請求項２のいずれか１項記載のＭＯＳ
トランジスタ。 - 【請求項４】前記第１のゲート電極は、その内部底面が
前記第１、第２の反対導電領域の底面よりも深く位置す
るように構成された請求項１又は請求項２のいずれか１
項記載のＭＯＳトランジスタ。 - 【請求項５】前記第１、第２の反対導電領域の間に位置
する前記主半導体層の表面には、第１導電型で前記主半
導体層よりも高濃度の表面高濃度層が形成された請求項
１乃至請求項４のいずれか１項記載のＭＯＳトランジス
タ。 - 【請求項６】前記主半導体層の裏面に形成され、前記主
半導体層よりも高濃度である第１導電型の副半導体層
と、 前記副半導体層の裏面に形成されたドレイン電極とを有
する請求項１乃至請求項５のいずれか１項記載のＭＯＳ
トランジスタ。 - 【請求項７】前記主半導体層の裏面に形成された第２導
電型の副半導体層と、 前記副半導体層に電気的に接続されたコレクタ電極を有
する請求項１乃至請求項５のいずれか１項記載のＭＯＳ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296209A JP4870865B2 (ja) | 2000-09-28 | 2000-09-28 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296209A JP4870865B2 (ja) | 2000-09-28 | 2000-09-28 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110983A true JP2002110983A (ja) | 2002-04-12 |
| JP4870865B2 JP4870865B2 (ja) | 2012-02-08 |
Family
ID=18778515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000296209A Expired - Fee Related JP4870865B2 (ja) | 2000-09-28 | 2000-09-28 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4870865B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011027540A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| JP2013084990A (ja) * | 2013-01-11 | 2013-05-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2013172111A (ja) * | 2012-02-23 | 2013-09-02 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
| WO2016116998A1 (ja) * | 2015-01-19 | 2016-07-28 | 株式会社日立製作所 | 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 |
| JP2019503591A (ja) * | 2016-02-02 | 2019-02-07 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイス |
| US11978794B2 (en) | 2018-12-25 | 2024-05-07 | Hitachi, Ltd. | Silicon carbide semiconductor device, power conversion device, three-phase motor system, automobile, and railway vehicle |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| JPH08250732A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法 |
| JPH0923001A (ja) * | 1995-07-05 | 1997-01-21 | Nec Corp | 半導体装置の製造方法 |
| JPH10321848A (ja) * | 1997-05-22 | 1998-12-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JPH11307767A (ja) * | 1998-04-21 | 1999-11-05 | Nec Kansai Ltd | 絶縁ゲート型半導体装置 |
| JP2000223695A (ja) * | 1999-01-28 | 2000-08-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2001267509A (ja) * | 2000-03-16 | 2001-09-28 | Denso Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-09-28 JP JP2000296209A patent/JP4870865B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| JPH08250732A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法 |
| JPH0923001A (ja) * | 1995-07-05 | 1997-01-21 | Nec Corp | 半導体装置の製造方法 |
| JPH10321848A (ja) * | 1997-05-22 | 1998-12-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JPH11307767A (ja) * | 1998-04-21 | 1999-11-05 | Nec Kansai Ltd | 絶縁ゲート型半導体装置 |
| JP2000223695A (ja) * | 1999-01-28 | 2000-08-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2001267509A (ja) * | 2000-03-16 | 2001-09-28 | Denso Corp | 半導体装置及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011027540A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| JP2013172111A (ja) * | 2012-02-23 | 2013-09-02 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2013084990A (ja) * | 2013-01-11 | 2013-05-09 | Toshiba Corp | 半導体装置の製造方法 |
| WO2016116998A1 (ja) * | 2015-01-19 | 2016-07-28 | 株式会社日立製作所 | 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 |
| JPWO2016116998A1 (ja) * | 2015-01-19 | 2017-06-29 | 株式会社日立製作所 | 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 |
| CN107112362A (zh) * | 2015-01-19 | 2017-08-29 | 株式会社日立制作所 | 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆 |
| US9960259B2 (en) | 2015-01-19 | 2018-05-01 | Hitachi, Ltd. | Semiconductor device, method for manufacturing same, power conversion device, three-phase motor system, automobile, and railway carriage |
| DE112015005397B4 (de) | 2015-01-19 | 2022-06-09 | Hitachi, Ltd. | Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzer, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnfahrzeug |
| JP2019503591A (ja) * | 2016-02-02 | 2019-02-07 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイス |
| US11978794B2 (en) | 2018-12-25 | 2024-05-07 | Hitachi, Ltd. | Silicon carbide semiconductor device, power conversion device, three-phase motor system, automobile, and railway vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4870865B2 (ja) | 2012-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4363736B2 (ja) | トランジスタ及びその製造方法 | |
| US6737704B1 (en) | Transistor and method of manufacturing the same | |
| US8148224B2 (en) | Insulated gate type semiconductor device and method for fabricating the same | |
| CN113178481A (zh) | 半导体装置 | |
| KR20040082337A (ko) | 탄화규소 반도체장치 및 그 제조방법 | |
| EP0663698B1 (en) | Semiconductor device and its manufacture | |
| CN108550618B (zh) | 半导体装置 | |
| US8841719B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0548936B2 (ja) | ||
| US7385273B2 (en) | Power semiconductor device | |
| JP2006019608A (ja) | Ｍｉｓｆｅｔデバイス | |
| JP4870865B2 (ja) | Ｍｏｓトランジスタ | |
| JP2007053226A (ja) | 半導体装置およびその製造方法 | |
| JP2006303111A (ja) | 半導体素子 | |
| JPWO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
| JP4406535B2 (ja) | ショットキーダイオード付きトランジスタ | |
| JP5239254B2 (ja) | 絶縁ゲート型半導体素子の製造方法 | |
| JP4929559B2 (ja) | 半導体素子 | |
| JP4246334B2 (ja) | 電界効果トランジスタ | |
| JP7034214B2 (ja) | 半導体装置 | |
| WO2023189438A1 (ja) | 半導体装置 | |
| JP3358558B2 (ja) | 半導体装置 | |
| JP2006196583A (ja) | 半導体装置の製造方法 | |
| JPH1117164A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060804 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101022 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110330 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111118 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |