JPH11307767A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH11307767A JPH11307767A JP10110006A JP11000698A JPH11307767A JP H11307767 A JPH11307767 A JP H11307767A JP 10110006 A JP10110006 A JP 10110006A JP 11000698 A JP11000698 A JP 11000698A JP H11307767 A JPH11307767 A JP H11307767A
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- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000009413 insulation Methods 0.000 title 1
- 239000010410 layer Substances 0.000 claims description 97
- 239000000758 substrate Substances 0.000 claims description 29
- 239000002344 surface layer Substances 0.000 claims description 8
- 239000011800 void material Substances 0.000 abstract 3
- 238000000034 method Methods 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 溝深さに対するベース領域の接合深さとオン
抵抗の関係からオン抵抗を低減する。 【解決手段】 ベース領域２６を貫通する溝２３を形成
するとき、溝２３の深さをベース領域２６の接合深さに
対して、ドレイン領域２５の抵抗率が４Ω−cm以下の場
合、０．１５〜０．５０μｍの範囲で深く形成し、４〜
８Ω−cmの範囲の場合、０．３〜１．０μｍの範囲で深
く形成する。ＭＯＳＦＥＴがオン動作状態のときのドレ
イン領域２５とベース領域２６間のドレイン領域２５側
への空乏層が溝２３の深さと略同一深さまで延び、見か
け上のジャンクションＦＥＴによる抵抗成分の発生はな
く、また溝２３と空乏層間の抵抗成分は溝２３の側壁と
底とのＲ形状の角部と空乏層間での抵抗成分となり、Ｍ
ＯＳＦＥＴのオン抵抗を従来より低減することができ
る。
抵抗の関係からオン抵抗を低減する。 【解決手段】 ベース領域２６を貫通する溝２３を形成
するとき、溝２３の深さをベース領域２６の接合深さに
対して、ドレイン領域２５の抵抗率が４Ω−cm以下の場
合、０．１５〜０．５０μｍの範囲で深く形成し、４〜
８Ω−cmの範囲の場合、０．３〜１．０μｍの範囲で深
く形成する。ＭＯＳＦＥＴがオン動作状態のときのドレ
イン領域２５とベース領域２６間のドレイン領域２５側
への空乏層が溝２３の深さと略同一深さまで延び、見か
け上のジャンクションＦＥＴによる抵抗成分の発生はな
く、また溝２３と空乏層間の抵抗成分は溝２３の側壁と
底とのＲ形状の角部と空乏層間での抵抗成分となり、Ｍ
ＯＳＦＥＴのオン抵抗を従来より低減することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、溝にゲート電極を
有する絶縁ゲート型半導体装置に関する。
有する絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】従来の溝を有するＭＯＳＦＥＴを図１０
を参照して説明する。図において、１は半導体本体で、
ｎ+ 型半導体基板２と、この半導体基板２上に設け表面
に溝３が複数個（１個のみ図示）形成されたエピタキシ
ャル層４とを有している。エピタキシャル層４はエピタ
キシャル層４の初期層であるｎ- 型ドレイン領域５と、
このドレイン領域５上に設けたｐ型ベース領域６と、こ
のベース領域６の表面層に設けたｎ+ 型ソース領域７と
を含み、溝３はソース領域７表面からベース領域６を貫
通してドレイン領域５に達して形成されている。溝３内
面にはゲート酸化膜８を設け、このゲート酸化膜８を介
して溝３内にはポリシリコンのゲート電極９を埋設して
いる。エピタキシャル層４上にはゲート電極９を被覆す
るように層間絶縁膜１０を設け、更にその上にソース領
域７及びベース領域６表面とオーミック接触により電気
的接続するソース電極１１を設けている。図示しないが
ソース電極１１上にはゲート電極９と電気的接続するゲ
ート配線が層間絶縁膜を介して設けられている。半導体
基板２の裏面にはドレイン電極１２が設けられている。
を参照して説明する。図において、１は半導体本体で、
ｎ+ 型半導体基板２と、この半導体基板２上に設け表面
に溝３が複数個（１個のみ図示）形成されたエピタキシ
ャル層４とを有している。エピタキシャル層４はエピタ
キシャル層４の初期層であるｎ- 型ドレイン領域５と、
このドレイン領域５上に設けたｐ型ベース領域６と、こ
のベース領域６の表面層に設けたｎ+ 型ソース領域７と
を含み、溝３はソース領域７表面からベース領域６を貫
通してドレイン領域５に達して形成されている。溝３内
面にはゲート酸化膜８を設け、このゲート酸化膜８を介
して溝３内にはポリシリコンのゲート電極９を埋設して
いる。エピタキシャル層４上にはゲート電極９を被覆す
るように層間絶縁膜１０を設け、更にその上にソース領
域７及びベース領域６表面とオーミック接触により電気
的接続するソース電極１１を設けている。図示しないが
ソース電極１１上にはゲート電極９と電気的接続するゲ
ート配線が層間絶縁膜を介して設けられている。半導体
基板２の裏面にはドレイン電極１２が設けられている。
【０００３】
【発明が解決しようとする課題】ところで、上述の構造
において、エピタキシャル層４表面からの溝３の深さと
ベース領域６の接合深さとの関係における第１の典型的
な例として、溝３の深さをベース領域６の接合深さより
±０．１μｍの範囲で深くしている。この場合、図１１
に示すようにＭＯＳＦＥＴがオン動作状態のときのドレ
イン領域５とベース領域６間のドレイン領域５側への空
乏層ＤＬが溝５の底面の一部まで延びる状態となり、ド
レイン領域５の溝３直下の位置に見かけ上のジャンクシ
ョンＦＥＴによる抵抗成分Ｒ１が発生し、この抵抗成分
Ｒ１によりオン抵抗が高くなるという問題がある。
において、エピタキシャル層４表面からの溝３の深さと
ベース領域６の接合深さとの関係における第１の典型的
な例として、溝３の深さをベース領域６の接合深さより
±０．１μｍの範囲で深くしている。この場合、図１１
に示すようにＭＯＳＦＥＴがオン動作状態のときのドレ
イン領域５とベース領域６間のドレイン領域５側への空
乏層ＤＬが溝５の底面の一部まで延びる状態となり、ド
レイン領域５の溝３直下の位置に見かけ上のジャンクシ
ョンＦＥＴによる抵抗成分Ｒ１が発生し、この抵抗成分
Ｒ１によりオン抵抗が高くなるという問題がある。
【０００４】また、第２の典型的な例として、溝３の深
さをベース領域６の接合深さより１．０〜２．０μｍ深
くしている。この場合、図１２に示すようにＭＯＳＦＥ
Ｔがオン動作状態のときのドレイン領域５とベース領域
６間のドレイン領域５側への空乏層ＤＬが溝３の深さよ
り離れた浅いところまでしか延びず、第１の典型的な例
の場合に発生する見かけ上のジャンクションＦＥＴによ
る抵抗成分Ｒ１の発生はないが、この空乏層と溝３の側
壁面間での抵抗成分Ｒ２が発生し、この抵抗成分Ｒ２に
よりオン抵抗が高くなるという問題がある。またこの場
合、ドレイン領域５とベース領域６間の逆耐圧時の空乏
層が溝３のところで屈曲し、逆耐圧が下がるという問題
がある。本発明者達はエピタキシャル層４表面からの溝
３の深さとベース領域６の接合深さとの関係において上
記の第１の典型的な例と第２の典型的な例との間にオン
抵抗が低くなる範囲があることを発見したもので、従来
より逆耐圧を下げずにオン抵抗を低くした絶縁ゲート型
半導体装置及びその製造方法を提供することを目的とす
る。
さをベース領域６の接合深さより１．０〜２．０μｍ深
くしている。この場合、図１２に示すようにＭＯＳＦＥ
Ｔがオン動作状態のときのドレイン領域５とベース領域
６間のドレイン領域５側への空乏層ＤＬが溝３の深さよ
り離れた浅いところまでしか延びず、第１の典型的な例
の場合に発生する見かけ上のジャンクションＦＥＴによ
る抵抗成分Ｒ１の発生はないが、この空乏層と溝３の側
壁面間での抵抗成分Ｒ２が発生し、この抵抗成分Ｒ２に
よりオン抵抗が高くなるという問題がある。またこの場
合、ドレイン領域５とベース領域６間の逆耐圧時の空乏
層が溝３のところで屈曲し、逆耐圧が下がるという問題
がある。本発明者達はエピタキシャル層４表面からの溝
３の深さとベース領域６の接合深さとの関係において上
記の第１の典型的な例と第２の典型的な例との間にオン
抵抗が低くなる範囲があることを発見したもので、従来
より逆耐圧を下げずにオン抵抗を低くした絶縁ゲート型
半導体装置及びその製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明に係る絶縁ゲート
型半導体装置は、一導電型ドレイン領域、ドレイン領域
上に設けた他導電型ベース領域及びベース領域の表面層
に設けた一導電型ソース領域を含みソース領域からドレ
イン領域までの溝が形成された半導体本体と、溝に設け
たゲート酸化膜と、ゲート酸化膜上に形成したゲート電
極とを具備した絶縁ゲート型半導体装置において、ドレ
イン領域の抵抗率が４Ω−cm以下で、溝がベース領域の
接合に対して、０．１５〜０．５０μｍの範囲で深く形
成されたことを特徴とする。また、本発明に係る絶縁ゲ
ート型半導体は、一導電型ドレイン領域、ドレイン領域
上に設けた他導電型ベース領域及びベース領域の表面層
に設けた一導電型ソース領域を含みソース領域からドレ
イン領域までの溝が形成された半導体本体と、溝に設け
たゲート酸化膜と、ゲート酸化膜上に形成したゲート電
極とを具備した絶縁ゲート型半導体装置において、ドレ
イン領域の抵抗率が４〜８Ω−cmの範囲で、溝がベース
領域の接合に対して、０．３〜１．０μｍの範囲で深く
形成されたことを特徴とする。本発明に係る上記の絶縁
ゲート型半導体装置において、半導体本体が半導体基板
上に形成されたエピタキシャル層である。本発明に係る
上記の絶縁ゲート型半導体装置において、半導体基板が
高濃度一導電型の場合、この絶縁ゲート型半導体装置は
具体的にはＭＯＳＦＥＴであり、半導体基板が高濃度他
導電型の場合、この絶縁ゲート型半導体装置は具体的に
は伝導度変調型ＭＯＳＦＥＴである。
型半導体装置は、一導電型ドレイン領域、ドレイン領域
上に設けた他導電型ベース領域及びベース領域の表面層
に設けた一導電型ソース領域を含みソース領域からドレ
イン領域までの溝が形成された半導体本体と、溝に設け
たゲート酸化膜と、ゲート酸化膜上に形成したゲート電
極とを具備した絶縁ゲート型半導体装置において、ドレ
イン領域の抵抗率が４Ω−cm以下で、溝がベース領域の
接合に対して、０．１５〜０．５０μｍの範囲で深く形
成されたことを特徴とする。また、本発明に係る絶縁ゲ
ート型半導体は、一導電型ドレイン領域、ドレイン領域
上に設けた他導電型ベース領域及びベース領域の表面層
に設けた一導電型ソース領域を含みソース領域からドレ
イン領域までの溝が形成された半導体本体と、溝に設け
たゲート酸化膜と、ゲート酸化膜上に形成したゲート電
極とを具備した絶縁ゲート型半導体装置において、ドレ
イン領域の抵抗率が４〜８Ω−cmの範囲で、溝がベース
領域の接合に対して、０．３〜１．０μｍの範囲で深く
形成されたことを特徴とする。本発明に係る上記の絶縁
ゲート型半導体装置において、半導体本体が半導体基板
上に形成されたエピタキシャル層である。本発明に係る
上記の絶縁ゲート型半導体装置において、半導体基板が
高濃度一導電型の場合、この絶縁ゲート型半導体装置は
具体的にはＭＯＳＦＥＴであり、半導体基板が高濃度他
導電型の場合、この絶縁ゲート型半導体装置は具体的に
は伝導度変調型ＭＯＳＦＥＴである。
【０００６】
【発明の実施の形態】以下に、本発明に基づき第１の実
施例のＭＯＳＦＥＴを図１及び図３を参照して説明す
る。先ず構成を説明すると、図１において、２１は半導
体本体で、ｎ+ 型半導体基板２２と、この半導体基板２
２上に設け表面に溝２３が複数個（１個のみ図示）形成
されたエピタキシャル層２４とを有している。エピタキ
シャル層２４はエピタキシャル層２４の初期層であるｎ
- 型ドレイン領域２５と、このドレイン領域２５上に設
けたｐ型ベース領域２６と、このベース領域２６の表面
層に設けたｎ+ 型ソース領域２７とを含み、溝２３はソ
ース領域２７表面からベース領域２６を貫通してドレイ
ン領域２５に達して形成されている。溝２３の側壁面と
底面との角部は曲率半径は小さいがＲ形状となってい
る。溝２３の深さはベース領域２６の接合深さに対し
て、ドレイン領域２５の抵抗率が４Ω−cm以下の場合、
０．１５〜０．５０μｍの範囲で深く形成し、４〜８Ω
−cmの範囲の場合、０．３〜１．０μｍの範囲で深く形
成している。溝２３内面にはゲート酸化膜２８を設け、
このゲート酸化膜２８を介して溝２３内にはポリシリコ
ンのゲート電極２９を埋設している。エピタキシャル層
２４上にはゲート電極２９を被覆するように層間絶縁膜
３０を設け、更にその上にソース領域２７及びベース領
域２６表面とオーミック接触により電気的接続するソー
ス電極３１を設けている。図示しないがソース電極３１
上にはゲート電極２９と電気的接続するゲート配線が層
間絶縁膜を介して設けられている。半導体基板２２の裏
面にはドレイン電極３２が設けられている。
施例のＭＯＳＦＥＴを図１及び図３を参照して説明す
る。先ず構成を説明すると、図１において、２１は半導
体本体で、ｎ+ 型半導体基板２２と、この半導体基板２
２上に設け表面に溝２３が複数個（１個のみ図示）形成
されたエピタキシャル層２４とを有している。エピタキ
シャル層２４はエピタキシャル層２４の初期層であるｎ
- 型ドレイン領域２５と、このドレイン領域２５上に設
けたｐ型ベース領域２６と、このベース領域２６の表面
層に設けたｎ+ 型ソース領域２７とを含み、溝２３はソ
ース領域２７表面からベース領域２６を貫通してドレイ
ン領域２５に達して形成されている。溝２３の側壁面と
底面との角部は曲率半径は小さいがＲ形状となってい
る。溝２３の深さはベース領域２６の接合深さに対し
て、ドレイン領域２５の抵抗率が４Ω−cm以下の場合、
０．１５〜０．５０μｍの範囲で深く形成し、４〜８Ω
−cmの範囲の場合、０．３〜１．０μｍの範囲で深く形
成している。溝２３内面にはゲート酸化膜２８を設け、
このゲート酸化膜２８を介して溝２３内にはポリシリコ
ンのゲート電極２９を埋設している。エピタキシャル層
２４上にはゲート電極２９を被覆するように層間絶縁膜
３０を設け、更にその上にソース領域２７及びベース領
域２６表面とオーミック接触により電気的接続するソー
ス電極３１を設けている。図示しないがソース電極３１
上にはゲート電極２９と電気的接続するゲート配線が層
間絶縁膜を介して設けられている。半導体基板２２の裏
面にはドレイン電極３２が設けられている。
【０００７】上記構成によれば、ＭＯＳＦＥＴがオン動
作状態のときのドレイン領域２５とベース領域２６間の
ドレイン領域２５側への空乏層が図２に示すように溝２
３の深さと略同一深さまで延びるように溝２３の深さと
ベース領域２６の接合深さの関係が決定されており、従
来の第１の典型的な例の場合に発生する見かけ上のジャ
ンクションＦＥＴによる抵抗成分Ｒ１が発生しなくなる
か、又は、小さくなり、また第２の典型的な例での空乏
層と溝の側壁面間での抵抗成分Ｒ２は本実施例では溝２
３の側壁面ではなく溝２３の側壁面と底面とのＲ形状の
角部と空乏層間での抵抗成分Ｒ３となり、角部がＲ形状
となっているため電流は流れやすくなりその抵抗成分は
小さくなるのでオン抵抗は従来より低くすることができ
る。また逆耐圧時の空乏層も溝２３のところであまり屈
曲しないので逆耐圧の低下もない。
作状態のときのドレイン領域２５とベース領域２６間の
ドレイン領域２５側への空乏層が図２に示すように溝２
３の深さと略同一深さまで延びるように溝２３の深さと
ベース領域２６の接合深さの関係が決定されており、従
来の第１の典型的な例の場合に発生する見かけ上のジャ
ンクションＦＥＴによる抵抗成分Ｒ１が発生しなくなる
か、又は、小さくなり、また第２の典型的な例での空乏
層と溝の側壁面間での抵抗成分Ｒ２は本実施例では溝２
３の側壁面ではなく溝２３の側壁面と底面とのＲ形状の
角部と空乏層間での抵抗成分Ｒ３となり、角部がＲ形状
となっているため電流は流れやすくなりその抵抗成分は
小さくなるのでオン抵抗は従来より低くすることができ
る。また逆耐圧時の空乏層も溝２３のところであまり屈
曲しないので逆耐圧の低下もない。
【０００８】次に製造方法を図３（ａ）〜（ｃ）を参照
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図３（ａ）に示すように、ｎ+型半導体基板２２
上にエピタキシャル層のｎ- 型初期層を形成し、ＰＲと
ドライエッチ法により選択的に初期層をエッチングし、
表面に溝２３が複数個（１個のみ図示）形成されたエピ
タキシャル層２４ａを形成する。次に、第２工程はこの
工程の完了後の断面図を図３（ｂ）に示すように、溝２
３の内面及びエピタキシャル層２４ａ表面に熱酸化法に
よりゲート酸化膜２８を形成し、その上からＣＶＤ法に
よりポリシリコン膜３３を被覆し同時に溝２３もポリシ
リコン膜３４で埋め込む。次に、第３工程はこの工程の
完了後の断面図を図３（ｃ）に示すように、ドライエッ
チ法によりポリシリコン膜３３を溝２３内のポリシリコ
ン膜３３がエピタキシャル層２４ａ表面まで残るように
エッチバックして溝２３内にゲート電極２９を形成す
る。その後、第４工程はこの工程の完了後の断面図を図
３（ｄ）に示すように、エピタキシャル層４ａ表面に露
出したゲート酸化膜２８をウェットエッチ法で除去し、
その露出した表面に熱酸化法によりシリコン酸化膜３４
を形成して後、ゲート電極２９をマスクにしてボロンを
イオン注入及び熱拡散して溝２３より浅くＰ型ベース領
域２６を形成する。具体的には溝２３の深さはベース領
域２６の接合深さに対して、ドレイン領域２５の抵抗率
が４Ω−cm以下の場合、０．１５〜０．５０μｍの範囲
で深く形成し、４〜８Ω−cmの範囲の場合、０．３〜
１．０μｍの範囲で深く形成する。更にベース領域２６
にゲート電極２９及びＰＲでのフォトレジスト膜でマス
クして砒素をイオン注入しフォトレジストを除去後更に
熱拡散してｎ+ 型ソース領域２７を形成する。この結
果、図３（ａ）〜（ｃ）のエピタキシャル層２４ａは、
表面に溝２３が形成されエピタキシャル層の初期層であ
るｎ- 型ドレイン領域２５と、ベース領域２６と、ソー
ス領域２７とを含むエピタキシャル層２４となる。溝２
３の側壁面と底面との角部は曲率半径は小さいがＲ形状
となる。この後、以上の工程を経たエピタキシャル層２
４の表面にＣＶＤ法により層間絶縁膜３０を被覆する。
続いて、第４工程はこの工程の完了後の断面図を図１に
示すように、ソース領域２７表面の一部及びベース領域
２６表面が露出するように層間絶縁膜３０及びゲート酸
化膜２８にコンタクト窓を形成した後、以上の工程を経
たエピタキシャル層２４の表面をスパッタ法によりアル
ミニウム膜で被覆し、このアルミニウム膜をＰＲ及びド
ライエッチ法により選択的に除去して、ベース領域２６
及びソース領域２７とオーミック接触により電気的に接
続するソース電極３１を形成する。半導体基板２２の裏
面にはドレイン電極３２を形成する。
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図３（ａ）に示すように、ｎ+型半導体基板２２
上にエピタキシャル層のｎ- 型初期層を形成し、ＰＲと
ドライエッチ法により選択的に初期層をエッチングし、
表面に溝２３が複数個（１個のみ図示）形成されたエピ
タキシャル層２４ａを形成する。次に、第２工程はこの
工程の完了後の断面図を図３（ｂ）に示すように、溝２
３の内面及びエピタキシャル層２４ａ表面に熱酸化法に
よりゲート酸化膜２８を形成し、その上からＣＶＤ法に
よりポリシリコン膜３３を被覆し同時に溝２３もポリシ
リコン膜３４で埋め込む。次に、第３工程はこの工程の
完了後の断面図を図３（ｃ）に示すように、ドライエッ
チ法によりポリシリコン膜３３を溝２３内のポリシリコ
ン膜３３がエピタキシャル層２４ａ表面まで残るように
エッチバックして溝２３内にゲート電極２９を形成す
る。その後、第４工程はこの工程の完了後の断面図を図
３（ｄ）に示すように、エピタキシャル層４ａ表面に露
出したゲート酸化膜２８をウェットエッチ法で除去し、
その露出した表面に熱酸化法によりシリコン酸化膜３４
を形成して後、ゲート電極２９をマスクにしてボロンを
イオン注入及び熱拡散して溝２３より浅くＰ型ベース領
域２６を形成する。具体的には溝２３の深さはベース領
域２６の接合深さに対して、ドレイン領域２５の抵抗率
が４Ω−cm以下の場合、０．１５〜０．５０μｍの範囲
で深く形成し、４〜８Ω−cmの範囲の場合、０．３〜
１．０μｍの範囲で深く形成する。更にベース領域２６
にゲート電極２９及びＰＲでのフォトレジスト膜でマス
クして砒素をイオン注入しフォトレジストを除去後更に
熱拡散してｎ+ 型ソース領域２７を形成する。この結
果、図３（ａ）〜（ｃ）のエピタキシャル層２４ａは、
表面に溝２３が形成されエピタキシャル層の初期層であ
るｎ- 型ドレイン領域２５と、ベース領域２６と、ソー
ス領域２７とを含むエピタキシャル層２４となる。溝２
３の側壁面と底面との角部は曲率半径は小さいがＲ形状
となる。この後、以上の工程を経たエピタキシャル層２
４の表面にＣＶＤ法により層間絶縁膜３０を被覆する。
続いて、第４工程はこの工程の完了後の断面図を図１に
示すように、ソース領域２７表面の一部及びベース領域
２６表面が露出するように層間絶縁膜３０及びゲート酸
化膜２８にコンタクト窓を形成した後、以上の工程を経
たエピタキシャル層２４の表面をスパッタ法によりアル
ミニウム膜で被覆し、このアルミニウム膜をＰＲ及びド
ライエッチ法により選択的に除去して、ベース領域２６
及びソース領域２７とオーミック接触により電気的に接
続するソース電極３１を形成する。半導体基板２２の裏
面にはドレイン電極３２を形成する。
【０００９】次に本発明に係る第２の実施例のＭＯＳＦ
ＥＴについて図４乃至図６を参照して説明する。先ず構
成を説明すると、図４において、４１は半導体本体で、
ｎ+ 型半導体基板４２と、この半導体基板４２上に設け
表面に溝４３が複数個（１個のみ図示）形成されたエピ
タキシャル層４４とを有している。エピタキシャル層４
４はエピタキシャル層４４の初期層であるｎ- 型ドレイ
ン領域４５と、このドレイン領域４５上に設けたｐ型ベ
ース領域４６と、このベース領域４６の表面層に設けた
ｎ+ 型ソース領域４７とを含み、溝４３はソース領域４
７表面からベース領域４６を貫通してドレイン領域４５
に達して形成されている。溝４３の側壁面と底面との角
部は曲率半径は小さいがＲ形状となっている。溝４３の
深さはベース領域４６の接合深さに対して、ドレイン領
域４５の抵抗率が４Ω−cm以下の場合、０．１５〜０．
５０μｍの範囲で深く形成し、４〜８Ω−cmの範囲の場
合、０．３〜１．０μｍの範囲で深く形成している。溝
４３内面にはゲート酸化膜４８を設け、このゲート酸化
膜４８を介して溝４３内には所定深さにまでポリシリコ
ンのゲート電極４９を埋設している。ゲート電極４９上
にはエピタキシャル層４２の略表面高さまで溝４３の残
りを埋めるようにＬＯＣＯＳ酸化膜５０を設けている。
更にその上にソース領域４７及びベース領域４６表面と
オーミック接触により電気的接続するソース電極５１を
設けている。図示しないがソース電極５１上にはゲート
電極４９と電気的接続するゲート配線が層間絶縁膜を介
して設けられている。半導体基板４２の裏面にはドレイ
ン電極５２が設けられている。
ＥＴについて図４乃至図６を参照して説明する。先ず構
成を説明すると、図４において、４１は半導体本体で、
ｎ+ 型半導体基板４２と、この半導体基板４２上に設け
表面に溝４３が複数個（１個のみ図示）形成されたエピ
タキシャル層４４とを有している。エピタキシャル層４
４はエピタキシャル層４４の初期層であるｎ- 型ドレイ
ン領域４５と、このドレイン領域４５上に設けたｐ型ベ
ース領域４６と、このベース領域４６の表面層に設けた
ｎ+ 型ソース領域４７とを含み、溝４３はソース領域４
７表面からベース領域４６を貫通してドレイン領域４５
に達して形成されている。溝４３の側壁面と底面との角
部は曲率半径は小さいがＲ形状となっている。溝４３の
深さはベース領域４６の接合深さに対して、ドレイン領
域４５の抵抗率が４Ω−cm以下の場合、０．１５〜０．
５０μｍの範囲で深く形成し、４〜８Ω−cmの範囲の場
合、０．３〜１．０μｍの範囲で深く形成している。溝
４３内面にはゲート酸化膜４８を設け、このゲート酸化
膜４８を介して溝４３内には所定深さにまでポリシリコ
ンのゲート電極４９を埋設している。ゲート電極４９上
にはエピタキシャル層４２の略表面高さまで溝４３の残
りを埋めるようにＬＯＣＯＳ酸化膜５０を設けている。
更にその上にソース領域４７及びベース領域４６表面と
オーミック接触により電気的接続するソース電極５１を
設けている。図示しないがソース電極５１上にはゲート
電極４９と電気的接続するゲート配線が層間絶縁膜を介
して設けられている。半導体基板４２の裏面にはドレイ
ン電極５２が設けられている。
【００１０】上記構成によれば、ＭＯＳＦＥＴがオン動
作状態のときのドレイン領域４５とベース領域４６間の
ドレイン領域４５側への空乏層が図５に示すように溝４
３の深さと略同一深さまで延びるように溝４３の深さと
ベース領域４６の接合深さの関係が決定されており、従
来の第１の典型的な例の場合に発生する見かけ上のジャ
ンクションＦＥＴによる抵抗成分Ｒ１が発生しなくなる
か、又は小さくなり、また第２の典型的な例での空乏層
と溝の側壁面間での抵抗成分Ｒ２は本実施例では溝４３
の側壁面ではなく溝４３の側壁面と底面とのＲ形状の角
部と空乏層間での抵抗成分Ｒ３となり、角部がＲ形状と
なっているため電流は流れやすくなりその抵抗成分Ｒ３
は小さくなるのでオン抵抗は従来より低くすることがで
きる。また逆耐圧時の空乏層も溝４３のところであまり
屈曲しないので逆耐圧の低下もない。
作状態のときのドレイン領域４５とベース領域４６間の
ドレイン領域４５側への空乏層が図５に示すように溝４
３の深さと略同一深さまで延びるように溝４３の深さと
ベース領域４６の接合深さの関係が決定されており、従
来の第１の典型的な例の場合に発生する見かけ上のジャ
ンクションＦＥＴによる抵抗成分Ｒ１が発生しなくなる
か、又は小さくなり、また第２の典型的な例での空乏層
と溝の側壁面間での抵抗成分Ｒ２は本実施例では溝４３
の側壁面ではなく溝４３の側壁面と底面とのＲ形状の角
部と空乏層間での抵抗成分Ｒ３となり、角部がＲ形状と
なっているため電流は流れやすくなりその抵抗成分Ｒ３
は小さくなるのでオン抵抗は従来より低くすることがで
きる。また逆耐圧時の空乏層も溝４３のところであまり
屈曲しないので逆耐圧の低下もない。
【００１１】次に製造方法を図６（ａ）〜（ｄ）を参照
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図６（ａ）に示すように、ｎ+型半導体基板４２
上にエピタキシャル層のｎ- 型初期層を形成した後、こ
の初期層の表面にシリコン酸化膜５３を熱酸化法により
形成し、更にその上にシリコン窒化膜５４をＣＶＤ法に
より成長させた後、ＰＲおよびドライエッチ法により選
択的に窒化膜５３、酸化膜５４及び初期層をエッチング
して初期溝５５が複数個（１個のみ図示）形成されたｎ
- 型エピタキシャル層４４ａを形成する。次に、第２工
程はこの工程の完了後の断面図を図６（ｂ）に示すよう
に、熱酸化法により初期溝５５の内面にゲート酸化膜４
８を形成して後、以上の工程を経たエピタキシャル層４
４ａの表面にＣＶＤ法によりポリシリコン膜５６を被覆
し同時に溝５５もポリシリコン膜５６で埋め込む。更
に、第３工程はこの工程の完了後の断面図を図６（ｃ）
に示すように、ドライエッチ法によりポリシリコン膜５
６を、後工程でＬＯＣＯＳ酸化膜５０を形成したときＬ
ＯＣＯＳ酸化膜５０の表面高さがエピタキシャル層４２
ａの表面高さとほぼ同一となるように、所定深さまでエ
ッチバックして初期溝５５内にゲート電極４９を形成す
る。その後、第４工程はこの工程の完了後の断面図を図
６（ｄ）に示すように、窒化膜５４をマスクとしてゲー
ト電極４９表面を熱酸化することによりエピタキシャル
層４４ａの略表面高さまでゲート電極４９表面にＬＯＣ
ＯＳ酸化膜５０が形成され、同時に窒化膜５４下のエピ
タキシャル層４４ａ表面の溝肩部もＬＯＣＯＳ酸化膜５
０で喰われ初期溝５５は肩部がＲ形状の溝４３となる。
その後、窒化膜５４をウェットエッチ法により全面除去
し、ＬＯＣＯＳ酸化膜５０をマスクにしてボロンをイオ
ン注入及び熱拡散して溝４３より浅くＰ型ベース領域４
６を形成する。具体的には溝４３の深さに対するベース
領域４６の接合深さは、ドレイン領域２５の抵抗率が４
Ω−cm以下の場合、０．１５〜０．５０μｍの範囲で浅
く形成し、４〜８Ω−cmの範囲の場合、０．３〜１．０
μｍの範囲で浅く形成する。更に、ベース領域４６にＬ
ＯＣＯＳ酸化膜５０及びＰＲでのフォトレジスト膜でマ
スクして砒素をイオン注入しフォトレジストを除去後熱
拡散してｎ+ 型ソース領域４７を形成する。この結果、
図６（ａ）〜（ｃ）のエピタキシャル層４４ａは、表面
に溝４３が形成されエピタキシャル層の初期層であるｎ
- 型ドレイン領域４５と、ベース領域４６と、ソース領
域４７とを含むエピタキシャル層４４となる。溝４３の
側壁面と底面との角部は曲率半径は小さいがＲ形状とな
る。続いて、第５工程はこの工程の完了後の断面図を図
４に示すように、ＬＯＣＯＳ酸化膜５０をマスクにウェ
ットエッチ法によりベース領域４６及びソース領域４７
表面を露出した後、以上の工程を経たエピタキシャル層
４４の表面にスパッタ法によりアルミニウム膜を被覆
し、このアルミニウム膜をＰＲ及びドライエッチ法によ
り選択的に除去して、ベース領域４６及びソース領域４
７と電気的に接続するソース電極５１を形成する。半導
体基板４２の裏面にはドレイン電極５２を形成する。
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図６（ａ）に示すように、ｎ+型半導体基板４２
上にエピタキシャル層のｎ- 型初期層を形成した後、こ
の初期層の表面にシリコン酸化膜５３を熱酸化法により
形成し、更にその上にシリコン窒化膜５４をＣＶＤ法に
より成長させた後、ＰＲおよびドライエッチ法により選
択的に窒化膜５３、酸化膜５４及び初期層をエッチング
して初期溝５５が複数個（１個のみ図示）形成されたｎ
- 型エピタキシャル層４４ａを形成する。次に、第２工
程はこの工程の完了後の断面図を図６（ｂ）に示すよう
に、熱酸化法により初期溝５５の内面にゲート酸化膜４
８を形成して後、以上の工程を経たエピタキシャル層４
４ａの表面にＣＶＤ法によりポリシリコン膜５６を被覆
し同時に溝５５もポリシリコン膜５６で埋め込む。更
に、第３工程はこの工程の完了後の断面図を図６（ｃ）
に示すように、ドライエッチ法によりポリシリコン膜５
６を、後工程でＬＯＣＯＳ酸化膜５０を形成したときＬ
ＯＣＯＳ酸化膜５０の表面高さがエピタキシャル層４２
ａの表面高さとほぼ同一となるように、所定深さまでエ
ッチバックして初期溝５５内にゲート電極４９を形成す
る。その後、第４工程はこの工程の完了後の断面図を図
６（ｄ）に示すように、窒化膜５４をマスクとしてゲー
ト電極４９表面を熱酸化することによりエピタキシャル
層４４ａの略表面高さまでゲート電極４９表面にＬＯＣ
ＯＳ酸化膜５０が形成され、同時に窒化膜５４下のエピ
タキシャル層４４ａ表面の溝肩部もＬＯＣＯＳ酸化膜５
０で喰われ初期溝５５は肩部がＲ形状の溝４３となる。
その後、窒化膜５４をウェットエッチ法により全面除去
し、ＬＯＣＯＳ酸化膜５０をマスクにしてボロンをイオ
ン注入及び熱拡散して溝４３より浅くＰ型ベース領域４
６を形成する。具体的には溝４３の深さに対するベース
領域４６の接合深さは、ドレイン領域２５の抵抗率が４
Ω−cm以下の場合、０．１５〜０．５０μｍの範囲で浅
く形成し、４〜８Ω−cmの範囲の場合、０．３〜１．０
μｍの範囲で浅く形成する。更に、ベース領域４６にＬ
ＯＣＯＳ酸化膜５０及びＰＲでのフォトレジスト膜でマ
スクして砒素をイオン注入しフォトレジストを除去後熱
拡散してｎ+ 型ソース領域４７を形成する。この結果、
図６（ａ）〜（ｃ）のエピタキシャル層４４ａは、表面
に溝４３が形成されエピタキシャル層の初期層であるｎ
- 型ドレイン領域４５と、ベース領域４６と、ソース領
域４７とを含むエピタキシャル層４４となる。溝４３の
側壁面と底面との角部は曲率半径は小さいがＲ形状とな
る。続いて、第５工程はこの工程の完了後の断面図を図
４に示すように、ＬＯＣＯＳ酸化膜５０をマスクにウェ
ットエッチ法によりベース領域４６及びソース領域４７
表面を露出した後、以上の工程を経たエピタキシャル層
４４の表面にスパッタ法によりアルミニウム膜を被覆
し、このアルミニウム膜をＰＲ及びドライエッチ法によ
り選択的に除去して、ベース領域４６及びソース領域４
７と電気的に接続するソース電極５１を形成する。半導
体基板４２の裏面にはドレイン電極５２を形成する。
【００１２】次に、本発明に係る第３の実施例のＭＯＳ
ＦＥＴについて図７乃至図９を参照して説明する。先ず
構成を説明すると、図７において、６１は半導体本体
で、ｎ+ 型半導体基板６２と、この半導体基板６２上に
設け表面にＵ字型溝６３が複数個（１個のみ図示）形成
されたエピタキシャル層６４とを有している。エピタキ
シャル層６４はエピタキシャル層６４の初期層であるｎ
- 型ドレイン領域６５と、このドレイン領域６５上に設
けたｐ型ベース領域６６と、このベース領域６６の表面
層に設けたｎ+ 型ソース領域６７とを含み、溝６３はソ
ース領域６７表面からベース領域６６を貫通してドレイ
ン領域６５に達して形成されている。溝６３の側壁面と
底面との角部は第１及び第２実施例より曲率半径が大き
いＲ形状となっている。溝６３の深さはベース領域６６
の接合深さに対して、ドレイン領域６５の抵抗率が４Ω
−cm以下の場合、０．１５〜０．５０μｍの範囲で深く
形成し、４〜８Ω−cmの範囲の場合、０．３〜１．０μ
ｍの範囲で深く形成している。溝６３内面及びソース領
域６７上の一部にゲート酸化膜６８を設け、このゲート
酸化膜６８上にはポリシリコンのゲート電極６９を設け
ている。エピタキシャル層６４上にはゲート電極６９を
被覆するように層間絶縁膜７０を設け、更にその上にソ
ース領域６７及びベース領域６６表面とオーミック接触
により電気的接続するソース電極７１を設けている。図
示しないがソース電極７１上にはゲート電極６９と電気
的接続するゲート配線が層間絶縁膜を介して設けられて
いる。半導体基板６２の裏面にはドレイン電極７２が設
けられている。
ＦＥＴについて図７乃至図９を参照して説明する。先ず
構成を説明すると、図７において、６１は半導体本体
で、ｎ+ 型半導体基板６２と、この半導体基板６２上に
設け表面にＵ字型溝６３が複数個（１個のみ図示）形成
されたエピタキシャル層６４とを有している。エピタキ
シャル層６４はエピタキシャル層６４の初期層であるｎ
- 型ドレイン領域６５と、このドレイン領域６５上に設
けたｐ型ベース領域６６と、このベース領域６６の表面
層に設けたｎ+ 型ソース領域６７とを含み、溝６３はソ
ース領域６７表面からベース領域６６を貫通してドレイ
ン領域６５に達して形成されている。溝６３の側壁面と
底面との角部は第１及び第２実施例より曲率半径が大き
いＲ形状となっている。溝６３の深さはベース領域６６
の接合深さに対して、ドレイン領域６５の抵抗率が４Ω
−cm以下の場合、０．１５〜０．５０μｍの範囲で深く
形成し、４〜８Ω−cmの範囲の場合、０．３〜１．０μ
ｍの範囲で深く形成している。溝６３内面及びソース領
域６７上の一部にゲート酸化膜６８を設け、このゲート
酸化膜６８上にはポリシリコンのゲート電極６９を設け
ている。エピタキシャル層６４上にはゲート電極６９を
被覆するように層間絶縁膜７０を設け、更にその上にソ
ース領域６７及びベース領域６６表面とオーミック接触
により電気的接続するソース電極７１を設けている。図
示しないがソース電極７１上にはゲート電極６９と電気
的接続するゲート配線が層間絶縁膜を介して設けられて
いる。半導体基板６２の裏面にはドレイン電極７２が設
けられている。
【００１３】上記構成によれば、ＭＯＳＦＥＴがオン動
作状態のときのドレイン領域６５とベース領域６６間の
ドレイン領域６５側への空乏層が図８に示すように溝６
３の深さと略同一深さに延びるように溝６３の深さとベ
ース領域６６の接合深さの関係が決定されており、従来
の第１の典型的な例の場合に発生する見かけ上のジャン
クションＦＥＴによる抵抗成分Ｒ１が発生しなくなる
か、または小さくなり、また第２の典型的な例での空乏
層と溝の側壁間での抵抗成分Ｒ２は本実施例では溝６３
の側壁面ではなく溝６３の側壁面と底面とのＲ形状の角
部と空乏層間での抵抗成分Ｒ３となり、角部が第１及び
第２実施例より曲率半径が大きいＲ形状となっているた
め電流は流れやすくなりその抵抗成分Ｒ３は更に小さく
なるのでオン抵抗は第１及び第２実施例より更に低くす
ることができる。また逆耐圧時の空乏層も溝６３のとこ
ろであまり屈曲しないので逆耐圧の低下もない。
作状態のときのドレイン領域６５とベース領域６６間の
ドレイン領域６５側への空乏層が図８に示すように溝６
３の深さと略同一深さに延びるように溝６３の深さとベ
ース領域６６の接合深さの関係が決定されており、従来
の第１の典型的な例の場合に発生する見かけ上のジャン
クションＦＥＴによる抵抗成分Ｒ１が発生しなくなる
か、または小さくなり、また第２の典型的な例での空乏
層と溝の側壁間での抵抗成分Ｒ２は本実施例では溝６３
の側壁面ではなく溝６３の側壁面と底面とのＲ形状の角
部と空乏層間での抵抗成分Ｒ３となり、角部が第１及び
第２実施例より曲率半径が大きいＲ形状となっているた
め電流は流れやすくなりその抵抗成分Ｒ３は更に小さく
なるのでオン抵抗は第１及び第２実施例より更に低くす
ることができる。また逆耐圧時の空乏層も溝６３のとこ
ろであまり屈曲しないので逆耐圧の低下もない。
【００１４】次に製造方法を図９（ａ）〜（ｃ）を参照
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図９（ａ）に示すように、ｎ+型半導体基板６２
上にエピタキシャル層の初期層を形成した後、この初期
層の表面にシリコン酸化膜７２を熱酸化法により形成
し、更にその上にシリコン窒化膜７３をＣＶＤ法により
成長させた後、ＰＲおよびドライエッチ法により選択的
に窒化膜７３、酸化膜７２及び初期層をエッチングして
初期溝７４が複数個（１個のみ図示）形成されたｎ- 型
エピタキシャル層６４ａを形成する。次に、第２工程は
この工程の完了後の断面図を図９（ｂ）に示すように、
窒化膜７３をマスクとして初期溝７４の内面を熱酸化し
てＬＯＣＯＳ酸化膜７５を形成すると、初期溝７４がＵ
字型溝６３に形状変形される。その後、窒化膜７３及び
酸化膜７２をウェットエッチ法により全面除去し、熱酸
化法によりイオン注入のためのシリコン酸化膜７７を形
成して後、ＬＯＣＯＳ酸化膜７５をマスクにしてボロン
をイオン注入及び熱拡散してＵ字型溝６３の深さより浅
いＰ型ベース領域６６を形成する。具体的には溝６３の
深さに対するベース領域６６の接合深さは、エピタキシ
ャル層の初期層の抵抗率が４Ω−cm以下の場合、０．１
５〜０．５０μｍの範囲で浅く形成し、４〜８Ω−cmの
範囲の場合、０．３〜１．０μｍの範囲で浅く形成す
る。また、ベース領域６６にＬＯＣＯＳ酸化膜７５及び
ＰＲでのフォトレジスト膜でマスクして砒素をイオン注
入しフォトレジスト膜除去後に熱拡散してｎ+ 型ソース
領域６７を形成する。この結果、図９（ａ）のエピタキ
シャル層６４ａは、表面に溝６３が形成されエピタキシ
ャル層の初期層であるｎ- 型ドレイン領域６５と、ベー
ス領域６６と、ソース領域６７とを含むエピタキシャル
層６４となる。溝６３の側壁面と底面との角部は第１及
び第２実施例より曲率半径が大きいＲ形状となる。次
に、第３工程はこの工程の完了後の断面図を図９（ｃ）
に示すように、ウェットエッチ法によりＬＯＣＯＳ酸化
膜７５及び酸化膜７７を除去することによりベース領域
６６、ソース領域６７及び溝６３の内面を露出させて
後、この溝６３の内面及びベース領域６６及びソース領
域６７上に熱酸化法によりゲート酸化膜６８を形成し、
以上の工程を経たエピタキシャル層２４の表面をＣＶＤ
法によりポリシリコン膜７６で被覆する。続いて、第４
工程はこの工程の完了後の断面図を図７に示すように、
ＰＲ及びドライエッチ法によりソース領域６７表面の一
部及び溝６３のポリシリコン膜７６を残してゲート電極
６９を形成した後、以上の工程を経たエピタキシャル層
６４の表面をＣＶＤ法により層間絶縁膜７０で被覆す
る。その後ソース領域６７表面の一部及びベース領域６
６表面が露出するように層間絶縁膜７０及びゲート酸化
膜６８にコンタクト窓を形成した後、以上の工程を経た
エピタキシャル層６４の表面をスパッタ法によりアルミ
ニウム膜で被覆し、このアルミニウム膜をＰＲ及びドラ
イエッチ法により選択的に除去して、ベース領域６６及
びソース領域６７とオーミック接触により電気的に接続
するソース電極７１を形成する。半導体基板６２の裏面
にはドレイン電極７２を形成する。
して説明する。先ず、第１工程はこの工程の完了後の断
面図を図９（ａ）に示すように、ｎ+型半導体基板６２
上にエピタキシャル層の初期層を形成した後、この初期
層の表面にシリコン酸化膜７２を熱酸化法により形成
し、更にその上にシリコン窒化膜７３をＣＶＤ法により
成長させた後、ＰＲおよびドライエッチ法により選択的
に窒化膜７３、酸化膜７２及び初期層をエッチングして
初期溝７４が複数個（１個のみ図示）形成されたｎ- 型
エピタキシャル層６４ａを形成する。次に、第２工程は
この工程の完了後の断面図を図９（ｂ）に示すように、
窒化膜７３をマスクとして初期溝７４の内面を熱酸化し
てＬＯＣＯＳ酸化膜７５を形成すると、初期溝７４がＵ
字型溝６３に形状変形される。その後、窒化膜７３及び
酸化膜７２をウェットエッチ法により全面除去し、熱酸
化法によりイオン注入のためのシリコン酸化膜７７を形
成して後、ＬＯＣＯＳ酸化膜７５をマスクにしてボロン
をイオン注入及び熱拡散してＵ字型溝６３の深さより浅
いＰ型ベース領域６６を形成する。具体的には溝６３の
深さに対するベース領域６６の接合深さは、エピタキシ
ャル層の初期層の抵抗率が４Ω−cm以下の場合、０．１
５〜０．５０μｍの範囲で浅く形成し、４〜８Ω−cmの
範囲の場合、０．３〜１．０μｍの範囲で浅く形成す
る。また、ベース領域６６にＬＯＣＯＳ酸化膜７５及び
ＰＲでのフォトレジスト膜でマスクして砒素をイオン注
入しフォトレジスト膜除去後に熱拡散してｎ+ 型ソース
領域６７を形成する。この結果、図９（ａ）のエピタキ
シャル層６４ａは、表面に溝６３が形成されエピタキシ
ャル層の初期層であるｎ- 型ドレイン領域６５と、ベー
ス領域６６と、ソース領域６７とを含むエピタキシャル
層６４となる。溝６３の側壁面と底面との角部は第１及
び第２実施例より曲率半径が大きいＲ形状となる。次
に、第３工程はこの工程の完了後の断面図を図９（ｃ）
に示すように、ウェットエッチ法によりＬＯＣＯＳ酸化
膜７５及び酸化膜７７を除去することによりベース領域
６６、ソース領域６７及び溝６３の内面を露出させて
後、この溝６３の内面及びベース領域６６及びソース領
域６７上に熱酸化法によりゲート酸化膜６８を形成し、
以上の工程を経たエピタキシャル層２４の表面をＣＶＤ
法によりポリシリコン膜７６で被覆する。続いて、第４
工程はこの工程の完了後の断面図を図７に示すように、
ＰＲ及びドライエッチ法によりソース領域６７表面の一
部及び溝６３のポリシリコン膜７６を残してゲート電極
６９を形成した後、以上の工程を経たエピタキシャル層
６４の表面をＣＶＤ法により層間絶縁膜７０で被覆す
る。その後ソース領域６７表面の一部及びベース領域６
６表面が露出するように層間絶縁膜７０及びゲート酸化
膜６８にコンタクト窓を形成した後、以上の工程を経た
エピタキシャル層６４の表面をスパッタ法によりアルミ
ニウム膜で被覆し、このアルミニウム膜をＰＲ及びドラ
イエッチ法により選択的に除去して、ベース領域６６及
びソース領域６７とオーミック接触により電気的に接続
するソース電極７１を形成する。半導体基板６２の裏面
にはドレイン電極７２を形成する。
【００１５】以上の第１乃至第３実施例で説明したよう
に、本発明によれば、ＭＯＳＦＥＴがオン動作状態のと
きのドレイン領域とベース領域間のドレイン領域側への
空乏層が溝の深さと略同一深さまで延びるように溝の深
さとベース領域の接合深さの関係が決定されており、従
来の第１の典型的な例の場合に発生する見かけ上のジャ
ンクションＦＥＴによる抵抗成分Ｒ１の発生はなく、ま
た溝と空乏層間の抵抗成分Ｒ２は溝の側壁面と底面との
Ｒ形状の角部と空乏層間での抵抗成分Ｒ３となり、第２
の典型的な例での空乏層と溝の側壁間での抵抗成分Ｒ２
より電流は流れやすくなりその抵抗成分Ｒ３は小さくな
るので、溝の深さとベース領域の接合深さの関係におい
てオン抵抗は従来より低減することができる。また逆耐
圧時の空乏層も溝のところであまり屈曲しないので逆耐
圧の低下もない。上述の実施の形態において、半導体本
体を半導体基板とエピタキシャル層からなるもので説明
したが、エピタキシャル層を含まないものであってもよ
い。この場合、溝の形成された半導体基板にドレイン領
域、ベース領域及びソース領域が含まれる。また、半導
体基板は高濃度一導電型で説明したが、高濃度他導電型
であってもよい。この場合は、伝導度変調型ＭＯＳＦＥ
Ｔに利用できる。また、一導電型としてｎ型，他導電型
としてｐ型で説明したが、一導電型としてｐ型，他導電
型としてｎ型であってもよい。
に、本発明によれば、ＭＯＳＦＥＴがオン動作状態のと
きのドレイン領域とベース領域間のドレイン領域側への
空乏層が溝の深さと略同一深さまで延びるように溝の深
さとベース領域の接合深さの関係が決定されており、従
来の第１の典型的な例の場合に発生する見かけ上のジャ
ンクションＦＥＴによる抵抗成分Ｒ１の発生はなく、ま
た溝と空乏層間の抵抗成分Ｒ２は溝の側壁面と底面との
Ｒ形状の角部と空乏層間での抵抗成分Ｒ３となり、第２
の典型的な例での空乏層と溝の側壁間での抵抗成分Ｒ２
より電流は流れやすくなりその抵抗成分Ｒ３は小さくな
るので、溝の深さとベース領域の接合深さの関係におい
てオン抵抗は従来より低減することができる。また逆耐
圧時の空乏層も溝のところであまり屈曲しないので逆耐
圧の低下もない。上述の実施の形態において、半導体本
体を半導体基板とエピタキシャル層からなるもので説明
したが、エピタキシャル層を含まないものであってもよ
い。この場合、溝の形成された半導体基板にドレイン領
域、ベース領域及びソース領域が含まれる。また、半導
体基板は高濃度一導電型で説明したが、高濃度他導電型
であってもよい。この場合は、伝導度変調型ＭＯＳＦＥ
Ｔに利用できる。また、一導電型としてｎ型，他導電型
としてｐ型で説明したが、一導電型としてｐ型，他導電
型としてｎ型であってもよい。
【００１６】
【発明の効果】本発明によれば、溝の深さをベース領域
の接合深さに対して、ドレイン領域の抵抗率が４Ω−cm
以下の場合、０．１５〜０．５０μｍの範囲で深く形成
し、４〜８Ω−cmの範囲の場合、０．３〜１．０μｍの
範囲で深く形成しているので、ＭＯＳＦＥＴがオン動作
状態のときのドレイン領域とベース領域間のドレイン領
域側への空乏層の延びが溝の深さ位置と略同一深さ位置
となり、従来の第１の典型的な例の場合に発生する見か
け上のジャンクションＦＥＴによる抵抗成分の発生はな
く、また第２の典型的な例での空乏層と溝の側壁間での
抵抗成分は本発明では溝の側壁と底とのＲ形状の角部と
空乏層間での抵抗成分となりその抵抗成分は従来より小
さくなり、ＭＯＳＦＥＴのオン抵抗を従来より低減する
ことができる。
の接合深さに対して、ドレイン領域の抵抗率が４Ω−cm
以下の場合、０．１５〜０．５０μｍの範囲で深く形成
し、４〜８Ω−cmの範囲の場合、０．３〜１．０μｍの
範囲で深く形成しているので、ＭＯＳＦＥＴがオン動作
状態のときのドレイン領域とベース領域間のドレイン領
域側への空乏層の延びが溝の深さ位置と略同一深さ位置
となり、従来の第１の典型的な例の場合に発生する見か
け上のジャンクションＦＥＴによる抵抗成分の発生はな
く、また第２の典型的な例での空乏層と溝の側壁間での
抵抗成分は本発明では溝の側壁と底とのＲ形状の角部と
空乏層間での抵抗成分となりその抵抗成分は従来より小
さくなり、ＭＯＳＦＥＴのオン抵抗を従来より低減する
ことができる。
【図１】 本発明の１実施例であるＭＯＳＦＥＴの主要
部断面図。
部断面図。
【図２】 図１に示すＭＯＳＦＥＴのオン動作状態での
ドレイン領域とベース領域間の空乏層の延びを示す模式
図。
ドレイン領域とベース領域間の空乏層の延びを示す模式
図。
【図３】 図１に示すＭＯＳＦＥＴの製造工程を示す主
要部断面図。
要部断面図。
【図４】 本発明の第２実施例であるＭＯＳＦＥＴの主
要部断面図。
要部断面図。
【図５】 図４に示すＭＯＳＦＥＴのオン動作状態での
ドレイン領域とベース領域間の空乏層の延びを示す模式
図。
ドレイン領域とベース領域間の空乏層の延びを示す模式
図。
【図６】 図４に示すＭＯＳＦＥＴの製造工程を示す主
要部断面図。
要部断面図。
【図７】 本発明の第３実施例であるＭＯＳＦＥＴの主
要部断面図。
要部断面図。
【図８】 図７に示すＭＯＳＦＥＴのオン動作状態での
ドレイン領域とベース領域間の空乏層の延びを示す模式
図。
ドレイン領域とベース領域間の空乏層の延びを示す模式
図。
【図９】 図７に示すＭＯＳＦＥＴの製造工程を示す主
要部断面図。
要部断面図。
【図１０】 従来のＭＯＳＦＥＴの主要部断面図。
【図１１】 図１０に示すＭＯＳＦＥＴの第１の典型的
な例でのオン動作状態でのドレイン領域とベース領域間
の空乏層の延びを示す模式図。
な例でのオン動作状態でのドレイン領域とベース領域間
の空乏層の延びを示す模式図。
【図１２】 図１０に示すＭＯＳＦＥＴの第２の典型的
な例でのオン動作状態でのドレイン領域とベース領域間
の空乏層の延びを示す模式図。
な例でのオン動作状態でのドレイン領域とベース領域間
の空乏層の延びを示す模式図。
２１，４１，６１ 半導体本体 ２２，４２，６２ 半導体基板 ２３，４３，６３ 溝 ２４，４４，６４ エピタキシャル層 ２５，４５，６５ ドレイン領域 ２６，４６，６６ ベース領域 ２７，４７，６７ ソース領域 ２８，４８，６８ ゲート酸化膜 ２９，４９，６９ ゲート電極 ３０，５０ 層間絶縁膜 ７０ ＬＯＣＯＳ酸化膜 ３１，５１，７１ ソース電極
Claims (6)
- 【請求項１】一導電型ドレイン領域、ドレイン領域上に
設けた他導電型ベース領域及びベース領域の表面層に設
けた一導電型ソース領域を含みソース領域からドレイン
領域までの溝が形成された半導体本体と、溝に設けたゲ
ート酸化膜と、ゲート酸化膜上に形成したゲート電極と
を具備した絶縁ゲート型半導体装置において、 前記ドレイン領域の抵抗率が４Ω−cm以下で、前記溝が
ベース領域の接合に対して、０．１５〜０．５０μｍの
範囲で深く形成されたことを特徴とする絶縁ゲート型半
導体装置。 - 【請求項２】一導電型ドレイン領域、ドレイン領域上に
設けた他導電型ベース領域及びベース領域の表面層に設
けた一導電型ソース領域を含みソース領域からドレイン
領域までの溝が形成された半導体本体と、溝に設けたゲ
ート酸化膜と、ゲート酸化膜上に形成したゲート電極と
を具備した絶縁ゲート型半導体装置において、 前記ドレイン領域の抵抗率が４〜８Ω−cmの範囲で、前
記溝がベース領域の接合に対して、０．３〜１．０μｍ
の範囲で深く形成されたことを特徴とする絶縁ゲート型
半導体装置。 - 【請求項３】前記半導体本体が半導体基板上に形成され
たエピタキシャル層である請求項１記載の絶縁ゲート型
半導体装置。 - 【請求項４】前記半導体本体が半導体基板上に形成され
たエピタキシャル層である請求項２記載の絶縁ゲート型
半導体装置。 - 【請求項５】前記半導体基板が高濃度一導電型である請
求項３又は４記載の絶縁ゲート型半導体装置。 - 【請求項６】前記半導体基板が高濃度他導電型である請
求項３又は４記載の絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110006A JPH11307767A (ja) | 1998-04-21 | 1998-04-21 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110006A JPH11307767A (ja) | 1998-04-21 | 1998-04-21 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307767A true JPH11307767A (ja) | 1999-11-05 |
Family
ID=14524726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110006A Pending JPH11307767A (ja) | 1998-04-21 | 1998-04-21 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110983A (ja) * | 2000-09-28 | 2002-04-12 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトランジスタ |
| CN110010462A (zh) * | 2012-08-17 | 2019-07-12 | 罗姆股份有限公司 | 半导体装置 |
-
1998
- 1998-04-21 JP JP10110006A patent/JPH11307767A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110983A (ja) * | 2000-09-28 | 2002-04-12 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトランジスタ |
| CN110010462A (zh) * | 2012-08-17 | 2019-07-12 | 罗姆股份有限公司 | 半导体装置 |
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