JP3521648B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 106
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 238000000034 method Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 65
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 38
- 238000001312 dry etching Methods 0.000 claims description 32
- 239000000126 substance Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 13
- 238000009279 wet oxidation reaction Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 239000010410 layer Substances 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 230000005684 electric field Effects 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に係り、特に、ＩＧＢＴやＤＭＯＳＦＥＴ等に適用
すると好適なものである。
方法に係り、特に、ＩＧＢＴやＤＭＯＳＦＥＴ等に適用
すると好適なものである。
【０００２】
【従来の技術】ＩＧＢＴやＤＭＯＳＦＥＴ等のＭＯＳ型
半導体装置において溝を有するものがあり、ゲート電極
とチャネル領域が溝の側面に形成されている。この溝構
造を有する半導体装置の製造方法として、特開昭６２−
１２１６７号公報に示される方法がある。これは、シリ
コン基板の上にパターニングしたマスクを配置し、マス
クの開口部からケミカルドライエッチングを施して溝を
形成し、この溝内にＬＯＣＯＳ（Ｌocal Ｏxidation
of Ｓilicon）酸化膜を形成し、さらに、ＬＯＣＯＳ酸
化膜を除去し、この溝を用いてゲート酸化膜を介してゲ
ート電極を配置するものである。
半導体装置において溝を有するものがあり、ゲート電極
とチャネル領域が溝の側面に形成されている。この溝構
造を有する半導体装置の製造方法として、特開昭６２−
１２１６７号公報に示される方法がある。これは、シリ
コン基板の上にパターニングしたマスクを配置し、マス
クの開口部からケミカルドライエッチングを施して溝を
形成し、この溝内にＬＯＣＯＳ（Ｌocal Ｏxidation
of Ｓilicon）酸化膜を形成し、さらに、ＬＯＣＯＳ酸
化膜を除去し、この溝を用いてゲート酸化膜を介してゲ
ート電極を配置するものである。
【０００３】尚、本明細書中にて用いる「溝」という言
葉は、細長い窪みのみならず短い窪み（例えば平面構造
として正方形の窪み）をも指すものである。
葉は、細長い窪みのみならず短い窪み（例えば平面構造
として正方形の窪み）をも指すものである。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法では、ケミカルドライエッチング実施後において溝に
おける側面と基板上面との角部が尖ってしまい、この箇
所に電界集中が発生してゲート寿命がばらついたり低下
するという問題が生じている。つまり、ＬＯＣＯＳ酸化
膜における端部においてはバーズビーク部となり、この
箇所の尖り度合いがゲート酸化膜形成後においても殆ど
緩和されないため、電界集中が発生する。
法では、ケミカルドライエッチング実施後において溝に
おける側面と基板上面との角部が尖ってしまい、この箇
所に電界集中が発生してゲート寿命がばらついたり低下
するという問題が生じている。つまり、ＬＯＣＯＳ酸化
膜における端部においてはバーズビーク部となり、この
箇所の尖り度合いがゲート酸化膜形成後においても殆ど
緩和されないため、電界集中が発生する。
【０００５】そこで、この発明の目的は、溝の角部にお
ける電界集中を回避することができる半導体装置の製造
方法を提供することにある。
ける電界集中を回避することができる半導体装置の製造
方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明に
よれば、第１工程により、半導体基板の表面上に、所定
領域に開口部を有するマスクが形成され、第２工程によ
り、マスクの開口部を通して半導体基板に溝が形成され
る。そして、第３工程により、溝の側面と半導体基板の
表面との角部（溝の周囲における屈曲部）よりも外周側
の半導体基板の表面が露出し、第４工程により、溝の内
面および露出させた半導体基板の表面が酸化されて酸化
膜が形成される。このとき、溝の側面と半導体基板の表
面との角部が丸められる。
よれば、第１工程により、半導体基板の表面上に、所定
領域に開口部を有するマスクが形成され、第２工程によ
り、マスクの開口部を通して半導体基板に溝が形成され
る。そして、第３工程により、溝の側面と半導体基板の
表面との角部（溝の周囲における屈曲部）よりも外周側
の半導体基板の表面が露出し、第４工程により、溝の内
面および露出させた半導体基板の表面が酸化されて酸化
膜が形成される。このとき、溝の側面と半導体基板の表
面との角部が丸められる。
【０００７】さらに、第５工程により、酸化膜が除去さ
れる。このように形成された溝を用いて溝の側面と半導
体基板の表面との角部に対向してゲート絶縁膜を介して
ゲート電極が延設された半導体装置を得ることができ
る。
れる。このように形成された溝を用いて溝の側面と半導
体基板の表面との角部に対向してゲート絶縁膜を介して
ゲート電極が延設された半導体装置を得ることができ
る。
【０００８】このように、溝の側面と半導体基板の表面
との角部が丸められ、ＭＯＳ型半導体装置において溝の
角部に電界が集中してゲート寿命が低下することを抑制
することができる。
との角部が丸められ、ＭＯＳ型半導体装置において溝の
角部に電界が集中してゲート寿命が低下することを抑制
することができる。
【０００９】請求項２に記載のように、請求項１に記載
の発明における第２工程は、シリコン窒化膜の上にレジ
ストを残したままケミカルドライエッチングして溝を形
成するとよい。
の発明における第２工程は、シリコン窒化膜の上にレジ
ストを残したままケミカルドライエッチングして溝を形
成するとよい。
【００１０】このようにすると、エッチング時において
シリコン窒化膜はレジストにて保護されレジストが無い
場合に比べ同エッチングによる薄膜化が抑制できる。よ
って、レジストを除去した場合にはシリコン窒化膜を厚
く形成しておく必要があるが、請求項２に記載のように
するとシリコン窒化膜を薄くできる。
シリコン窒化膜はレジストにて保護されレジストが無い
場合に比べ同エッチングによる薄膜化が抑制できる。よ
って、レジストを除去した場合にはシリコン窒化膜を厚
く形成しておく必要があるが、請求項２に記載のように
するとシリコン窒化膜を薄くできる。
【００１１】又、請求項３に記載のように、請求項１に
記載の発明における第３工程は、第２工程でのマスクを
残したままその下の酸化膜をセルフアラインにて除去し
て半導体基板の表面を露出するとよい。このようにする
と、マスク及びその下の酸化膜を除去した後に新たにマ
スクを配置する場合に比べ、溝の周囲において形状精度
がよくマスクを配置でき、精度よく半導体基板の表面を
露出させることができ。
記載の発明における第３工程は、第２工程でのマスクを
残したままその下の酸化膜をセルフアラインにて除去し
て半導体基板の表面を露出するとよい。このようにする
と、マスク及びその下の酸化膜を除去した後に新たにマ
スクを配置する場合に比べ、溝の周囲において形状精度
がよくマスクを配置でき、精度よく半導体基板の表面を
露出させることができ。
【００１２】さらに、請求項４に記載のように、請求項
３に記載の発明における第３工程は、マスクとしてのシ
リコン窒化膜の下のシリコン酸化膜を等方性エッチング
により除去して半導体基板の表面を露出させるとよい。
３に記載の発明における第３工程は、マスクとしてのシ
リコン窒化膜の下のシリコン酸化膜を等方性エッチング
により除去して半導体基板の表面を露出させるとよい。
【００１３】又、請求項５に記載のように、請求項４に
記載の発明における等方性エッチングはウェットエッチ
ングを用いるとよい。請求項６に記載のように、請求項
１に記載の発明における前記第２工程は、ドライエッチ
ングにより半導体基板に溝を形成してもよい。
記載の発明における等方性エッチングはウェットエッチ
ングを用いるとよい。請求項６に記載のように、請求項
１に記載の発明における前記第２工程は、ドライエッチ
ングにより半導体基板に溝を形成してもよい。
【００１４】この場合、請求項７に記載のように、請求
項６に記載の発明における第２工程は、溝の形成後にお
いて、溝の内面に対しウェット酸化による酸化膜を形成
する処理を施すとよい。このようにすると、ドライエッ
チングにより溝の内面におけるダメージを受けた箇所が
除去されるとともに溝の角部に更に丸みをつけることが
できる。
項６に記載の発明における第２工程は、溝の形成後にお
いて、溝の内面に対しウェット酸化による酸化膜を形成
する処理を施すとよい。このようにすると、ドライエッ
チングにより溝の内面におけるダメージを受けた箇所が
除去されるとともに溝の角部に更に丸みをつけることが
できる。
【００１５】請求項８の記載の発明のように、請求項３
〜５のいずれか一項に記載の発明における第３工程は、
半導体基板の表面が露出された後、さらに前記マスクを
用いて面取りのためのケミカルドライエッチングを実施
するとよい。
〜５のいずれか一項に記載の発明における第３工程は、
半導体基板の表面が露出された後、さらに前記マスクを
用いて面取りのためのケミカルドライエッチングを実施
するとよい。
【００１６】
【００１７】
（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。
態を図面に従って説明する。
【００１８】図１には、本実施の形態の半導体装置の断
面図を示す。本実施の形態では、溝構造を有するｎチャ
ネル型ＩＧＢＴに具体化している。半導体基板１におい
て、ｐ+ 型シリコン基板２の上にはｎ+ 型エピタキシャ
ル層３が形成されるとともに、ｎ+ 型エピタキシャル層
３の上にｎ- 型エピタキシャル層４が形成されている。
このように、半導体基板１においては、その表面側にｎ
- 型エピタキシャル層４が形成されている。
面図を示す。本実施の形態では、溝構造を有するｎチャ
ネル型ＩＧＢＴに具体化している。半導体基板１におい
て、ｐ+ 型シリコン基板２の上にはｎ+ 型エピタキシャ
ル層３が形成されるとともに、ｎ+ 型エピタキシャル層
３の上にｎ- 型エピタキシャル層４が形成されている。
このように、半導体基板１においては、その表面側にｎ
- 型エピタキシャル層４が形成されている。
【００１９】図１において、半導体基板１に形成された
素子の中央部が単位セル部５となるとともに単位セル部
５の周辺部が外周部６となっている。単位セル部５を拡
大したもの（図１のＡ部拡大図）を図２に示す。この図
２を用いて単位セル部５を説明する。
素子の中央部が単位セル部５となるとともに単位セル部
５の周辺部が外周部６となっている。単位セル部５を拡
大したもの（図１のＡ部拡大図）を図２に示す。この図
２を用いて単位セル部５を説明する。
【００２０】ｎ- 型エピタキシャル層４の表層部におい
ては、深いｐ- 型のチャネル領域７および浅いｎ+ 型の
ソース領域８が形成されている。半導体基板１における
上面（表面）には溝９が形成され、この溝９の側面９ａ
は斜状（テーパ状）となっている。又、溝９の底面９ｂ
はｎ- 型エピタキシャル層４の配置領域にあり、溝９の
側面９ａにチャネル領域７およびソース領域８が形成さ
れている。このように溝９の側面９ａにおける上部にソ
ース領域８が形成されるとともにソース領域８の下にチ
ャネル領域７が形成されている。
ては、深いｐ- 型のチャネル領域７および浅いｎ+ 型の
ソース領域８が形成されている。半導体基板１における
上面（表面）には溝９が形成され、この溝９の側面９ａ
は斜状（テーパ状）となっている。又、溝９の底面９ｂ
はｎ- 型エピタキシャル層４の配置領域にあり、溝９の
側面９ａにチャネル領域７およびソース領域８が形成さ
れている。このように溝９の側面９ａにおける上部にソ
ース領域８が形成されるとともにソース領域８の下にチ
ャネル領域７が形成されている。
【００２１】さらに、溝９の底面９ｂと側面９ａとの角
部は丸みを有し、さらに、溝９の側面９ａと半導体基板
１の表面との角部も丸みを有している。この溝形状は、
後記する製造工程において図２２のＬＯＣＯＳ酸化膜３
２にて溝９を形成することにより得られるものである。
この溝９をコンケイブ（concave ）と呼び、本実施の形
態のＩＧＢＴはコンケイブ型ＩＧＢＴとなっている。
部は丸みを有し、さらに、溝９の側面９ａと半導体基板
１の表面との角部も丸みを有している。この溝形状は、
後記する製造工程において図２２のＬＯＣＯＳ酸化膜３
２にて溝９を形成することにより得られるものである。
この溝９をコンケイブ（concave ）と呼び、本実施の形
態のＩＧＢＴはコンケイブ型ＩＧＢＴとなっている。
【００２２】溝９の内壁面、および溝９の周辺部におけ
るソース領域８の表面には、ゲート絶縁膜としての薄い
シリコン酸化膜１０が形成されている。溝９の内部およ
び溝９の周辺部におけるシリコン酸化膜１０の上にはポ
リシリコンゲート電極１１が配置され、ポリシリコンゲ
ート電極１１の表面はシリコン酸化膜１２にて被覆され
ている。このように、溝９の側面９ａと半導体基板１の
表面との角部に対向してゲート絶縁膜としてのシリコン
酸化膜１０を介してポリシリコンゲート電極１１が延設
されている。
るソース領域８の表面には、ゲート絶縁膜としての薄い
シリコン酸化膜１０が形成されている。溝９の内部およ
び溝９の周辺部におけるシリコン酸化膜１０の上にはポ
リシリコンゲート電極１１が配置され、ポリシリコンゲ
ート電極１１の表面はシリコン酸化膜１２にて被覆され
ている。このように、溝９の側面９ａと半導体基板１の
表面との角部に対向してゲート絶縁膜としてのシリコン
酸化膜１０を介してポリシリコンゲート電極１１が延設
されている。
【００２３】ｎ- 型エピタキシャル層４にはｐ型ウェル
領域１３およびコンタクト用ｐ+ 型領域１４が形成され
ている。さらに、ポリシリコンゲート電極１１の上には
ＢＰＳＧ等の層間絶縁膜１５が配置されている。層間絶
縁膜１５の上にはアルミ等よりなるエミッタ電極（カソ
ード電極、ソース電極）１７が配置され、エミッタ電極
１７は開口部１６を通して少なくともソース領域８およ
びｐ+ 型領域１４と接している。
領域１３およびコンタクト用ｐ+ 型領域１４が形成され
ている。さらに、ポリシリコンゲート電極１１の上には
ＢＰＳＧ等の層間絶縁膜１５が配置されている。層間絶
縁膜１５の上にはアルミ等よりなるエミッタ電極（カソ
ード電極、ソース電極）１７が配置され、エミッタ電極
１７は開口部１６を通して少なくともソース領域８およ
びｐ+ 型領域１４と接している。
【００２４】又、半導体基板１の裏面にはコレクタ電極
（アノード電極、ドレイン電極）１８が配置されてい
る。図１において、外周部６には半導体基板１の表面に
ＬＯＣＯＳ酸化膜１９が形成されるとともに、このＬＯ
ＣＯＳ酸化膜１９の上にポリシリコンゲート電極１１が
延設されている。ポリシリコンゲート電極１１はアルミ
等よりなる配線２６と接続されている。
（アノード電極、ドレイン電極）１８が配置されてい
る。図１において、外周部６には半導体基板１の表面に
ＬＯＣＯＳ酸化膜１９が形成されるとともに、このＬＯ
ＣＯＳ酸化膜１９の上にポリシリコンゲート電極１１が
延設されている。ポリシリコンゲート電極１１はアルミ
等よりなる配線２６と接続されている。
【００２５】又、図１のｎ- 型エピタキシャル層４には
ｐ型領域２０ａ，２０ｂ，２１ａ，２１ｂ，２１ｃが形
成されている。ｐ型領域２０ａにおいてｐ+ 型領域２２
が形成され、ｐ+ 型領域２２にアルミ等よりなる電極２
３が接している。又、ｎ- 型エピタキシャル層４にはｎ
+ 型領域２４が形成され、ｎ+ 型領域２４にアルミ等よ
りなる電極２５が接している。
ｐ型領域２０ａ，２０ｂ，２１ａ，２１ｂ，２１ｃが形
成されている。ｐ型領域２０ａにおいてｐ+ 型領域２２
が形成され、ｐ+ 型領域２２にアルミ等よりなる電極２
３が接している。又、ｎ- 型エピタキシャル層４にはｎ
+ 型領域２４が形成され、ｎ+ 型領域２４にアルミ等よ
りなる電極２５が接している。
【００２６】次に、製造工程を説明する。まず、図３に
示すように、エピタキシャル成長した半導体基板１を用
意する。即ち、ｐ+ 型シリコン基板２の上にｎ+ 型エピ
タキシャル層３を形成するとともに、ｎ+ 型エピタキシ
ャル層３の上にｎ- 型エピタキシャル層４を形成する。
そして、半導体基板１に対しｐ型ウェル領域１３を形成
するとともに、外周部にＬＯＣＯＳ酸化膜（図１の符号
１９）を形成する。
示すように、エピタキシャル成長した半導体基板１を用
意する。即ち、ｐ+ 型シリコン基板２の上にｎ+ 型エピ
タキシャル層３を形成するとともに、ｎ+ 型エピタキシ
ャル層３の上にｎ- 型エピタキシャル層４を形成する。
そして、半導体基板１に対しｐ型ウェル領域１３を形成
するとともに、外周部にＬＯＣＯＳ酸化膜（図１の符号
１９）を形成する。
【００２７】さらに、図４に示すように、ｎ- 型エピタ
キシャル層４の上にパッド酸化膜（シリコン酸化膜）２
７を形成する。パッド酸化膜２７の膜厚は３００〜２０
００Åである。さらに、その上に膜厚が１０００〜５０
００Åのシリコン窒化膜２８を形成し、シリコン窒化膜
２８の上にパターニングしたレジスト２９を配置する。
そして、溝を形成する領域を、レジスト２９をマスクに
してシリコン窒化膜２８をドライエッチングにて除去す
る。その後、開口部３１におけるパッド酸化膜２７をド
ライエッチング（或いはウェットエッチング、或いはウ
ェットエッチングとドライエッチング）で除去する。
キシャル層４の上にパッド酸化膜（シリコン酸化膜）２
７を形成する。パッド酸化膜２７の膜厚は３００〜２０
００Åである。さらに、その上に膜厚が１０００〜５０
００Åのシリコン窒化膜２８を形成し、シリコン窒化膜
２８の上にパターニングしたレジスト２９を配置する。
そして、溝を形成する領域を、レジスト２９をマスクに
してシリコン窒化膜２８をドライエッチングにて除去す
る。その後、開口部３１におけるパッド酸化膜２７をド
ライエッチング（或いはウェットエッチング、或いはウ
ェットエッチングとドライエッチング）で除去する。
【００２８】尚、シリコン窒化膜２８とパッド酸化膜２
７は連続した１回のドライエッチングにて除去してもよ
い。引き続き、図５に示すように、半導体基板１の表面
に約０．１〜１０μｍの溝３０を形成する。この溝３０
の形成工程を、図１３〜図１８を用いてより詳細に説明
する。
７は連続した１回のドライエッチングにて除去してもよ
い。引き続き、図５に示すように、半導体基板１の表面
に約０．１〜１０μｍの溝３０を形成する。この溝３０
の形成工程を、図１３〜図１８を用いてより詳細に説明
する。
【００２９】図１３，１４，１５に示すように、シリコ
ン基板１の上に厚さ４２５Åのパッド酸化膜２７、厚さ
１５００Åのシリコン窒化膜２８、所定領域に開口部３
１を有するレジスト２９を順に配置する。さらに、図１
６，１７に示すように、レジスト２９の開口部３１を通
してシリコン窒化膜２８、パッド酸化膜２７を除去す
る。そして、図１８に示すように、レジスト２９及びシ
リコン窒化膜２８をマスクにしてケミカルドライエッチ
ング（等方性エッチング）によりシリコン基板１に溝３
０を形成する。溝３０の深さは０．３〜３．０μｍであ
る。その結果、溝３０の側面３０ａと半導体基板１の表
面との角部が形成される。
ン基板１の上に厚さ４２５Åのパッド酸化膜２７、厚さ
１５００Åのシリコン窒化膜２８、所定領域に開口部３
１を有するレジスト２９を順に配置する。さらに、図１
６，１７に示すように、レジスト２９の開口部３１を通
してシリコン窒化膜２８、パッド酸化膜２７を除去す
る。そして、図１８に示すように、レジスト２９及びシ
リコン窒化膜２８をマスクにしてケミカルドライエッチ
ング（等方性エッチング）によりシリコン基板１に溝３
０を形成する。溝３０の深さは０．３〜３．０μｍであ
る。その結果、溝３０の側面３０ａと半導体基板１の表
面との角部が形成される。
【００３０】このケミカルドライエッチングによる溝３
０の形成工程をより詳しく説明すると、図２５に示すよ
うに、四フッ化炭素と酸素ガスが供給された放電室３６
でプラズマを発生させて化学的な活性種を作り、この活
性種を反応室３７へ輸送し、反応室３７でシリコン基板
１（エピタキシャル層４）を等方的にケミカルドライエ
ッチングして溝３０を形成する。
０の形成工程をより詳しく説明すると、図２５に示すよ
うに、四フッ化炭素と酸素ガスが供給された放電室３６
でプラズマを発生させて化学的な活性種を作り、この活
性種を反応室３７へ輸送し、反応室３７でシリコン基板
１（エピタキシャル層４）を等方的にケミカルドライエ
ッチングして溝３０を形成する。
【００３１】この溝形成工程において、シリコン窒化膜
２８の上にレジスト２９を残したままケミカルドライエ
ッチングを行って溝３０を形成しているので、シリコン
窒化膜２８の膜厚を通常使っている１５００Å程度に薄
くすることができる。つまり、レジスト２９を除去した
後にケミカルドライエッチングして溝３０を形成する
と、ケミカルドライエッチング中にシリコン窒化膜２８
も１５００Åぐらいエッチングされてしまうので、シリ
コン窒化膜２８の膜厚を２５００Å以上にする必要があ
るが、レジスト２９を残したままケミカルドライエッチ
ングを行うことによりシリコン窒化膜２８の膜厚を１５
００Å程度に薄くすることができる。
２８の上にレジスト２９を残したままケミカルドライエ
ッチングを行って溝３０を形成しているので、シリコン
窒化膜２８の膜厚を通常使っている１５００Å程度に薄
くすることができる。つまり、レジスト２９を除去した
後にケミカルドライエッチングして溝３０を形成する
と、ケミカルドライエッチング中にシリコン窒化膜２８
も１５００Åぐらいエッチングされてしまうので、シリ
コン窒化膜２８の膜厚を２５００Å以上にする必要があ
るが、レジスト２９を残したままケミカルドライエッチ
ングを行うことによりシリコン窒化膜２８の膜厚を１５
００Å程度に薄くすることができる。
【００３２】このようにして図５の溝３０が形成され
る。次に、図６に示すように、溝３０の内部にＬＯＣＯ
Ｓ酸化膜３２を形成する。このＬＯＣＯＳ酸化膜３２の
形成工程を、図１９〜図２２を用いてより詳細に説明す
る。
る。次に、図６に示すように、溝３０の内部にＬＯＣＯ
Ｓ酸化膜３２を形成する。このＬＯＣＯＳ酸化膜３２の
形成工程を、図１９〜図２２を用いてより詳細に説明す
る。
【００３３】図１９に示すように、ウェット酸化を実施
して溝３０の内面に、厚さ４００〜２０００Å（より具
体的には８５０Å）の酸化膜３３を形成する。このと
き、ドライエッチングによる溝内面でのダメージの回復
が図られるとともに、溝３０の側面３０ａと半導体基板
１の表面との角部においては面取り効果（角が丸くなる
効果）もある。
して溝３０の内面に、厚さ４００〜２０００Å（より具
体的には８５０Å）の酸化膜３３を形成する。このと
き、ドライエッチングによる溝内面でのダメージの回復
が図られるとともに、溝３０の側面３０ａと半導体基板
１の表面との角部においては面取り効果（角が丸くなる
効果）もある。
【００３４】さらに、図２０に示すように、シリコン窒
化膜２８をマスクにして緩衝フッ酸溶液（ＢＨＦ）或い
はフッ酸溶液（ＨＦ）により、酸化膜３３のウェットエ
ッチングを実施する。これにより、溝３０の内面に形成
された酸化膜３３が除去されるとともにシリコン窒化膜
２８の下のパッド酸化膜２７についてもシリコン窒化膜
２８の端面Ｐ１よりも約０．１〜５．０μｍ後退して溝
３０における側面３０ａと半導体基板１の上面との角部
（屈曲部）が丸くなる。
化膜２８をマスクにして緩衝フッ酸溶液（ＢＨＦ）或い
はフッ酸溶液（ＨＦ）により、酸化膜３３のウェットエ
ッチングを実施する。これにより、溝３０の内面に形成
された酸化膜３３が除去されるとともにシリコン窒化膜
２８の下のパッド酸化膜２７についてもシリコン窒化膜
２８の端面Ｐ１よりも約０．１〜５．０μｍ後退して溝
３０における側面３０ａと半導体基板１の上面との角部
（屈曲部）が丸くなる。
【００３５】引き続き、図２１に示すように、シリコン
窒化膜２８をマスクにして深さ約０．０５〜０．５μｍ
程度の面取りのためのケミカルドライエッチングを実施
する。
窒化膜２８をマスクにして深さ約０．０５〜０．５μｍ
程度の面取りのためのケミカルドライエッチングを実施
する。
【００３６】尚、図１９に示したウェット酸化について
は工程の省略も可能である。さらに、図２２に示すよう
に、シリコン窒化膜２８をマスクにしてＩＧＢＴ素子の
溝形成部にＬＯＣＯＳ酸化（セルＬＯＣＯＳ酸化）によ
る酸化膜３２を形成する。この時のＬＯＣＯＳ酸化膜３
２の膜厚は３０００〜１５０００Åであり、より具体的
には９５００Åとしている。
は工程の省略も可能である。さらに、図２２に示すよう
に、シリコン窒化膜２８をマスクにしてＩＧＢＴ素子の
溝形成部にＬＯＣＯＳ酸化（セルＬＯＣＯＳ酸化）によ
る酸化膜３２を形成する。この時のＬＯＣＯＳ酸化膜３
２の膜厚は３０００〜１５０００Åであり、より具体的
には９５００Åとしている。
【００３７】このようにして図６のＬＯＣＯＳ酸化膜３
２が形成される。この時、前述した図２１に示された面
取りの加工と図２２に示されるＬＯＣＯＳ酸化による加
工の効果で、角部（屈曲部）は丸くなる。
２が形成される。この時、前述した図２１に示された面
取りの加工と図２２に示されるＬＯＣＯＳ酸化による加
工の効果で、角部（屈曲部）は丸くなる。
【００３８】次に、図６のｐ型のチャネル領域７を形成
するために、Ｂ（ボロン）を５０ｋｅＶ程度で約３．０
×１０13〜１．１×１０14ドーズのイオン注入を行い、
さらに、約１０５０℃で４０〜１００分程度、Ｎ2 雰囲
気で熱拡散をする。その後、図７に示すように、コンタ
クト用ｐ+ 型領域１４を形成するために、レジスト３４
を用いてＢ（ボロン）を４０ｋｅＶ程度で約３．０×１
０14〜１．５×１０15ドーズのイオン注入を行い、さら
に、約１０５０℃で３０〜９０分程度、Ｎ2 雰囲気で熱
拡散をする。
するために、Ｂ（ボロン）を５０ｋｅＶ程度で約３．０
×１０13〜１．１×１０14ドーズのイオン注入を行い、
さらに、約１０５０℃で４０〜１００分程度、Ｎ2 雰囲
気で熱拡散をする。その後、図７に示すように、コンタ
クト用ｐ+ 型領域１４を形成するために、レジスト３４
を用いてＢ（ボロン）を４０ｋｅＶ程度で約３．０×１
０14〜１．５×１０15ドーズのイオン注入を行い、さら
に、約１０５０℃で３０〜９０分程度、Ｎ2 雰囲気で熱
拡散をする。
【００３９】そして、図８に示すように、ｎ+ 型ソース
領域８を形成するために、レジスト３５を用いてＡｓ
（ヒ素）あるいはＰ（リン）を８０ｋｅＶ程度で約７．
０×１０14〜５．０×１０15ドーズのイオン注入を行
い、さらに、約１０００℃で２００〜４００分程度、Ｎ
2 雰囲気で熱拡散をする。
領域８を形成するために、レジスト３５を用いてＡｓ
（ヒ素）あるいはＰ（リン）を８０ｋｅＶ程度で約７．
０×１０14〜５．０×１０15ドーズのイオン注入を行
い、さらに、約１０００℃で２００〜４００分程度、Ｎ
2 雰囲気で熱拡散をする。
【００４０】次に、図９および図２３に示すように、溝
形成部のセルＬＯＣＯＳ酸化膜３２をウェットエッチン
グにより除去する。そして、図１０および図２４に示す
ように、厚さ４００〜１６００Åのゲート酸化膜１０を
形成する。
形成部のセルＬＯＣＯＳ酸化膜３２をウェットエッチン
グにより除去する。そして、図１０および図２４に示す
ように、厚さ４００〜１６００Åのゲート酸化膜１０を
形成する。
【００４１】さらに、図１１に示すように、所定領域に
例えば厚さ４４００Åのポリシリコンゲート電極１１を
配置する。そして、図２６，２７に示すように、ウェッ
ト酸化によるポリシリコンゲート電極１１の表面を酸化
し、同電極１１の端面を酸化膜３８の形成により丸くす
る。尚、図２６はウェット酸化前の状態を示し、図２７
はウェット酸化後の状態を示す。この時のポリシリコン
上での酸化膜厚は６００〜３０００Åが好適である。
例えば厚さ４４００Åのポリシリコンゲート電極１１を
配置する。そして、図２６，２７に示すように、ウェッ
ト酸化によるポリシリコンゲート電極１１の表面を酸化
し、同電極１１の端面を酸化膜３８の形成により丸くす
る。尚、図２６はウェット酸化前の状態を示し、図２７
はウェット酸化後の状態を示す。この時のポリシリコン
上での酸化膜厚は６００〜３０００Åが好適である。
【００４２】ここでの溝３０（９）における側面と半導
体基板１の上面との角部（屈曲部）は、前述したように
丸み付け加工が施されているため、角部（屈曲部）に対
する電界集中を抑え、ゲート寿命の向上を図ることがで
きる。
体基板１の上面との角部（屈曲部）は、前述したように
丸み付け加工が施されているため、角部（屈曲部）に対
する電界集中を抑え、ゲート寿命の向上を図ることがで
きる。
【００４３】ここで、図２８の膜厚ｘおよびシリコンの
深さｙ，ｚ，ａの関係について言及する。つまり、図２
８において、（ａ）に示すパッドシリコン酸化膜２７の
膜厚をｘとし、（ｂ）に示す２回目のケミカルドライエ
ッチング後のシリコンの深さをｙとし、（ｃ）に示すＬ
ＯＣＯＳ酸化後のシリコンの深さ（シリコンの食われ
量）をｚとすると、（ｄ）に示すゲート酸化を経た
（ｅ）に示すポリシリコンゲートのウェット酸化のよる
シリコンの食われ量をａとしたときに、ｘ，ｙ，ｚ，ａ
の関係について言及する。この際、図２８の（ｄ）のゲ
ート酸化は全体が酸化されるため形状は変化しない。そ
して、ａ，ｘ，ｙ，ｚの関係において次の関係を満足さ
せる。 ａ≦ｙ＋ｚ ・・・（１） ｚ≦ｘ＋ｙ ・・・（２） より具体的には本実施の形態において、ｘ＝４２５Å、
ｙ＝１０００Åとしている。即ち、ＬＯＣＯＳ酸化膜３
２の膜厚は９５００Åであり、シリコンの深さ（シリコ
ンの食われ量）ｚは４７５０Å程度であり、（１）式よ
りａは５７５０Å以下となる。実際、図２８におけるウ
ェット酸化のシリコン酸化食われ量ａは約１０００Åで
あり、式（１）を満足している。又、（２）式を満たす
場合は、角部をより効果的に丸めることができる。
深さｙ，ｚ，ａの関係について言及する。つまり、図２
８において、（ａ）に示すパッドシリコン酸化膜２７の
膜厚をｘとし、（ｂ）に示す２回目のケミカルドライエ
ッチング後のシリコンの深さをｙとし、（ｃ）に示すＬ
ＯＣＯＳ酸化後のシリコンの深さ（シリコンの食われ
量）をｚとすると、（ｄ）に示すゲート酸化を経た
（ｅ）に示すポリシリコンゲートのウェット酸化のよる
シリコンの食われ量をａとしたときに、ｘ，ｙ，ｚ，ａ
の関係について言及する。この際、図２８の（ｄ）のゲ
ート酸化は全体が酸化されるため形状は変化しない。そ
して、ａ，ｘ，ｙ，ｚの関係において次の関係を満足さ
せる。 ａ≦ｙ＋ｚ ・・・（１） ｚ≦ｘ＋ｙ ・・・（２） より具体的には本実施の形態において、ｘ＝４２５Å、
ｙ＝１０００Åとしている。即ち、ＬＯＣＯＳ酸化膜３
２の膜厚は９５００Åであり、シリコンの深さ（シリコ
ンの食われ量）ｚは４７５０Å程度であり、（１）式よ
りａは５７５０Å以下となる。実際、図２８におけるウ
ェット酸化のシリコン酸化食われ量ａは約１０００Åで
あり、式（１）を満足している。又、（２）式を満たす
場合は、角部をより効果的に丸めることができる。
【００４４】尚、２回目のケミカルドライエッチングを
行わない場合（ｙ＝０）には、ａ，ｘ，ｙ，ｚの関係に
おいて次の関係を満足させる。 ａ≦ｚ ・・・（３） さらに、式（４）を満たすと、さらに良い（角部がより
丸くなる）。 （ａ≦）ｘ＝ｚ ・・・（４） 製造工程の説明に戻り、引き続き、図１２に示すよう
に、層間絶縁膜（ＢＰＳＧ膜）１５を形成した後、図２
に示すように、アルミ等によるエミッタ電極１７および
裏面のコレクタ電極１８を形成する。
行わない場合（ｙ＝０）には、ａ，ｘ，ｙ，ｚの関係に
おいて次の関係を満足させる。 ａ≦ｚ ・・・（３） さらに、式（４）を満たすと、さらに良い（角部がより
丸くなる）。 （ａ≦）ｘ＝ｚ ・・・（４） 製造工程の説明に戻り、引き続き、図１２に示すよう
に、層間絶縁膜（ＢＰＳＧ膜）１５を形成した後、図２
に示すように、アルミ等によるエミッタ電極１７および
裏面のコレクタ電極１８を形成する。
【００４５】このようにしてコンケイブ型ＩＧＢＴを得
ることができる。このように図１８のシリコン窒化膜２
８をマスクにしてケミカルドライエッチングを実施し、
図１９のウェット酸化と、図２０のシリコン窒化膜２８
をマスクにした酸化膜ウェットエッチングを実施し、さ
らに、図２１のシリコン窒化膜２８をマスクに再度のケ
ミカルドライエッチングを実施しセルＬＯＣＯＳ酸化及
びその除去を行うと、図２４に示す最終的なゲート酸化
膜１０が形成される時の溝の周囲の角部を丸くすること
ができる。よって、この角部に電界が集中してゲート寿
命の低下を抑制することができる。
ることができる。このように図１８のシリコン窒化膜２
８をマスクにしてケミカルドライエッチングを実施し、
図１９のウェット酸化と、図２０のシリコン窒化膜２８
をマスクにした酸化膜ウェットエッチングを実施し、さ
らに、図２１のシリコン窒化膜２８をマスクに再度のケ
ミカルドライエッチングを実施しセルＬＯＣＯＳ酸化及
びその除去を行うと、図２４に示す最終的なゲート酸化
膜１０が形成される時の溝の周囲の角部を丸くすること
ができる。よって、この角部に電界が集中してゲート寿
命の低下を抑制することができる。
【００４６】つまり、コンケイブ型ＩＧＢＴの製造する
際に、図１９のウェット酸化とそののウェットエッチン
グ、図２１のケミカルドライエッチングと図２２のＬＯ
ＣＯＳ酸化の工程を用いることにより、図１８のケミカ
ルドライエッチングでの溝の角部を丸くしてゲート寿命
の向上を達成でき、高信頼性を確保できる。又、図２０
の溝周囲のシリコンの露出工程および図２１のケミカル
ドライエッチングのみで溝３０を形成する場合に比べ、
図１９のウェット酸化を追加することにより、ゲート酸
化膜の耐圧を向上できる。
際に、図１９のウェット酸化とそののウェットエッチン
グ、図２１のケミカルドライエッチングと図２２のＬＯ
ＣＯＳ酸化の工程を用いることにより、図１８のケミカ
ルドライエッチングでの溝の角部を丸くしてゲート寿命
の向上を達成でき、高信頼性を確保できる。又、図２０
の溝周囲のシリコンの露出工程および図２１のケミカル
ドライエッチングのみで溝３０を形成する場合に比べ、
図１９のウェット酸化を追加することにより、ゲート酸
化膜の耐圧を向上できる。
【００４７】このように本実施の形態は、下記の特徴を
有する。 （イ）半導体基板１の表面上に、所定領域に開口部を有
するマスクとしてのシリコン窒化膜２８を形成し（第１
工程）、シリコン窒化膜２８の開口部３１を通して半導
体基板１に溝３０を形成し（第２工程）、溝３０の側面
３０ａと半導体基板１の表面との角部よりも外周側の半
導体基板１の表面を露出させ（第３工程）、溝３０の内
面および露出させた半導体基板１の表面を酸化してＬＯ
ＣＯＳ酸化膜３２を形成する（第４工程）。この工程
で、溝３０の側面３０ａと半導体基板１の表面との角部
が丸められる。そして、ＬＯＣＯＳ酸化膜３２を除去す
る（第５工程）。
有する。 （イ）半導体基板１の表面上に、所定領域に開口部を有
するマスクとしてのシリコン窒化膜２８を形成し（第１
工程）、シリコン窒化膜２８の開口部３１を通して半導
体基板１に溝３０を形成し（第２工程）、溝３０の側面
３０ａと半導体基板１の表面との角部よりも外周側の半
導体基板１の表面を露出させ（第３工程）、溝３０の内
面および露出させた半導体基板１の表面を酸化してＬＯ
ＣＯＳ酸化膜３２を形成する（第４工程）。この工程
で、溝３０の側面３０ａと半導体基板１の表面との角部
が丸められる。そして、ＬＯＣＯＳ酸化膜３２を除去す
る（第５工程）。
【００４８】このように形成された溝９を用いて溝９の
側面９ａと半導体基板１の表面との角部に対向してゲー
ト酸化膜１０を介してポリシリコンゲート電極１１が延
設されたコンケイブ型ＩＧＢＴを得ることができる。こ
のように、溝９の側面９ａと半導体基板１の表面との角
部が丸められ、コンケイブ型ＩＧＢＴにおいて溝の角部
に電界が集中してゲート寿命が低下することを抑制する
ことができる。
側面９ａと半導体基板１の表面との角部に対向してゲー
ト酸化膜１０を介してポリシリコンゲート電極１１が延
設されたコンケイブ型ＩＧＢＴを得ることができる。こ
のように、溝９の側面９ａと半導体基板１の表面との角
部が丸められ、コンケイブ型ＩＧＢＴにおいて溝の角部
に電界が集中してゲート寿命が低下することを抑制する
ことができる。
【００４９】又、溝３０の内面および露出させた半導体
基板１の表面を酸化してＬＯＣＯＳ酸化膜３２を形成す
ると、図１８に示す溝３０における側面３０ａのテーパ
角θ１よりも、図２１に示すテーパ角θ２（＜θ１）が
小さくなり、その後の酸化工程（具体的には、図２２に
示すＬＯＣＯＳ酸化、図２４に示すゲート酸化、図２７
に示すウェット酸化）においてシリコンの上面が下方に
下がっても素子形成時に溝側面のテーパ角θ２が小さく
なった箇所が溝３０（９）の側面の上端となる。ここ
で、溝３０における側面３０ａのテーパ角θ１，θ２に
ついて言及すると、テーパ角θ１，θ２とは、溝側面と
基板表面との角部を中心にして単位長さの円を描いたと
きにおいて、当該円における基板表面での交点と溝側面
３０ａでの交点とでなす角度を指すものである。 （ロ） 前記（イ）での第２工程は、シリコン窒化膜２
８の上にレジスト２９を残したままケミカルドライエッ
チングして溝３０を形成している。よって、エッチング
時においてシリコン窒化膜２８はレジスト２９にて保護
されレジスト２９が無い場合に比べ同エッチングによる
薄膜化が抑制でき、レジスト２９を除去した場合にはシ
リコン窒化膜２８を厚く形成しておく必要があるが、本
実施の形態ではシリコン窒化膜２８を１５００Å程度に
薄くできる。 （ハ） 前記（イ）での第３工程は、第２工程でのマス
クであるシリコン窒化膜２８を残したままその下のシリ
コン酸化膜２７をセルフアラインにて除去して半導体基
板１の表面を露出させるようにしている。よって、シリ
コン窒化膜２８およびシリコン酸化膜２７を除去した後
に新たにマスク材を配置する場合に比べ、溝３０の周囲
において形状精度よくマスクを配置でき、精度よく半導
体基板の表面を露出させることができ、耐圧が向上す
る。 （ニ） 前記（ハ）での第３工程は、マスクとしてのシ
リコン窒化膜２８の下のシリコン酸化膜２７を等方性エ
ッチングにより除去することにより、半導体基板１の表
面を容易に露出させることができる。 （ホ） 前記（ニ）での等方性エッチングはウェットエ
ッチングを用いているので、容易にエッチングできる。 （ト） 前記（イ）での第２工程は、溝３０の形成後に
おいて、溝３０の内面に対しウェット酸化による酸化膜
３３を形成する処理を施しているので、ドライエッチン
グによる溝の内面におけるダメージを受けた箇所が除去
されるとともに溝の角部に更に丸みをつけることができ
る。 （第２の実施の形態）次に、この第２の実施の形態を、
第１の実施の形態との相違点を中心に説明する。
基板１の表面を酸化してＬＯＣＯＳ酸化膜３２を形成す
ると、図１８に示す溝３０における側面３０ａのテーパ
角θ１よりも、図２１に示すテーパ角θ２（＜θ１）が
小さくなり、その後の酸化工程（具体的には、図２２に
示すＬＯＣＯＳ酸化、図２４に示すゲート酸化、図２７
に示すウェット酸化）においてシリコンの上面が下方に
下がっても素子形成時に溝側面のテーパ角θ２が小さく
なった箇所が溝３０（９）の側面の上端となる。ここ
で、溝３０における側面３０ａのテーパ角θ１，θ２に
ついて言及すると、テーパ角θ１，θ２とは、溝側面と
基板表面との角部を中心にして単位長さの円を描いたと
きにおいて、当該円における基板表面での交点と溝側面
３０ａでの交点とでなす角度を指すものである。 （ロ） 前記（イ）での第２工程は、シリコン窒化膜２
８の上にレジスト２９を残したままケミカルドライエッ
チングして溝３０を形成している。よって、エッチング
時においてシリコン窒化膜２８はレジスト２９にて保護
されレジスト２９が無い場合に比べ同エッチングによる
薄膜化が抑制でき、レジスト２９を除去した場合にはシ
リコン窒化膜２８を厚く形成しておく必要があるが、本
実施の形態ではシリコン窒化膜２８を１５００Å程度に
薄くできる。 （ハ） 前記（イ）での第３工程は、第２工程でのマス
クであるシリコン窒化膜２８を残したままその下のシリ
コン酸化膜２７をセルフアラインにて除去して半導体基
板１の表面を露出させるようにしている。よって、シリ
コン窒化膜２８およびシリコン酸化膜２７を除去した後
に新たにマスク材を配置する場合に比べ、溝３０の周囲
において形状精度よくマスクを配置でき、精度よく半導
体基板の表面を露出させることができ、耐圧が向上す
る。 （ニ） 前記（ハ）での第３工程は、マスクとしてのシ
リコン窒化膜２８の下のシリコン酸化膜２７を等方性エ
ッチングにより除去することにより、半導体基板１の表
面を容易に露出させることができる。 （ホ） 前記（ニ）での等方性エッチングはウェットエ
ッチングを用いているので、容易にエッチングできる。 （ト） 前記（イ）での第２工程は、溝３０の形成後に
おいて、溝３０の内面に対しウェット酸化による酸化膜
３３を形成する処理を施しているので、ドライエッチン
グによる溝の内面におけるダメージを受けた箇所が除去
されるとともに溝の角部に更に丸みをつけることができ
る。 （第２の実施の形態）次に、この第２の実施の形態を、
第１の実施の形態との相違点を中心に説明する。
【００５０】図２９に示すように、溝形成部にセルＬＯ
ＣＯＳ酸化を実施した後、ポリシリコンツェナーダイオ
ードを形成すべくＬＯＣＯＳ酸化膜１９の上にポリシリ
コン膜３９をウェハ全面にデポし、レジストをマスクに
してドライエッチングを施し、ツェナーダイオードを形
成するためのポリシリコン膜のみを残す。
ＣＯＳ酸化を実施した後、ポリシリコンツェナーダイオ
ードを形成すべくＬＯＣＯＳ酸化膜１９の上にポリシリ
コン膜３９をウェハ全面にデポし、レジストをマスクに
してドライエッチングを施し、ツェナーダイオードを形
成するためのポリシリコン膜のみを残す。
【００５１】次に、図３０に示すように、チャネル領域
７を形成した後、レジスト３４をマスクにしてツェナー
ダイオードのｐ型となるべき領域３９ａとｐ+ コンタク
トが取られる領域１４に対し同時にボロンのイオン注入
を行い、さらに熱拡散を実施する。
７を形成した後、レジスト３４をマスクにしてツェナー
ダイオードのｐ型となるべき領域３９ａとｐ+ コンタク
トが取られる領域１４に対し同時にボロンのイオン注入
を行い、さらに熱拡散を実施する。
【００５２】次に、図３１に示すように、レジスト３５
をマスクにしてツェナーダイオードのｎ型となるべき領
域３９ｂとｎ+ 型ソース領域８にＡｓ或いはＰのイオン
注入を行い、さらに熱拡散を実施する。その後、図３２
に示すように、レジスト４０で外周部を覆った状態で単
位セル部における酸化膜を除去してシリコンを露出させ
る。さらに、図３３に示すように、ポリシリコンゲート
電極１１を配置する。このようにして、単位セル部５の
半導体層の形成を実施すると同時に所望のポリシリコン
ツェナーダイオードを形成することができる。
をマスクにしてツェナーダイオードのｎ型となるべき領
域３９ｂとｎ+ 型ソース領域８にＡｓ或いはＰのイオン
注入を行い、さらに熱拡散を実施する。その後、図３２
に示すように、レジスト４０で外周部を覆った状態で単
位セル部における酸化膜を除去してシリコンを露出させ
る。さらに、図３３に示すように、ポリシリコンゲート
電極１１を配置する。このようにして、単位セル部５の
半導体層の形成を実施すると同時に所望のポリシリコン
ツェナーダイオードを形成することができる。
【００５３】尚、領域３９ａと３９ｂの両領域に対しｐ
型領域を形成し、その後に領域３９ｂにｎ型領域をｎ型
不純物のイオン注入で補償して形成してもよい。又、上
述した製造工程ではｐ型領域３９ａを形成した後にｎ型
領域３９ｂを形成したが、ｎ型領域３９ｂを形成した後
にｐ型領域３９ａを形成してもよく、この場合において
はｎ+ 型ソース領域８の形成の後、ｐ+ コンタクト領域
１４の形成を行う様、順序を逆にする。この場合は、領
域３９ａと３９ｂの両領域にｎ型領域を形成し、その後
に領域３９ａにｐ型領域をｐ型不純物のイオン注入で補
償して形成してもよい。
型領域を形成し、その後に領域３９ｂにｎ型領域をｎ型
不純物のイオン注入で補償して形成してもよい。又、上
述した製造工程ではｐ型領域３９ａを形成した後にｎ型
領域３９ｂを形成したが、ｎ型領域３９ｂを形成した後
にｐ型領域３９ａを形成してもよく、この場合において
はｎ+ 型ソース領域８の形成の後、ｐ+ コンタクト領域
１４の形成を行う様、順序を逆にする。この場合は、領
域３９ａと３９ｂの両領域にｎ型領域を形成し、その後
に領域３９ａにｐ型領域をｐ型不純物のイオン注入で補
償して形成してもよい。
【００５４】このようなポリシリコンツェナーダイオー
ド（３９ａ，３９ｂ）は温度センサとしても利用でき
る。これまで述べた実施の形態以外にも下記のように実
施してもよい。
ド（３９ａ，３９ｂ）は温度センサとしても利用でき
る。これまで述べた実施の形態以外にも下記のように実
施してもよい。
【００５５】図１８に示したように、半導体基板１に溝
３０を形成する際には、前記実施の形態においてはケミ
カルドライエッチングにより溝を形成したが、これに限
ることなく、例えば、反応性イオンエッチング（ＲＩ
Ｅ）を用いたりウェットエッチングを用いたり、あるい
はＬＯＣＯＳ酸化法により酸化膜を形成し当該酸化膜を
除去することにより溝を形成してもよい。
３０を形成する際には、前記実施の形態においてはケミ
カルドライエッチングにより溝を形成したが、これに限
ることなく、例えば、反応性イオンエッチング（ＲＩ
Ｅ）を用いたりウェットエッチングを用いたり、あるい
はＬＯＣＯＳ酸化法により酸化膜を形成し当該酸化膜を
除去することにより溝を形成してもよい。
【００５６】又、図２０に示したように、溝３０の側面
３０ａと半導体基板１の表面との角部よりも外周側の半
導体基板１の表面を露出させるためのエッチングとし
て、前記実施の形態においては２回目のケミカルドライ
エッチングを用いたが、これに限ることなく、例えば、
反応性イオンエッチング（ＲＩＥ）を用いたりウェット
エッチングを用いてもよい。
３０ａと半導体基板１の表面との角部よりも外周側の半
導体基板１の表面を露出させるためのエッチングとし
て、前記実施の形態においては２回目のケミカルドライ
エッチングを用いたが、これに限ることなく、例えば、
反応性イオンエッチング（ＲＩＥ）を用いたりウェット
エッチングを用いてもよい。
【００５７】さらに、コンケイブ型ＩＧＢＴに具体化し
たが、図３４に示すようなコンケイブ型ＤＭＯＳＦＥＴ
に具体化してもよい。
たが、図３４に示すようなコンケイブ型ＤＭＯＳＦＥＴ
に具体化してもよい。
【図１】 第１の実施の形態の半導体装置の断面図。
【図２】 図１のＡ部における拡大図。
【図３】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図４】 半導体装置の製造工程を説明するための断面
図。
図。
【図５】 半導体装置の製造工程を説明するための断面
図。
図。
【図６】 半導体装置の製造工程を説明するための断面
図。
図。
【図７】 半導体装置の製造工程を説明するための断面
図。
図。
【図８】 半導体装置の製造工程を説明するための断面
図。
図。
【図９】 半導体装置の製造工程を説明するための断面
図。
図。
【図１０】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１１】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１２】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１３】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１４】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１５】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１６】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１７】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１８】 半導体装置の製造工程を説明するための断
面図。
面図。
【図１９】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２０】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２１】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２２】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２３】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２４】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２５】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２６】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２７】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２８】 半導体装置の製造工程を説明するための断
面図。
面図。
【図２９】 第２の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図３０】 半導体装置の製造工程を説明するための断
面図。
面図。
【図３１】 半導体装置の製造工程を説明するための断
面図。
面図。
【図３２】 半導体装置の製造工程を説明するための断
面図。
面図。
【図３３】 半導体装置の製造工程を説明するための断
面図。
面図。
【図３４】 半導体装置の断面図。
１…半導体基板、７…チャネル領域、８…ソース領域、
９…溝、９ａ…側面、１０…ゲート絶縁膜としてのシリ
コン酸化膜、１１…ポリシリコンゲート電極、２７…パ
ッド酸化膜、２８…マスクとしてのシリコン窒化膜、２
９…レジスト、３０…溝、３０ａ…側面、３１…開口
部、３２…ＬＯＣＯＳ酸化膜、３３…ウェット酸化膜
９…溝、９ａ…側面、１０…ゲート絶縁膜としてのシリ
コン酸化膜、１１…ポリシリコンゲート電極、２７…パ
ッド酸化膜、２８…マスクとしてのシリコン窒化膜、２
９…レジスト、３０…溝、３０ａ…側面、３１…開口
部、３２…ＬＯＣＯＳ酸化膜、３３…ウェット酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井ノ下 龍介
愛知県刈谷市昭和町１丁目１番地 日本
電装株式会社内
(56)参考文献 特開 平７−45830（ＪＰ，Ａ)
特開 平８−70124（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/3065
H01L 21/336
Claims (8)
- 【請求項１】 半導体基板の表面に溝が形成され、その
溝の側面における上部にソース領域が形成されるととも
に当該ソース領域の下にチャネル領域が形成され、溝の
側面と半導体基板の表面との角部に対向してゲート絶縁
膜を介してゲート電極が延設された半導体装置の製造方
法であって、 半導体基板の表面上に、所定領域に開口部を有するマス
クを形成する第１工程と、 前記マスクの開口部を通して前記半導体基板に溝を形成
する第２工程と、 前記溝の側面と半導体基板の表面との角部よりも外周側
の半導体基板の表面を露出させる第３工程と、 前記溝の内面および前記露出させた半導体基板の表面を
酸化して酸化膜を形成する第４工程と、 前記酸化膜を除去する第５工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記第２工程は、シリコン窒化膜の上に
レジストを残したままケミカルドライエッチングして溝
を形成するものである請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記第３工程は、第２工程でのマスクを
残したままその下の酸化膜をセルフアラインにて除去し
て半導体基板の表面を露出させるものである請求項１に
記載の半導体装置の製造方法。 - 【請求項４】 前記第３工程は、マスクとしてのシリコ
ン窒化膜の下のシリコン酸化膜を等方性エッチングによ
り除去して半導体基板の表面を露出させるものである請
求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記等方性エッチングはウェットエッチ
ングである請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記第２工程は、ドライエッチングによ
り半導体基板に溝を形成するものである請求項１に記載
の半導体装置の製造方法。 - 【請求項７】 前記第２工程は、溝の形成後において、
溝の内面に対しウェット酸化による酸化膜を形成する処
理を含むものである請求項６に記載の半導体装置の製造
方法。 - 【請求項８】 請求項３〜５のいずれか一項に記載の半
導体装置の製造方法において、 前記第３工程は、半導体基板の表面が露出された後、さ
らに前記マスクを用いて面取りのためのケミカルドライ
エッチングを実施するものである 半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25875596A JP3521648B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
| DE19742181A DE19742181B4 (de) | 1996-09-30 | 1997-09-24 | Herstellungsverfahren für eine Halbleitervorrichtung |
| US08/938,472 US5998268A (en) | 1996-09-30 | 1997-09-29 | Manufacturing method of semiconductor device with a groove |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25875596A JP3521648B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107276A JPH10107276A (ja) | 1998-04-24 |
| JP3521648B2 true JP3521648B2 (ja) | 2004-04-19 |
Family
ID=17324644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25875596A Expired - Fee Related JP3521648B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5998268A (ja) |
| JP (1) | JP3521648B2 (ja) |
| DE (1) | DE19742181B4 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3514178B2 (ja) | 1998-09-16 | 2004-03-31 | 株式会社デンソー | 半導体装置の製造方法 |
| US6351009B1 (en) * | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| DE10009345C1 (de) * | 2000-02-28 | 2001-07-19 | Infineon Technologies Ag | Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung |
| JP4723816B2 (ja) * | 2003-12-24 | 2011-07-13 | 株式会社豊田中央研究所 | 半導体装置 |
| EP2091083A3 (en) * | 2008-02-13 | 2009-10-14 | Denso Corporation | Silicon carbide semiconductor device including a deep layer |
| KR101221206B1 (ko) | 2009-06-11 | 2013-01-21 | 도요타 지도샤（주） | 반도체 장치 |
| JP2013145770A (ja) * | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP5790573B2 (ja) * | 2012-04-03 | 2015-10-07 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212167A (ja) * | 1985-07-10 | 1987-01-21 | Tdk Corp | 溝部を有する縦形半導体装置の製造方法 |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| JPH07273327A (ja) * | 1994-03-31 | 1995-10-20 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| EP0550770B1 (en) * | 1991-07-26 | 1997-11-12 | Denso Corporation | Method of producing vertical mosfets |
| JP2837014B2 (ja) * | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH07273319A (ja) * | 1994-03-31 | 1995-10-20 | Nippondenso Co Ltd | 半導体装置 |
| JP2858411B2 (ja) * | 1994-03-30 | 1999-02-17 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3663657B2 (ja) * | 1994-03-30 | 2005-06-22 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3646370B2 (ja) * | 1995-02-22 | 2005-05-11 | 株式会社デンソー | 半導体装置の製造方法 |
| KR100246975B1 (ko) * | 1994-03-31 | 2000-03-15 | 오카메 히로무 | 반도체 장치의 제조방법 |
-
1996
- 1996-09-30 JP JP25875596A patent/JP3521648B2/ja not_active Expired - Fee Related
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1997
- 1997-09-24 DE DE19742181A patent/DE19742181B4/de not_active Expired - Fee Related
- 1997-09-29 US US08/938,472 patent/US5998268A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| DE19742181A1 (de) | 1998-04-02 |
| DE19742181B4 (de) | 2006-05-18 |
| JPH10107276A (ja) | 1998-04-24 |
| US5998268A (en) | 1999-12-07 |
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