JP5653519B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置及び半導体装置の製造方法に関し、特に、電力用半導体装置に関するものである。
従来から、ゲート電極と、ゲート絶縁膜と、半導体層との積層構造からなる、いわゆるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置が、電力用半導体装置として多く利用されている。
例えば特許文献１に開示されているように、エミッタ電極と層間絶縁膜との間に、窒素を含有するバリアメタル層を形成し、エミッタ領域の下側にあるベース領域のピンチ抵抗を低くする等、様々な改良も加えられてきている。
特開２００２−１８４９８６号公報
しかし、上記のような半導体装置、特に炭化珪素半導体装置においては、ゲート電極に電圧、特に負バイアスを印加することによって、そのしきい値電圧が経時変化してしまうという問題あるということを、本願発明者が発見した。なお、これについては、本願発明の動作の記載部分において詳述する。
本発明は、当該問題を解決するためになされたものであり、しきい値電圧の経時変化を抑制することができる半導体装置及び半導体装置の製造方法の提供を目的とする。
本発明の一態様に関する半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された、第１導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層表層に互いに離間して形成されて複数のユニットセルを構成する、第２導電型の第１ウェル領域と、各前記第１ウェル領域表層に選択的に形成された第１導電型のソース領域と、少なくとも前記炭化珪素ドリフト層と、各前記第１ウェル領域と、前記ソース領域との上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に形成されたゲート電極と、前記ゲート絶縁膜を貫通して、前記ソース領域内部まで到達するソースコンタクトホールと、前記ソースコンタクトホールの少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層とを備えることを特徴とする。
また、本発明の別の態様に関する半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された、第１導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層表層に互いに離間して形成されて複数のユニットセルを構成する、第２導電型の第１ウェル領域と、各前記第１ウェル領域表層に選択的に形成された第１導電型のソース領域と、少なくとも前記炭化珪素ドリフト層と、各前記第１ウェル領域と、前記ソース領域との上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に形成されたゲート電極と、前記ゲート絶縁膜を貫通して、前記ソース領域内部まで到達するソースコンタクトホールと、前記ソースコンタクトホールの少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層とを備え、前記圧縮応力残留層が、前記ソースコンタクトホールの底面にも形成され、前記ゲート絶縁膜及び前記ゲート電極を覆って形成された層間絶縁膜をさらに備え、前記圧縮応力残留層が、前記層間絶縁膜上面にも形成され、前記圧縮応力残留層が、Ｔｉを含む１層以上の積層膜から成ることを特徴とする。
また、本発明にかかる半導体装置の製造方法は、上記の半導体装置の製造方法であって、前記ソース領域内部の、前記ドリフト層表層からの深さが５ｎｍより深い深度まで到達するように、前記ソースコンタクトホールをエッチング形成する工程を備えることを特徴とする。
本発明の一態様に関する半導体装置によれば、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された、第１導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層表層に互いに離間して形成されて複数のユニットセルを構成する、第２導電型の第１ウェル領域と、各前記第１ウェル領域表層に選択的に形成された第１導電型のソース領域と、少なくとも前記炭化珪素ドリフト層と、各前記第１ウェル領域と、前記ソース領域との上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に形成されたゲート電極と、前記ゲート絶縁膜を貫通して、前記ソース領域内部まで到達するソースコンタクトホールと、前記ソースコンタクトホールの少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層とを備えることにより、ゲート電極におけるしきい値電圧の経時変化を抑制することができる。
また、本発明の別の態様に関する半導体装置によれば、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された、第１導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層表層に互いに離間して形成されて複数のユニットセルを構成する、第２導電型の第１ウェル領域と、各前記第１ウェル領域表層に選択的に形成された第１導電型のソース領域と、少なくとも前記炭化珪素ドリフト層と、各前記第１ウェル領域と、前記ソース領域との上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に形成されたゲート電極と、前記ゲート絶縁膜を貫通して、前記ソース領域内部まで到達するソースコンタクトホールと、前記ソースコンタクトホールの少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層とを備え、前記圧縮応力残留層が、前記ソースコンタクトホールの底面にも形成され、前記ゲート絶縁膜及び前記ゲート電極を覆って形成された層間絶縁膜をさらに備え、前記圧縮応力残留層が、前記層間絶縁膜上面にも形成され、前記圧縮応力残留層が、Ｔｉを含む１層以上の積層膜から成ることにより、ゲート電極におけるしきい値電圧の経時変化を抑制することができる。
また、本発明にかかる半導体装置の製造方法によれば、前記ソース領域内部の、前記ドリフト層表層からの深さが５ｎｍより深い深度まで到達するように、前記ソースコンタクトホールをエッチング形成する工程を備えることにより、ゲート絶縁膜と半導体面との接触面の下層及び上層範囲に圧縮応力残留層が配置され、その残留応力により、ゲート絶縁膜と半導体面とを主面垂直方向に引き離すことができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置を模式的に表す平面図である。 本発明の実施の形態１における半導体装置を模式的に表す平面図である。 本発明の実施の形態１における半導体装置の一部の断面を模式的に表す断面図である。 本発明の実施の形態１における半導体装置の一部の断面を模式的に表す断面図である。 本発明の実施の形態１における半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 本発明の実施の形態１における半導体装置の製造工程を説明するための電力用半導体装置の一部を模式的に表す断面図である。 スパッタ圧力と得られたＴｉ膜の応力の関係を表す図である。 本発明の実施の形態２における半導体装置の一部の断面を模式的に表す変形図である。 本発明の実施の形態３における半導体装置の一部の断面を模式的に表す変形図である。 本発明の実施の形態４における電力用半導体装置の一部の断面を模式的に表す変形図である。 半導体装置のしきい値電圧の時間変動を示す図である。 半導体装置のしきい値電圧の時間変動を示す図である。
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、本発明にかかる半導体装置を上面から見た平面模式図である。本実施の形態では特に電力用半導体装置として、炭化珪素を基板に用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例に示す。
図１において、電力用半導体装置の上面の中央部には、ソースパッド１０が設けられている。ソースパッド１０を上面から見た一方の側には、ゲートパッド１１が設けられている。また、ゲートパッド１１から延伸してソースパッド１０を取り囲むように、ゲート配線１２が設けられている。
ソースパッド１０は、ソースパッド１０の下部のセル領域に複数設けられたユニットセル（ＭＯＳＦＥＴ）の、それぞれのソース電極に電気的に接続される。
ゲートパッド１１及びゲート配線１２は、ユニットセルのゲート電極に電気的に接続される。そして、外部の制御回路から供給されたゲート電圧を、ユニットセルのゲート電極に印加する。
図２は、図１に示した電力用半導体装置のソースパッド１０（破線で示す）及びゲートパッド１１（図示せず）等が存在する層よりも下部の層を、上部から透視した平面模式図である。
図２において、図１に示したソースパッド１０の下部層の周囲には、図示しない層間絶縁膜を貫通してウェルコンタクトホール６２が形成されている。ウェルコンタクトホール６２のさらに下部には、ｐ型の炭化珪素で構成された第２ウェル領域４２が形成されている。
ウェルコンタクトホール６２及び第２ウェル領域４２で平面視上囲まれた内側の領域（すなわち、ソースパッド１０の下部層）には、前述のユニットセルが互いに離間して複数設けられたセル領域が設けられている。セル領域には、図示しない層間絶縁膜に形成された複数のソースコンタクトホール６１、及びそれぞれソースコンタクトホール６１の下部に、ｐ型の炭化珪素で構成された第１ウェル領域４１が形成されている。
第２ウェル領域４２の上部の一部には図示しないゲート電極が形成されており、ゲートパッド１１（図１参照）及びゲート配線１２（図１参照）とゲート電極とを電気的に接続する孔であるゲートコンタクトホール６４が、層間絶縁膜を貫通して形成されている。
図３は、図２の平面模式図のＡ−Ａ’部分の断面を模式的に表した図であり、図４は、図２の平面模式図のＢ−Ｂ’部分の断面を模式的に表した図である。
図３においては、第１導電型としてのｎ型で、低抵抗の炭化珪素で構成される半導体基板２０上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。
ドリフト層２１表層には、第２導電型としてのｐ型で、炭化珪素で構成される第１ウェル領域４１が形成されている。なお、第１ウェル領域４１は、セル領域において、互いに離間して複数配置されているものである（図２参照）。
第１ウェル領域４１表層には、ソース領域８０が部分的に形成されており、さらにソース領域８０に平面視上で囲まれるように、第１ウェルコンタクト領域４６が形成されている。
第１ウェル領域４１及びソース領域８０を含むドリフト層２１上には、ゲート絶縁膜３０が形成される。ゲート絶縁膜３０は、第１ウェルコンタクト領域４６上及びその周辺を除いて形成される。
さらにゲート絶縁膜３０上の、ソース領域８０の一部及び第１ウェル領域４１を含むドリフト層２１に対応する領域に、ゲート電極５０が形成される。なお、ゲート絶縁膜３０は、例えば二酸化珪素で構成されている。
層間絶縁膜３２は、ゲート絶縁膜３０及びゲート電極５０を覆って形成される。そして、第１ウェルコンタクト領域４６上及びその周辺（ソース領域８０に跨る領域）に、層間絶縁膜３２を貫通したソースコンタクトホール６１を形成すべく、ソースパッド１０が形成される。ソースコンタクトホール６１は、ソース領域８０及び第１ウェルコンタクト領域４６を掘り込んでその内部まで到達するように形成され、その底面には、オーミック電極７１が形成される。
また、ソースコンタクトホール６１における側面、すなわち、ソースパッド１０の側面あるいは層間絶縁膜３２の側面には、圧縮応力残留層９０が形成される。圧縮応力残留層９０は、圧縮応力が残留している層であり、当該応力により奏される作用については、動作の記載部分で詳述する。
一方、半導体基板２０の裏面においては、裏面オーミック電極７２を介して、ドレイン電極１３が形成されている。
図４においては、右側（セル領域に対応）に示された単位構造（ユニットセル）が図３に示した構造と同様であり、その左側に位置している構造が、平面視上でセル領域を囲む構造となっている。なお、左側に位置している構造は、必須の構成ではない。
第１導電型としてのｎ型で、低抵抗の炭化珪素で構成される半導体基板２０上に、ｎ型の炭化珪素で構成されるドリフト層２１が形成されている。
ドリフト層２１表層には、第２導電型としてのｐ型で、炭化珪素で構成される第２ウェル領域４２が設けられている。第２ウェル領域４２は、第１ウェル領域４１とは所定の間隔をおいて形成され、セル領域を囲むように配置される。第２ウェル領域４２表層には、第２ウェルコンタクト領域４７が形成されている。
またドリフト層２１表層には、第２ウェル領域４２を囲むようにＪＴＥ領域４０（図２参照）が形成され、さらにそのＪＴＥ領域４０を離間して囲むようにフィールドストッパー領域８１（図２参照）が形成されている。
ゲート絶縁膜３０は、セル領域上から第２ウェル領域４２上にかけて形成され、第２ウェル領域４２上からフィールドストッパー領域８１上に跨る領域においては、ゲート絶縁膜３０を平面視上囲むようにフィールド絶縁膜３１が形成される。ゲート絶縁膜３０上の一部にはゲート電極５０が形成され、ゲート電極５０はフィールド絶縁膜３１上にまで跨って形成される。
層間絶縁膜３２は、ソースコンタクトホール６１と、ウェルコンタクトホール６２と、ゲートコンタクトホール６４とを除くように、セル領域からフィールドストッパー領域８１に跨って形成される。すなわち各ホールが、層間絶縁膜３２を貫通して形成される。
ソースパッド１０は、ソース領域８０及び第１ウェルコンタクト領域４６を掘り込むソースコンタクトホール６１において層間絶縁膜３２を貫通し、その底面には、オーミック電極７１が形成される。また、ソースコンタクトホール６１の側面、すなわちソースパッド１０の側面には、圧縮応力残留層９０が形成される。
またソースパッド１０は、第２ウェルコンタクト領域４７を掘り込むウェルコンタクトホール６２において層間絶縁膜３２を貫通し、その底面には、オーミック電極７１が形成される。また、ウェルコンタクトホール６２の側面、すなわち、ソースパッド１０の側面にも、圧縮応力残留層９０が形成される。
よって、ソースコンタクトホール６１及びウェルコンタクトホール６２を介して、第１ウェル領域４１と第２ウェル領域４２とは互いに電気的に接続される。
ゲート配線１２は、ゲートコンタクトホール６４において層間絶縁膜３２を貫通し、ゲート電極５０と接続される。また、ゲートコンタクトホール６４の側面、すなわち、ゲート配線１２の側面には、圧縮応力残留層９０を形成することができるが、形成しなくてもよい。
一方、半導体基板２０の裏面においては、裏面オーミック電極７２を介して、ドレイン電極１３が形成されている。
＜Ａ−２．製造方法＞
次に、図５及び図６を用いて、本発明にかかる半導体装置の製造方法を説明する。図５及び図６は特に、電力用半導体装置の製造工程を説明する、電力用半導体装置の一部を模式的に表した断面図である。
図５及び図６それぞれにおいて、（ａ）は図２のＡ−Ａ’断面部、（ｂ）は図２のＢ−Ｂ’断面部に対応する。
まず、ｎ型で低抵抗の炭化珪素の半導体基板２０（第１の主面）上に、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０13ｃｍ-3〜１×１０18ｃｍ-3のｎ型不純物濃度で、４〜２００μｍの厚さの炭化珪素で構成されるドリフト層２１をエピタキシャル成長させる。
ここで上記の炭化珪素の半導体基板２０としては、第１の主面の面方位が（０００１）面で４Ｈのポリタイプを有し、ｃ軸方向に対して８°以下に傾斜されているものを用いるが、他の面方位、ポリタイプ、傾斜角度であってもよく、また、傾斜していなくてもよい。
続いて図５（ａ）及び（ｂ）に示すように、ドリフト層２１表層の所定位置に、イオン注入法によりｐ型の第１ウェル領域４１、ｐ型の第２ウェル領域４２、ｐ型のＪＴＥ領域４０、さらにｎ型のソース領域８０、ｎ型のフィールドストッパー領域８１、さらにｐ型の第１ウェルコンタクト領域４６、ｐ型の第２ウェルコンタクト領域４７を形成する。イオン注入するｐ型不純物としては、Ａｌ（アルミニウム）又はＢ（硼素）が好適であり、イオン注入するｎ型不純物としては、Ｎ（窒素）又はＰ（燐）が好適である。また、イオン注入時の半導体基板２０の加熱は、積極的に行わなくてもよいし、２００〜８００℃で加熱を行ってもよい。
第１ウェル領域４１及び第２ウェル領域４２それぞれの深さは、エピタキシャル結晶成長層であるドリフト層２１の底面より深くならないように設定する必要があり、例えば、０．３〜２μｍの範囲の値とする。また、第１ウェル領域４１及び第２ウェル領域４２の各々のｐ型不純物濃度は、ドリフト層２１の不純物濃度より高く、かつ、１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。
ソース領域８０の深さについては、その底面が第１ウェル領域４１の底面を越えないように設定し、そのｎ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度より高く、かつ、１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定される。
フィールドストッパー領域８１については、ソース領域８０と同様の条件で形成すればよい。
ただし、ドリフト層２１の最表面近傍に限っては、ＭＯＳＦＥＴのチャネル領域における導電性を高めるために、第１ウェル領域４１及び第２ウェル領域４２各々のｐ型不純物濃度が、ドリフト層２１のｎ型不純物濃度より低くなってもよい。
第１ウェルコンタクト領域４６及び第２ウェルコンタクト領域４７は、それぞれオーミック電極７１を間に挟んで、第１ウェル領域４１及び第２ウェル領域４２とソースパッド１０との良好な電気的接触を得るために設けるもので、第１ウェル領域４１及び第２ウェル領域４２のｐ型不純物濃度よりも高濃度の不純物濃度に設定することが望ましい。
また、これら高濃度の不純物をイオン注入する際には、第１ウェルコンタクト領域４６及び第２ウェルコンタクト領域４７を低抵抗化する上で、半導体基板２０を１５０℃以上に加熱してイオン注入することが望ましい。
続いて、Ａｒ（アルゴン）ガス又は窒素ガス等の不活性ガス雰囲気中、又は、真空中で、１５００〜２２００℃の温度範囲、０．５〜６０分の範囲の時間でアニールを行い、イオン注入された不純物を電気的に活性化させる。このアニールを行う際に、半導体基板２０及びこれに形成された膜を炭素膜で覆った状態でアニールしてもよい。炭素膜で覆ってアニールすることにより、アニール時における装置内の残留水分や残留酸素などによって発生する炭化珪素表面の荒れの発生を防止することができる。
次に、上記のようにイオン注入されたドリフト層２１表面を犠牲酸化することにより熱酸化膜を形成し、この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質層を除去して清浄な面を露出させる。
続いて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、上述のセル領域にほぼ対応した位置以外の領域に、膜厚が０．５〜２μｍ程度の二酸化珪素膜（フィールド絶縁膜３１）を形成する。このとき、例えばフィールド絶縁膜３１を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜３１をフォトリソグラフィー、エッチングなどで除去すればよい。
続いて、セル領域を中心とする活性領域に、熱酸化法又は堆積法を用いて、フィールド絶縁膜３１より厚さが小さく、例えば、厚さがフィールド絶縁膜３１の１／１０程度の二酸化珪素膜で構成されるゲート絶縁膜３０を形成する。
ゲート絶縁膜３０の膜厚としては、３０ｎｍ以上３００ｎｍ以下であれば良く、より好ましくは５０ｎｍ以上１５０ｎｍ以下であればよい。なお、この膜厚値は、どの程度のゲート電圧及びゲート電界でＭＯＳＦＥＴを駆動（スイッチング動作）させるかに依存し、好ましくはゲート電界（ゲート絶縁膜３０に印加される電界）として３ＭＶ／ｃｍ以下の大きさであればよい。
続いて、図６（ａ）及び（ｂ）に示すように、ゲート絶縁膜３０及びフィールド絶縁膜３１の上に、ＣＶＤ法、フォトリソグラフィー技術などを用いて、所定の箇所に多結晶シリコン材料のゲート電極５０を形成する。このゲート電極に用いられる多結晶シリコンは、ＰやＢが含まれて低抵抗であることが望ましい。ＰやＢは多結晶シリコンの成膜中に導入してもよいし、成膜後にイオン注入法などによって導入してもよい。また、ゲート電極５０は、多結晶シリコンと金属との多層膜、又は、多結晶シリコンと金属シリサイドとの多層膜であってもよい。
なお、ゲート電極５０の最外端面は、フィールド絶縁膜３１上にあるように配置してもよい。このようにすることで、ドライエッチング処理による端面のオーバーエッチングによって端面でむき出しになるゲート絶縁膜３０の品質劣化を防ぐことができる。
次に、ゲート電極５０上に、ＣＶＤ法などの堆積法により二酸化珪素膜で構成される層間絶縁膜３２を形成する。続いて、フォトリソグラフィー技術及びドライエッチング技術を用いて、ソースコンタクトホール６１及びウェルコンタクトホール６２となる箇所の層間絶縁膜３２を除去する。
さらに、ソースコンタクトホール６１下の層（第１ウェルコンタクト領域４６上及びその周辺）をドライエッチングで掘り込む。この工程は、層間絶縁膜３２のエッチングと別工程として行っても良いし、同じ装置及び同じエッチングガスのまま連続して行っても良い。別工程として行えば、エッチングガスを変えることで、層間絶縁膜３２のエッチング、ソースコンタクトホール６１下の層のエッチングそれぞれに最適なエッチングガス、エッチング条件を選択でき、エッチング時間の削減、再現性の向上などが期待できる。一方、連続してエッチングする場合には、エッチング装置への搬入、搬出の時間を削減できる。
ドライエッチングする量は、半導体層の表層から５ｎｍより深く、ソース領域８０及び第１ウェルコンタクト領域４６より浅いことが望ましい。５ｎｍより深くするのは、ソースコンタクトホール６１底面に、オーミック電極７１としてのシリサイドを形成した際、そのシリサイド表面が、チャネル部表面よりも深い位置とするためである。
一般にシリサイド形成には、１０ｎｍ以上のニッケルの堆積と、その後の熱処理が必要であるが、シリサイド反応は、堆積したニッケルとその下の層（炭化珪素）とが混ざり合う反応となるため、堆積したニッケルのおよそ半分の膜厚分だけ、ニッケルシリサイドの表面は堆積前の炭化珪素表面から高い位置に出来上がる。ゆえに、コンタクト底の炭化珪素を予め５ｎｍより深くエッチングすることが好ましい。
ソース領域８０及び第１ウェルコンタクト領域４６より浅いことが望ましいのは、コンタクト部のソース領域８０及び第１ウェルコンタクト領域４６がなくなって、コンタクト抵抗が高くなるのを防ぐためである。
次に、スパッタ法などによる、Ｎｉを主成分とする金属膜の形成を行い、続いて６００〜１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させる。そして、炭化珪素層と金属膜との間にシリサイドを形成する。
続いて、反応してできたシリサイド以外の層間絶縁膜３２上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、又はこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。前述の通り、ソースコンタクトホール６１内に形成されたシリサイド表面がチャネル部の炭化珪素表面（ドリフト層）よりも深い位置とする。
このようにして、ソースコンタクトホール６１及びウェルコンタクトホール６２内に形成されたシリサイドは、図３及び図４に示すようなオーミック電極７１となり、ソース領域８０等のｎ型の炭化珪素領域と、第１ウェル領域４１等のｐ型の炭化珪素領域との両方に対してオーミック接続する。
さらに、フォトリソグラフィー技術及びドライエッチング技術を用いて、ゲートコンタクトホール６４となる箇所の層間絶縁膜３２を除去する。続いて、半導体基板２０の裏面（第２の主面）にＮｉを主成分とする金属を形成し、さらに熱処理することにより、半導体基板２０の裏側に裏面オーミック電極７２を形成する。
その後、ソースコンタクトホール６１及びウェルコンタクトホール６２内に形成されたシリサイドと、後に形成される金属電極との接触抵抗を低減するために、シリサイド上に熱工程で形成された酸化物を、逆スパッタエッチングによって除去する（逆スパッタエッチング工程）。
このとき、半導体装置に対して生じるダメージを軽減するために、逆スパッタエッチングの単位面積当たりの投入エネルギー、すなわち全投入エネルギーをスパッタ電極面積で除した値は、望ましくは２Ｗ／ｃｍ2以下、さらに望ましくは０．５Ｗ／ｃｍ2以下とする。
その後、圧縮応力が残留するＴｉを堆積させる。このときＴｉは、層間絶縁膜３２の上面だけではなく、必ず層間絶縁膜３２の側面にも堆積させるようにする。
層間絶縁膜３２の側面に形成される膜厚は、層間絶縁膜３２に対し、半導体基板２０（炭化珪素）の主面と垂直方向に充分な力を印加するために、２０ｎｍ以上であることが望ましい。
層間絶縁膜３２の側面に堆積する手法の一例として、スパッタ法を用いることが挙げられる。その場合、Ｔｉに圧縮応力を残留させるために、スパッタ圧力は低い方が望ましい。これはスパッタ圧力が高いとＴｉ膜中にガスが混入し、スパッタ装置から取り出した際に脱ガス及び膜の収縮が生じ、結果としてＴｉの圧縮応力の残留を低減させ、さらには引張応力を残留させやすくなるためである。
図７は、半導体基板上にＴｉ薄膜を堆積後、当該基板の反りから求めたＴｉ薄膜の残留応力（ＭＰａ）を、スパッタ圧力（Ｐａ）に対してプロットした図である。
この図７に示すように、スパッタ圧力が１．２Ｐａ以下の場合には圧縮応力が残留し、有用な圧縮応力残留層９０が得られることが分かる。
その後、指向性の高いドライエッチングにより層間絶縁膜３２上面、及び、ソースコンタクトホール６１底面に堆積したＴｉを除去し、層間絶縁膜３２側面に堆積したＴｉの一部を残存させる。
その後、半導体基板２０の表面に、ソースパッド１０、ゲートパッド１１、さらにはゲート配線１２となる導電性材料を堆積させ、フォトリソグラフィー技術とエッチング技術とにより、ソースパッド１０、ゲートパッド１１、ゲート配線１２の形状にそれぞれ加工する。この導電性材料の一例として、導電性に優れワイヤーボンドが容易であるアルミニウムが上げられる。またソースパッドに対して直接半田接続が可能となるニッケルも好適である。
最後に、基板裏面の裏面オーミック電極７２上に金属膜を形成することによりドレイン電極１３を形成し、図３、図４に示すような電力用半導体装置が完成する。
なお、層間絶縁膜３２の側面に堆積させる圧縮応力残留層９０を形成する材料としてＴｉを例に挙げたが、圧縮応力を有していればＴｉ以外の金属材料でも良い。また、本実施の形態においては、オーミック電極７１に対するソースパッド１０との電気的な導通は、圧縮応力残留層９０を介さずに実現されるため、圧縮応力残留層９０の導電性は問われない。すなわち圧縮応力が残留していれば絶縁膜でも良い。
また、層間絶縁膜３２の側面に薄膜を形成する堆積法としてスパッタ法を例に挙げたが、これに限定されない。層間絶縁膜３２の側面に薄膜が形成される方法であれば、真空蒸着法、ＣＶＤ法、電解めっき法などでも良い。
＜Ａ−３．動作＞
図１１は、ＭＯＳＦＥＴのゲート電極に対し−２０Ｖの電圧（負バイアス）印加を行い、また、その状態でしきい値電圧の測定を繰り返すことによって得た、しきい値電圧の経時変化の様子である。
このＭＯＳＦＥＴには、ソースパッド１０とする電極材料として、スパッタ法によって堆積させた、４２ＭＰａの引張応力が残留するＡｌを用いている。
図１１に示すように、しきい値電圧は除々に減少し、１時間後には元の特性から約−７Ｖ変動していることが分かる。これは、チャネル部のゲート絶縁膜に正孔が捕獲され、その正孔電荷を補償する電圧分だけ、同じドレイン電流を流すために必要となるゲート電圧が変化したと考えられる。
ここで、炭化珪素を用いたＭＯＳＦＥＴにおいて、ゲート電極に負バイアスを印加することで、約−７Ｖという著しいしきい値電圧の変動が生じる現象の報告は、発明者らの調査の限り存在せず、その解決方法も当然明らかにされていない。
このようなしきい値電圧の変化は、半導体装置を搭載した機器の動作を乱すことが考えられるため、極めて深刻な問題である。
このようなしきい値電圧の変動を生じさせる捕獲準位の形成を抑制するために、まずその（すなわち捕獲準位形成の）メカニズムについて説明する。
半導体層としてのドリフト層２１とゲート絶縁膜３０との間には、例えば、炭化珪素とゲート酸化膜材料との格子不整合に起因した歪が存在する。この格子歪によって、ゲート酸化膜と接触する炭化珪素の原子間距離が、バルク中における炭化珪素の原子間距離とは異なる距離となり、その距離に起因して、バルク中における場合とは異なるエネルギー準位が形成される。この新たなエネルギー準位が炭化珪素の禁制帯中に形成されると、界面準位として機能する。
界面準位は、一定の時定数を持って電荷を捕獲するため、このような界面準位がチャネル部に形成されると、前述のしきい値電圧の変動を生じさせる。特に炭化珪素は、シリコンと比較してバンドギャップが広く、ゲート酸化膜と炭化珪素との界面に形成されるエネルギー準位が界面準位として機能する可能性が高いため、界面における格子歪の制御は重要となる。
一方、炭化珪素の原子間距離と、ゲート酸化膜として一般に用いられる例えば二酸化珪素の原子間距離と比較した場合、炭化珪素の原子間距離の方が５．６％大きいため、二酸化珪素と接触する炭化珪素には圧縮応力が残留する。二酸化珪素近傍の炭化珪素（二酸化珪素と接触する炭化珪素）は、その原子間距離がバルク中における場合に比べて半導体基板主面と平行な方向に狭められており、これに起因して界面準位が形成されているものと考えられる。
よって本実施の形態では、チャネルが形成される領域、ゲート絶縁膜３０と第１ウェル領域４１との界面、さらには、ゲート絶縁膜３０とソース領域８０との界面において、互いを引き離す方向に力を加える着想に至った。
ゲート絶縁膜３０と、これに接触する半導体面とを主面垂直方向に引き離すことにより、チャネル部において、原子間距離が狭められていた半導体層にかかる圧縮が緩和され、半導体層は、元の原子間距離を有する状態に近づく。これにより、捕獲準位が減少し、しきい値電圧の変動が抑制される。
ゲート絶縁膜３０と半導体面とを引き離す方法として、まず、ソースコンタクトホール６１底面をドリフト層２１表層よりも掘り込み、さらに、ソースコンタクトホール６１の側面において、圧縮応力残留層９０を形成する手法を提供する。このように形成することにより、ゲート絶縁膜３０と半導体面との接触面の下層及び上層範囲に圧縮応力残留層９０が配置され、その残留応力により、ゲート絶縁膜３０と半導体面とを主面垂直方向に引き離すことができる。
この構成の効果を実証するために、以下の検証を行った。
まず、ソースパッド１０を堆積させる直前の工程までを、３つの試料（試料Ａ〜Ｃ）に施す。なお、ソースコンタクトホール６１を形成する際、ソースコンタクトホール６１の底面の炭化珪素をドライエッチング法により３０ｎｍエッチングするものとする。
その後、試料Ａにはスパッタ法で、試料Ｂには真空蒸着法で、それぞれ厚さ３μｍのＡｌを堆積させる。一方試料Ｃにはスパッタ法で、厚さ５０ｎｍのＴｉを堆積させ、その後スパッタ法で厚さ３μｍのＡｌを積層させる。
次に、フォトリソグラフィー技術により、これらのＡｌ及びＴｉをソースパッド１０、ゲートパッド１１、ゲート配線１２の形状にそれぞれ加工する。
最後に、半導体基板裏面に形成された裏面オーミック電極７２上に金属膜を形成することにより、ドレイン電極１３を形成し、３つのＭＯＳＦＥＴを完成させる。
なお、これらのＡｌ及びＴｉの膜応力を、基板の反りからそれぞれ計算したところ、試料ＡのＡｌでは４２ＭＰａの引張応力が、試料ＢのＡｌでは３２ＭＰａの圧縮応力が、試料ＣのＴｉでは１８０ＭＰａの圧縮応力が、それぞれ残留していることが分かった。
これらのＭＯＳＦＥＴを用いて、前述の測定の場合と同様にゲート電極に対し−２０Ｖの電圧印加を行い、また、しきい値電圧の測定を繰り返し行う。
その結果、図１２に示すように、引張応力が残留するＡｌを堆積した試料Ａが、７Ｖという著しいしきい値電圧の変動を示したのに対し、３２ＭＰａの圧縮応力が残留するＡｌを堆積した試料Ｂは、約２Ｖの小さなしきい値電圧の変動を示し、１８０ＭＰａの圧縮応力が残留するＴｉを堆積後、Ａｌをスパッタ法で形成した試料Ｃは、しきい値電圧の変動が０．１Ｖ以下に抑制された。
試料Ｂ及び試料Ｃにおける改善結果は、圧縮応力が残留する材料が層間絶縁膜３２の側面に形成され、圧縮応力を発揮したことによるものであると考えられる。またこれらの結果から、３２ＭＰａ以上の圧縮応力を残留させることで、しきい値電圧の変動を１Ｖ以下に抑制できるということが分かる。
なお、ここではＭＯＳＦＥＴを例に挙げて説明したが、ＩＧＢＴを用いる場合でも、主面側の構成は同じであるため同様の効果が期待できると容易に想像される。
また、本実施の形態における構造図では、各コンタクトホールの側面、すなわち、層間絶縁膜３２の側面（すなわちソースコンタクトホール６１の側面）が、半導体基板２０の主面に対して垂直であるように示しているが、必ずしも垂直（９０°）である必要はなく、層間絶縁膜３２の側面が半導体基板２０の主面に対して１０°以上の角度を有していれば良い。
また、電力用半導体装置においては、温度センサー用の電極、及び、電流センサー用の電極が電力用半導体装置の一部に形成される場合があるが、本実施の形態における電力用半導体装置にこれらの電極が形成されていてもよい。温度センサー用の電極及び電流センサー用の電極の有無が、本発明にかかる半導体装置の効果に何ら影響を及ぼすものではない。
＜Ａ−４．効果＞
本発明にかかる実施の形態によれば、半導体装置において、半導体基板２０上に形成されたドリフト層２１と、ドリフト層２１表層に互いに離間して形成された第１ウェル領域４１と、ドリフト層２１及び各第１ウェル領域４１の上に跨って形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に選択的に形成されたゲート電極５０と、ゲート絶縁膜３０を貫通して、各第１ウェル領域４１内部まで到達するソースコンタクトホール６１と、ソースコンタクトホール６１の少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層９０とを備えることで、ゲート絶縁膜３０（二酸化珪素）と半導体層との間の格子不整合を緩和し、しきい値電圧の変動を低減することが可能となる。
また、半導体層とゲート絶縁膜３０との界面に発生する界面捕獲準位を低減することで、ゲート絶縁膜３０（二酸化珪素）と半導体層との間の格子不整合を緩和できると考えられる。
また、本発明にかかる実施の形態によれば、半導体装置において、各第１ウェル領域４１表層に選択的に形成された第１導電型のソース領域８０をさらに備え、ゲート絶縁膜３０は、ソース領域８０上に跨って形成され、ソースコンタクトホール６１が、ソース領域８０内部の、ドリフト層２１表層からの深さが５ｎｍより深い深度まで到達することで、ゲート絶縁膜３０と半導体面との接触面の下層及び上層範囲に圧縮応力残留層９０が配置され、その残留応力により、ゲート絶縁膜３０と半導体面とを主面垂直方向に引き離すことができる。
また、本発明にかかる実施の形態によれば、半導体装置において、各第１ウェル領域４１表層に選択的に形成され、ソース領域８０に平面視上囲まれた、第２導電型の第１ウェルコンタクト領域４６をさらに備え、ソースコンタクトホール６１が、第１ウェルコンタクト領域４６内部の、ドリフト層２１表層からの深さが５ｎｍより深い深度まで到達することで、ゲート絶縁膜３０と半導体面との接触面の下層及び上層範囲に圧縮応力残留層９０が配置され、その残留応力により、ゲート絶縁膜３０と半導体面とを主面垂直方向に引き離すことができる。
また、本発明にかかる実施の形態によれば、半導体装置において、圧縮応力残留層９０が、ソースコンタクトホール６１の底面に形成されないことで、オーミック電極７１に対するソースパッド１０との電気的な導通が圧縮応力残留層９０を介さずに実現されるため、圧縮応力残留層９０の導電性は問われず、選択の自由度が向上する。
また、本発明にかかる実施の形態によれば、半導体装置において、圧縮応力残留層９０に、３２ＭＰａ以上の圧縮応力が残留することで、しきい値電圧の変動を１Ｖ以下に抑制することができる。
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、ソース領域８０内部の、ドリフト層２１表層からの深さが５ｎｍより深い深度まで到達するように、ソースコンタクトホール６１をエッチング形成する工程を備えることで、ゲート絶縁膜３０と半導体面との接触面の下層及び上層範囲に圧縮応力残留層９０が配置され、その残留応力により、ゲート絶縁膜３０と半導体面とを主面垂直方向に引き離すことができる。
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、Ｔｉを用いたスパッタ法によって、圧縮応力残留層９０を堆積させる工程を備え、当該工程において、スパッタ圧力が１．２Ｐａ以下であることで、圧縮応力残留層９０が適切に圧縮応力を残留させることができ、ゲート電極５０におけるしきい値電圧の経時変化を抑制することができる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図８（ａ）は、図２の平面模式図のＡ−Ａ’部分の断面を模式的に表した変形図であり、図８（ｂ）は、図２の平面模式図のＢ−Ｂ’部分の断面を模式的に表した変形図である。
本実施の形態２では、層間絶縁膜３２上面を除く各コンタクトホールに対し、圧縮応力が残留するプラグ９１（埋め込み配線）を形成する。プラグ９１は、コンタクトホールの底面まで形成する。
プラグ９１によってコンタクトを得る場合、実施の形態１で述べたような、各コンタクトホール側面の圧縮応力残留層とソースパッド（金属電極）との両方を、コンタクトホール内に配置する必要がない。プラグ９１に圧縮応力が残留しているので、より小さいコンタクトホールに対しても、コンタクトホールの側面、すなわち、層間絶縁膜３２の側面に圧縮応力が残留した膜（又は層）を形成することができる。
＜Ｂ−２．製造方法＞
この作成方法を、以下に述べる。「ソースコンタクトホール６１及びウェルコンタクトホール６２内に形成されたシリサイドと、後に形成される金属電極との接触抵抗を低減するために、シリサイド上に熱工程で形成された酸化物を、逆スパッタエッチングによって除去する」工程（逆スパッタエッチング工程）までは、実施の形態１と同様である。
その後、圧縮応力が残留するＴｉをスパッタ法によって堆積する。このＴｉの厚みは、層間絶縁膜３２の厚みの半分以上であることが望ましく、さらに望ましくは層間絶縁膜３２の厚み以上である。
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、層間絶縁膜３２の上面に堆積されたＴｉを除去する。そして、プラグ９１を形成する。
その後、実施の形態１と同様に、半導体基板２０の表面に、ソースパッド１０１、ゲートパッド、さらにはゲート配線１０３となる導電性材料を堆積させ、フォトリソグラフィー技術とエッチング技術とにより、ソースパッド１０１、ゲートパッド、ゲート配線１０３の形状にそれぞれ加工する。
最後に、基板裏面の裏面オーミック電極７２上に金属膜を形成することによりドレイン電極１３を形成し、図８にその断面図を示した電力用半導体装置が完成する。
なお、このＴｉのプラグ９１は、ゲートコンタクトホール６４内に形成されても良いし、形成されなくても良い。
ゲートコンタクトホール６４内にプラグ９１が形成される場合には、ゲート配線１０３とゲート電極５０との間に生じる反応を防止するバリア層として機能させることができる。
一方、ゲートコンタクトホール６４内にＴｉのプラグ９１が形成されない場合には、ゲート配線１０３とゲート電極５０とが直接接触することで、低いコンタクト抵抗が得られる。
これらは、ゲートコンタクトホール６４を形成する工程と、Ｔｉを堆積させる工程及びＣＭＰ加工する工程の順序を変更することで作り分けることができる。すなわち、ゲートコンタクトホール６４内にＴｉのプラグ９１が形成するには、上記作製方法に従って、ソースコンタクトホール６１及びウェルコンタクトホール６２と同様の態様で形成すれば良い。一方、Ｔｉのプラグ９１をゲートコンタクトホール６４に形成しないためには、ゲートコンタクトホール６４を形成する前にＴｉを堆積させる工程及びＣＭＰ加工する工程を行えば良い。
＜Ｂ−３．効果＞
本発明にかかる実施の形態によれば、半導体装置において、圧縮応力残留層としての役割を果たすプラグ９１が、ソースコンタクトホール６１の底面に形成されることで、コンタクトホール内に積層構造を形成する必要がなく、より小さいコンタクトホールに対しても、コンタクトホールの側面、すなわち、層間絶縁膜３２の側面に圧縮応力が残留した膜（又は層）を形成することができる。
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図９（ａ）は、図２の平面模式図のＡ−Ａ’部分の断面を模式的に表した変形図であり、図９（ｂ）は、図２の平面模式図のＢ−Ｂ’部分の断面を模式的に表した変形図である。
本実施の形態３では、各コンタクトホールの底面と、コンタクトホールの側面、すなわち、層間絶縁膜３２の側面と、層間絶縁膜３２の上面とに連続して形成された、圧縮応力が残留する金属電極層（単一層１００）を形成し、ソースパッド、ゲートパッド、ゲート配線の役割を果たさせる。このように形成することにより、半導体装置を作製する工程数が削減され、コストが低減する。
なお、ゲートコンタクトホール６４において、単一層１００が形成されない構成とすることも可能である。
＜Ｃ−２．製造方法＞
この作成方法を、以下に述べる。「ソースコンタクトホール６１及びウェルコンタクトホール６２内に形成されたシリサイドと、後に形成される金属電極との接触抵抗を低減するために、シリサイド上に熱工程で形成された酸化物を、逆スパッタエッチングによって除去する」工程（逆スパッタエッチング工程）までは、実施の形態１と同様である。
その後、圧縮応力が残留するＴｉをスパッタ法によって堆積する。このとき、Ｔｉは層間絶縁膜３２の上面だけではなく、必ず層間絶縁膜３２の側面にも堆積させるようにする。層間絶縁膜３２の側面に形成される膜厚は、充分な応力を印加するために２０ｎｍ以上であることが望ましい。
その後、Ｔｉをフォトリソグラフィー技術とエッチング技術によりソースパッド、ゲートパッド、ゲート配線のそれぞれの形状に加工し、単一層１００を形成する。
最後に、基板裏面の裏面オーミック電極７２上に金属膜を形成することによりドレイン電極１３を形成し、図９にその断面図を示した電力用半導体装置が完成する。
＜Ｃ−３．効果＞
本発明にかかる実施の形態によれば、半導体装置において、ゲート絶縁膜３０及びゲート電極５０を覆って形成された層間絶縁膜３２をさらに備え、圧縮応力残留層の役割を果たす単一層１００が、層間絶縁膜３２上面にも形成されることで、半導体装置を作製する工程数が削減され、コストが低減する。
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図１０（ａ）は、図２の平面模式図のＡ−Ａ’部分の断面を模式的に表した変形図であり、図１０（ｂ）は、図２の平面模式図のＢ−Ｂ’部分の断面を模式的に表した変形図である。
本実施の形態４では、各コンタクトホールの底面と、コンタクトホールの側面、すなわち、層間絶縁膜３２の側面と、層間絶縁膜３２の上面とに連続して形成された、圧縮応力が残留する圧縮応力残留層９２（金属電極）を形成し、さらにその上に、異なる電極材料（ソースパッド１０２等の金属材料）を積層させる。
このように形成することにより、圧縮応力残留層９２と、ソースパッド１０２、ゲートパッド、ゲート配線１０４のそれぞれとを、別々に選択することができる。
＜Ｄ−２．製造方法＞
この作成方法を、以下に述べる。「ソースコンタクトホール６１及びウェルコンタクトホール６２内に形成されたシリサイドと、後に形成される金属電極との接触抵抗を低減するために、シリサイド上に熱工程で形成された酸化物を、逆スパッタエッチングによって除去する」工程（逆スパッタエッチング工程）までは、実施の形態１と同様である。
その後、圧縮応力が残留するＴｉをスパッタ法によって堆積する。このときＴｉは、層間絶縁膜３２の上面だけではなく、必ず層間絶縁膜３２の側面に堆積させるようにする。
層間絶縁膜３２の側面に形成される膜厚は、層間絶縁膜３２に対し、半導体基板２０の主面と垂直方向に充分な力を印加するために、２０ｎｍ以上であることが望ましい。
その後、例えばＡｌ電極を形成する。Ａｌ電極は、十分な強度のワイヤーボンドを実現するために、１μｍ以上の厚みを有することが望ましい。
その後、Ａｌ電極及びＴｉ電極を、フォトリソグラフィー技術とエッチング技術とによりソースパッド１０２、ゲートパッド、ゲート配線１０４の形状にそれぞれ加工する。
Ａｌ及びＴｉは同一のパターンレジストでエッチングしても良いし、別々のレジストパターンを形成して別々にエッチングしても良い。
最後に、基板裏面の裏面オーミック電極７２上に金属膜を形成することによりドレイン電極１３を形成し、図１０にその断面図を示した電力用半導体装置が完成する。
同一のパターンレジストでエッチングした場合、ゲートコンタクトホール６４内にＴｉ電極が形成され、ゲート配線１０４とゲート電極５０との間に生じる反応を防止するバリア層として働かせることができる。
なお、このＴｉは、ゲートコンタクトホール６４内に形成されても良いし、形成されなくても良い。
ゲートコンタクトホール６４内にＴｉが形成される場合には、ゲート配線１０４とゲート電極５０との間に生じる反応を防止するバリア層として機能させることができる。
一方、ゲートコンタクトホール６４内にＴｉが形成されない場合には、ゲート配線１０４とゲート電極５０とが直接接触することで、低いコンタクト抵抗が得られる。
上記の作成方法に従えば、ゲートコンタクトホール６４内にＴｉが形成された半導体装置が完成する。一方、Ｔｉを堆積後、ゲートコンタクトホール６４内のＴｉが露出される専用のレジストパターンを形成し、Ｔｉ電極をエッチングし、その後Ａｌを堆積し、別のレジストパターンでエッチングすることで、ゲートコンタクトホール６４内にＴｉが形成されない半導体装置が完成する。
なお、電極材料として引張応力が残留するＡｌを用いることで、層間絶縁膜３２の上層に堆積された圧縮応力が残留するＴｉが、半導体基板を凸に反らせる効果を低減することもでき、これにより半導体基板の割れを防ぐことができる。
＜Ｄ−３．効果＞
本発明にかかる実施の形態によれば、半導体装置において、圧縮応力残留層９２は、ソースコンタクトホール６１の底面に形成され、圧縮応力残留層９２上に、圧縮応力残留層９２とは異なる電極材料で形成されたソースパッド１０２が積層されたことで、圧縮応力残留層９２と、ソースパッド１０２、ゲートパッド、ゲート配線１０４のそれぞれとを、別々に選択することができる。
また、本発明にかかる実施の形態によれば、半導体装置において、ソースパッド１０２が、引張応力が残留する材料であることで、層間絶縁膜３２の上層に堆積された圧縮応力が残留する圧縮応力残留層９２が、半導体基板を凸に反らせる効果を低減することもでき、これにより半導体基板の割れを防ぐことができる。
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１０，１０１，１０２ ソースパッド、１１ ゲートパッド、１２，１０３，１０４ ゲート配線、１３ ドレイン電極、２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２ 層間絶縁膜、４０ ＪＴＥ領域、４１ 第１ウェル領域、４２ 第２ウェル領域、４６ 第１ウェルコンタクト領域、４７ 第２ウェルコンタクト領域、５０ ゲート電極、６１ ソースコンタクトホール、６２ ウェルコンタクトホール、６４ ゲートコンタクトホール、７１ オーミック電極、７２ 裏面オーミック電極、８０ ソース領域、８１ フィールドストッパー領域、９０，９２ 圧縮応力残留層、９１ プラグ、１００ 単一層。

Claims (13)

  1. 第１導電型の炭化珪素半導体基板（２０）と、
    前記炭化珪素半導体基板（２０）上に形成された、第１導電型の炭化珪素ドリフト層（２１）と、
    前記炭化珪素ドリフト層（２１）表層に互いに離間して形成されて複数のユニットセルを構成する、第２導電型の第１ウェル領域（４１）と、
    各前記第１ウェル領域（４１）表層に選択的に形成された第１導電型のソース領域（８０）と、
    少なくとも前記炭化珪素ドリフト層（２１）と、各前記第１ウェル領域（４１）と、前記ソース領域（８０）との上に形成されたゲート絶縁膜（３０）と、
    前記ゲート絶縁膜（３０）上に選択的に形成されたゲート電極（５０）と、
    前記ゲート絶縁膜（３０）を貫通して、前記ソース領域（８０）内部まで到達するソースコンタクトホール（６１）と、
    前記ソースコンタクトホール（６１）の少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層（９０）とを備えることを特徴とする、
    半導体装置。
  2. 前記ソースコンタクトホール（６１）が、前記ソース領域（８０）内部の、前記炭化珪素ドリフト層（２１）表面からの深さが５ｎｍより深い深度まで到達することを特徴とする、
    請求項１に記載の半導体装置。
  3. 各前記第１ウェル領域（４１）表層に選択的に形成され、前記ソース領域（８０）に平面視上囲まれた、第２導電型のウェルコンタクト領域（４６）をさらに備え、
    前記ソースコンタクトホール（６１）が、前記ウェルコンタクト領域（４６）内部の、前記炭化珪素ドリフト層（２１）表面からの深さが５ｎｍより深い深度まで到達することを特徴とする、
    請求項１又は２に記載の半導体装置。
  4. 前記圧縮応力残留層（９１、９２、１００）が、前記ソースコンタクトホール（６１）の底面に形成されることを特徴とする、
    請求項１又は２に記載の半導体装置。
  5. 前記ゲート絶縁膜（３０）及び前記ゲート電極（５０）を覆って形成された層間絶縁膜（３２）をさらに備え、
    前記圧縮応力残留層（９２、１００）が、前記層間絶縁膜（３２）上面にも形成されることを特徴とする、
    請求項１又は２に記載の半導体装置。
  6. 前記圧縮応力残留層（９２）は、前記ソースコンタクトホール（６１）の底面に形成され、
    前記圧縮応力残留層（９２）上に、前記圧縮応力残留層（９２）とは異なる電極材料（１０２）が積層されたことを特徴とする、
    請求項５に記載の半導体装置。
  7. 複数の前記ユニットセルが配置されたセル領域と、
    前記炭化珪素ドリフト層（２１）表層において、前記セル領域を平面視上囲んで形成された、第２導電型の第２ウェル領域（４２）とをさらに備え、
    前記ゲート絶縁膜（３０）は、前記第２ウェル領域（４２）上に延在して形成されることを特徴とする、
    請求項１又は２に記載の半導体装置。
  8. 前記炭化珪素ドリフト層（２１）上において、前記ゲート絶縁膜（３０）を平面視上囲んで形成された、フィールド絶縁膜（３１）をさらに備え、
    前記ゲート電極（５０）は、前記フィールド絶縁膜（３１）上に延在して形成され、
    前記フィールド絶縁膜（３１）上の前記ゲート電極（５０）に到達する、ゲートコンタクトホール（６４）をさらに備え、
    前記圧縮応力残留層（９０）が、前記ソースコンタクトホール（６１）において形成された態様に対応して、前記ゲートコンタクトホール（６４）においても形成されることを特徴とする、
    請求項７に記載の半導体装置。
  9. 前記圧縮応力残留層（９０）に、３２ＭＰａ以上の圧縮応力が残留することを特徴とする、
    請求項１又は２に記載の半導体装置。
  10. 前記圧縮応力残留層（９０）が、Ｔｉを含む１層以上の積層膜から成ることを特徴とする、
    請求項１又は２に記載の半導体装置。
  11. 前記圧縮応力残留層（９０）が、Ａｌを含む層およびＴｉを含む層を備える積層膜から成ることを特徴とする、
    請求項１又は２に記載の半導体装置。
  12. 請求項２に記載の半導体装置の製造方法であって、
    前記ソース領域（８０）内部の、前記炭化珪素ドリフト層（２１）表面からの深さが５ｎｍより深い深度まで到達するように、前記ソースコンタクトホール（６１）をエッチング形成する工程を備えることを特徴とする、
    半導体装置の製造方法。
  13. 第１導電型の炭化珪素半導体基板（２０）と、
    前記炭化珪素半導体基板（２０）上に形成された、第１導電型の炭化珪素ドリフト層（２１）と、
    前記炭化珪素ドリフト層（２１）表層に互いに離間して形成されて複数のユニットセルを構成する、第２導電型の第１ウェル領域（４１）と、
    各前記第１ウェル領域（４１）表層に選択的に形成された第１導電型のソース領域（８０）と、
    少なくとも前記炭化珪素ドリフト層（２１）と、各前記第１ウェル領域（４１）と、前記ソース領域（８０）との上に形成されたゲート絶縁膜（３０）と、
    前記ゲート絶縁膜（３０）上に選択的に形成されたゲート電極（５０）と、
    前記ゲート絶縁膜（３０）を貫通して、前記ソース領域（８０）内部まで到達するソースコンタクトホール（６１）と、
    前記ソースコンタクトホール（６１）の少なくとも側面に形成された、圧縮応力が残留する圧縮応力残留層（９０）とを備え、
    前記圧縮応力残留層（９１、９２、１００）が、前記ソースコンタクトホール（６１）の底面にも形成され、
    前記ゲート絶縁膜（３０）及び前記ゲート電極（５０）を覆って形成された層間絶縁膜（３２）をさらに備え、
    前記圧縮応力残留層（９２、１００）が、前記層間絶縁膜（３２）上面にも形成され、
    前記圧縮応力残留層（９０）が、Ｔｉを含む１層以上の積層膜から成ることを特徴とする、
    半導体装置。
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