DE102011006220A1 - Leistungshalbleitervorrichtung - Google Patents

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Abstract

Eine Leistungshalbleitervorrichtung gemäß der Erfindung, welche eine Abschlussstruktur (11) aufweist, in der eine Feldplatte auf einer Isolationsschicht (3) vorhanden ist, welche in einen in einem Halbleitersubstrat (1) ausgebildeten ersten vertieften Bereich gefüllt ist, und die eine Mehrzahl an Einheitszellen (10) umfasst, welche parallel geschaltet sind, weist Folgendes auf: einen Gateverdrahtungsbereich (12), in welchem eine Gateverdrahtung vorhanden ist, die elektrisch mit jeder Gateelektrode der Mehrzahl an Einheitszellen (10) verbunden ist; und einen Gateanschlussflächenbereich (13), welcher elektrisch mit dem Gateverdrahtungsbereich (12) verbunden ist, wobei der Gateverdrahtungsbereich (12) auf der Isolationsschicht (3) angeordnet ist, welche in einen im Halbleitersubstrat (1) ausgebildeten zweiten vertieften Bereich gefüllt ist.

Description

  • Die Erfindung betrifft eine Leistungshalbleitervorrichtung und insbesondere eine Leistungshalbleitervorrichtung mit hoher Durchbruchsspannung, welche eine Abschlussstruktur aufweist.
  • Um ein elektrisches Feld an einem Ende einer Verarmungsschicht in der Nähe einer Hauptübergangsoberfläche in einem Abschluss einer Leistungshalbleitervorrichtung mit hoher Durchbruchsspannung, wie beispielsweise Dioden und Bipolartransistoren mit hoher Durchbruchsspannung, Leistungs-Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) und Bipolartransistoren mit isoliertem Gate (IGBTs), abzuschwächen, gibt es eine Technologie, die darin besteht, eine Feldplattenstruktur vorzusehen, in welcher eine leitende Schicht (Feldplatte) über einer Isolationsschicht auf einem Halbleitersubstrat bereitgestellt wird, und eine Schicht mit verringertem Oberflächenfeld (RESURF-Schicht) bereitzustellen, die durch selektives Bereitstellen einer Diffusionsschicht mit niedriger Konzentration eines Leitungstyps, welcher verschieden von demjenigen des Substrats ist, in der Nähe der Oberfläche der Halbleitervorrichtung erhalten wird, um hierdurch die Durchbruchsspannung der Vorrichtung zu verbessern. Bei der Feldplattenstruktur wird beispielsweise eine Al-Si-Schicht auf der RESURF-Schicht über einer Oxidschicht vorgesehen. Wenn die Feldplattenstruktur auf einem Übergangsbereich der RESURF-Schicht und einer p-Schicht in der Nähe des Hauptübergangsbereichs vorgesehen wird, an dem tendenziell ein elektrisches Feld besonders konzentriert ist, kann ein elektrisches Feld in der Nähe des Hauptübergangsbereichs abgeschwächt werden, um die Durchbruchsspannung der Vorrichtung zu verbessern.
  • In dem Fall, dass bei der Feldplattenstruktur eine Isolationsschicht unter der Feldplatte eine geringe Dicke aufweist, tritt an einem Ende der Feldplatte ein Avalanchedurchbruch auf und die Durchbruchsspannung der Vorrichtung fällt ab, weswegen es erforderlich ist, dass die Isolationsschicht eine große Dicke aufweist. Jedoch bewirkt die Ausbildung der Isolationsschicht eine Stufe in einem Waferherstellungsverfahren (die gesamte Schichtdicke wird im Vergleich mit dem Bereich, in welchem die Isolationsschicht nicht ausgebildet wird, größer). Entsprechend bewirkt eine größere Schichtdicke der Isolationsschicht eine Unebenheit beim Aufbringen eines Resists, was zu dem Problem führt, dass es beispielsweise in der Fotolithographie schwierig wird, einen Fokussierungsspielraum zu gewährleisten.
  • Um das vorstehend erwähnte Problem zu lösen, schlagen die Anmelder der Erfindung eine Abschlussstruktur vor, bei welcher eine Isolationsschicht unter einer Feldplatte in einem Halbleitersubstrat ausgebildet ist. Die Abschlussstruktur wird ausgebildet, indem nach dem Ausbilden eines vertieften bzw. zurückgesetzten Bereichs in einem Halbleitersubstrat eine Isolationsschicht auf einer gesamten Oberfläche des Halbleitersubstrats ausgebildet wird, und indem die Oberfläche nach der Ausbildung der Schicht durch chemisch-mechanisches Polieren (CMP) geebnet wird. Darüber hinaus wird eine Abschlussstruktur angegeben, in welcher ein vertiefter Bereich in einer RESURF-Schicht ausgebildet ist, die auf einer Oberfläche eines Halbleitersubstrats ausgebildet ist, und eine Isolationsschicht ist in den vertieften Bereich gefüllt (siehe beispielsweise die japanische Patentoffenlegungsschrift 2009-88385 ).
  • In der Abschlussstruktur, in welcher der vertiefte Bereich vorhanden ist und eine Isolationsschicht in dem vertieften Bereich ausgebildet ist, ist es zum Verhindern einer Beschädigung des Halbleitersubstrats erforderlich, nach der Ausbildung der Isolationsschicht auf einer gesamten Oberfläche des Halbleitersubstrats die Isolationsschicht, die auf einem Bereich einschließlich eines Transistorzellenbereichs ausgebildet ist, der von dem vertieften Bereich verschieden ist (nicht vertiefter Bereich), beim Ausführen eines CMP-Verfahrens zu belassen. Jedoch hängt die Streuung der Dicke der Isolationsschicht nach dem CMP Verfahren von der Fläche des nicht vertieften Bereichs ab, der von dem vertieften Bereich umgeben wird, und die Streuung der Schichtdicke nimmt mit der Zunahme der Fläche des nicht vertieften Bereichs zu (Zunahme der Unebenheit der Schichtdicke). Große Unebenheiten der Schichtdicke führen zu einer Ungleichmäßigkeit der Eigenschaften.
  • Es ist eine Aufgabe der Erfindung, eine Leistungshalbleitervorrichtung vorzusehen, welche die Ungleichmäßigkeit der Eigenschaften verringern kann, indem die Ungleichmäßigkeit der Dicke einer Isolationsschicht nach dem CMP-Verfahren verringert wird.
  • Die Aufgabe wird durch eine Leitungshalbleitervorrichtung nach Anspruch 1 gelöst. Ausgestaltungen sind in den Unteransprüchen angegeben.
  • Eine Leistungshalbleitervorrichtung gemäß der Erfindung, welche eine Abschlussstruktur aufweist, in der eine Feldplatte auf einer Isolationsschicht vorhanden ist, welche in einen in einem Halbleitersubstrat ausgebildeten ersten vertieften Bereich gefüllt ist, und die eine Mehrzahl an Einheitszellen umfasst, die parallel geschaltet sind, umfasst Folgendes: einen Gateverdrahtungsbereich, in dem eine Gateverdrahtung vorhanden ist, die elektrisch mit jeder Gateelektrode der Mehrzahl an Einheitszellen verbunden ist; und einen Gateanschlussflächenbereich, der elektrisch mit dem Gateverdrahtungsbereich verbunden ist, wobei der Gateverdrahtungsbereich auf der Isolationsschicht angeordnet ist, welche in einen in dem Halbleitersubstrat ausgebildeten zweiten vertieften Bereich gefüllt ist.
  • Gemäß der Erfindung umfasst die Leistungshalbleitervorrichtung, welche die Abschlussstruktur aufweist, in der die Feldplatte auf der Isolationsschicht vorhanden ist, welche in den im Halbleitersubstrat ausgebildeten ersten vertieften Bereich gefüllt ist, und welche die Mehrzahl an parallel geschalteten Einheitszellen umfasst, Folgendes: den Gateverdrahtungsbereich einschließlich Gateverdrahtung, die elektrisch mit jeder Gateelektrode der Mehrzahl an Einheitszellen verbunden ist; und den Gateanschlussflächenbereich, welcher elektrisch mit dem Gateverdrahtungsbereich verbunden ist, wobei der Gateverdrahtungsbereich auf der Isolationsschicht angeordnet ist, welche in den im Halbleitersubstrat ausgebildeten zweiten vertieften Bereich, gefüllt ist. Dementsprechend ist es möglich, die Ungleichmäßigkeit der Dicke der Isolationsschicht nach dem CMP-Verfahren zu verringern, um hierdurch eine Ungleichmäßigkeit der Eigenschaften zu verringern.
  • Dies und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung gehen aus der folgenden detaillierten Beschreibung der Erfindung zusammen mit den beigefügten Zeichnungen hervor.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht, welche eine Konfiguration eines Gateverdrahtungsbereiches einer Leistungshalbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt;
  • 2 ist eine Querschnittsansicht, welche eine Konfiguration eines Gateverdrahtungsbereichs einer Leistungshalbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigt;
  • 3 ist eine Querschnittsansicht, welche eine Konfiguration einer Gateanschlussfläche einer Leistungshalbleitervorrichtung gemäß einer dritten Ausführungsform der Erfindung zeigt;
  • 4 ist eine Querschnittsansicht, welche eine Konfiguration einer Gateanschlussfläche einer herkömmlichen Leistungshalbleitervorrichtung zeigt;
  • 5 ist eine Draufsicht, welche ein Beispiel eines Chiplayouts eines typischen IGBTs einschließlich einer Temperaturfühlerdiode zeigt;
  • 6 ist eine Querschnittsansicht, welche eine Konfiguration eines Temperaturfühlerdiodenbereichs einer Leistungshalbleitervorrichtung gemäß einer vierten Ausführungsform der Erfindung zeigt;
  • 7 ist eine Querschnittsansicht, welche eine Konfiguration eines Temperaturfühlerdiodenbereichs einer herkömmlichen Leistungshalbleitervorrichtung zeigt;
  • 8 ist eine Draufsicht, welche ein Beispiel eines Chiplayouts eines typischen IGBTs zeigt;
  • 9 ist eine Querschnittsansicht eines Gateverdrahtungsbereichs einer Leistungshalbleitervorrichtung gemäß der der Erfindung zugrunde liegenden Technologie;
  • 10 ist eine Ansicht, welche ein Beispiel einer Abschlussstruktur gemäß der der Erfindung zugrunde liegenden Technologie zeigt; und
  • 11 und 12 sind Ansichten, welche eine Dickenverteilung einer Isolationsschicht nach dem CMP-Verfahren gemäß der der Erfindung zugrunde liegenden Technologie zeigen.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Ausführungsformen der Erfindung werden mit Bezug auf die Zeichnungen beschrieben.
  • Die der Erfindung zugrunde liegende Technologie
  • Zunächst wird die der Erfindung zugrunde liegende Technologie beschrieben.
  • 8 ist eine Draufsicht, welche ein Beispiel eines Chiplayouts eines typischen IGBTs zeigt. 8 zeigt den IGBT als ein Beispiel, und, wie in 8 gezeigt ist, ist bei einer Leistungshalbleitervorrichtung mit hoher Durchbruchsspannung, welche die Gatefunktionen eines Leistungs-MOSFETs und eines IGBTs aufweist, ein Gateverdrahtungsbereich 12 so vorhanden, dass er einen Transistorzellenbereich 10 umgibt. In dem Fall, dass ein Steuerstrom einer Leistungshalbleitervorrichtung hoch ist und eine Fläche eines Transistorzellenbereichs groß ist, ist der effektive Wert eines Gatewiderstands in einem zentralen Abschnitt des Transistorzellenbereichs hoch, was zu den Problemen der Verringerung der Schaltgeschwindigkeit und einer Verringerung der Durchbruchsgröße führt. Deshalb wird, wie in 8 gezeigt, der Transistorzellenbereich 10 in eine Mehrzahl an Einheiten aufgeteilt, und Einheitszellen derselben werden parallel geschaltet, um eine Vorrichtung zu bilden, mit dem Ergebnis, dass die Fläche des Transistorzellenbereichs 10, der durch den Gateverdrahtungsbereich 12 umgeben ist, verringert ist. Es ist anzumerken, dass die Bezugszeichen 11 und 13 einen Abschlussbereich bzw. eine Gateanschlussfläche bezeichnen.
  • 9 ist eine Querschnittsansicht eines Gateverdrahtungsbereichs einer Leistungshalbleitervorrichtung gemäß der der Erfindung zugrunde liegenden Technologie. Wie in 9 gezeigt ist, sind eine Gateelektrode 4, welche aus D-Poly oder dergleichen hergestellt ist, und eine Gateverdrahtung, welche aus einer Al-Si-Elektrode 6 oder dergleichen gebildet ist, auf einer Isolationsschicht 3 angeordnet, die auf einem n-Siliziumhalbleitersubstrat 1 zur elektrischen Isolation gegenüber dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist. Darüber hinaus ist ein p-Wannenbereich 2 unter der Gateelektrode 4 in der Nähe der Oberfläche des n-Siliziumhalbleitersubstrats 1 ausgebildet, wodurch die Durchbruchsspannung in Bezug auf Kriechverluste zwischen der Gateelektrode 4 und dem n-Siliziumhalbleitersubstrat 1 verbessert wird.
  • 10 ist eine Ansicht, welche ein Beispiel einer Abschlussstruktur zeigt, in der eine Isolationsschicht unter einer Feldplatte in einem vertieften Bereich ausgebildet ist, der in einem Siliziumhalbleitersubstrat ausgebildet ist, gemäß der der Erfindung zugrunde liegenden Technologie, die von den Anmeldern dieser Erfindung vorgeschlagen wird. Wie in 10 gezeigt, ist eine Isolationsschicht 23 in den vertieften Bereich gefüllt, welcher in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist. Ein p-RESURF-Bereich 21 ist unter dem vertieften Bereich ausgebildet, und eine Al-Si-Elektrode 26 (Feldplatte) ist auf dem p-RESURF-Bereich 21 über der Isolationsschicht 23 vorhanden. Darüber hinaus ist ein p-Anodenbereich 20 in der Nähe der Oberfläche des n-Siliziumhalbleitersubstrats 1 ausgebildet, und eine Anodenelektrode 22 ist auf dem p-Anodenbereich 20 vorhanden. Es ist anzumerken, dass ein n-Kanalstoppbereich 24 unter der Al-Si-Elektrode 26 in der Nähe der Oberfläche des n-Siliziumhalbleitersubstrats 1 ausgebildet ist, und eine Kathodenelektrode 25 ist auf einer rückseitigen Oberfläche des n-Siliziumhalbleitersubstrats 1 vorhanden.
  • Die 11 und 12 zeigen die Streuung der Dicke der Isolationsschicht im Anschluss an das CMP-Verfahren, nachdem die Isolationsschicht in der der Erfindung zugrunde liegenden Technologie so ausgebildet wurde, dass sie eine Dicke von 2 μm aufweist, wobei 11 die Streuung der Isolationsschicht im Fall eines Transistorzellenbereiches in Form eines Quadrates von 5 mm Seitenlänge zeigt und 12 die Streuung der Isolationsschicht im Fall eines Transistorzellenbereichs in Form eines Quadrates von 10 mm Seitenlänge zeigt. Die 11 und 12 offenbaren, dass die Streuung der Schichtdicke nach dem CMP-Verfahren größer wird, wenn der Transistorzellenbereich, der ein nicht vertiefter Bereich ist, breiter wird (Ungleichmäßigkeit der Filmdicke nimmt zu). Dementsprechend resultiert eine größere Ungleichmäßigkeit der Schichtdicke, wie vorstehend beschrieben, in dem Problem der Ungleichmäßigkeit der Eigenschaften.
  • Die Erfindung wurde gemacht, um das vorstehend erwähnte Problem zu lösen, was nachstehend detailliert beschrieben wird.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, welche eine Konfiguration eines Gateverdrahtungsbereichs einer Leistungshalbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt. Es ist anzumerken, dass die Leistungshalbleitervorrichtung gemäß dieser Ausführungsform nach einem typischen Chiplayout, wie es beispielsweise in 8 gezeigt ist, bereitgestellt wird, wobei sie einen Abschlussbereich 11 (Abschlussstruktur) aufweist, in dem eine Feldplatte auf einer Isolationsschicht vorhanden ist, welche in einen vertieften Bereich (erster vertiefter Bereich) gefüllt ist, der in einem Halbleitersubstrat ausgebildet ist, wie in 10 gezeigt, und eine Mehrzahl an Transistorzellenbereichen 10 (Einheitszellen) umfasst, die parallel geschaltet sind. Die Gateverdrahtung, die elektrisch mit jeweiligen Gateelektroden der Mehrzahl an Transistorzellbereichen 10 verbunden ist, ist in einem Gateverdrahtungsbereich 12 angeordnet, und eine Gateanschlussfläche 13 (Gateanschlussflächenbereich) ist elektrisch mit dem Gateverdrahtungsbereich 12 verbunden.
  • Wie in 1 gezeigt, ist in dem Gateverdrahtungsbereich der Leistungshalbleitervorrichtung gemäß dieser Ausführungsform der vertiefte Bereich in einem p-Wannenbereich 2 vorhanden, der in der Nähe der Oberfläche eines n-Siliziumhalbleitersubstrats 1 (Halbleitersubstrats) ausgebildet ist, und eine Isolationsschicht 3 ist in den vertieften Bereich gefüllt, so dass sie eben ist mit der Oberfläche des n-Siliziumhalbleitersubstrats 1. Eine Gateelektrode 4, ein Zwischenschichtfilm 5 und eine Al-Si-Elektrode 6 sind auf der Isolationsschicht 3 vorhanden, und eine p-Kollektorschicht 7 und eine Kollektorelektrode 8 sind aufeinander folgend auf der rückseitigen Oberfläche des n-Siliziumhalbleitersubstrats 1 vorhanden. Das heißt, dass der Gateverdrahtungsbereich der Leistungshalbleitervorrichtung gemäß der ersten Ausführungsform im Vergleich zu einem herkömmlichen Fall (beispielsweise 9) dadurch gekennzeichnet ist, dass die Al-Si-Elektrode 6 (Gateverdrahtungsbereich) auf der Isolationsschicht 3 angeordnet ist, welche in einen vertieften Bereich (zweiter vertiefter Bereich) gefüllt ist, der in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist.
  • Die Struktur, gemäß der die Isolationsschicht 3 in den vertieften Bereich (zweiter vertiefter Bereich) gefüllt ist, welcher in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist, ist gleich der Struktur, gemäß der die Isolationsschicht in den vertieften Bereich (erster vertiefter Bereich) in der Abschlussstruktur gefüllt ist, und somit können beide Strukturen gleichzeitig ausgebildet werden. Das heißt, dass in beiden Strukturen die gleiche Isolationsschicht 3 eingefüllt ist.
  • Beim Ausbilden der Abschlussstruktur wird zunächst durch Fotolithographie eine Fotolackstruktur auf dem n-Siliziumhalbleitersubstrat 1 ausgebildet, und dann werden die vertieften Bereiche (erster und zweiter vertiefter Bereich) in dem n-Siliziumhalbleitersubstrat 1 ausgebildet, beispielsweise durch Trockenätzen. Danach wird die Isolierschicht 3 auf einer gesamten Oberfläche des n-Siliziumhalbleitersubstrats 1 ausgebildet, beispielsweise durch chemische Gasphasenabscheidung (CVD), und dann wird die Oberfläche durch das CMP-Verfahren geglättet. Bei dem CMP-Verfahren ist es erforderlich, dass die Isolationsschicht, welche auf dem Bereich ausgebildet ist, der vom vertieften Bereich verschieden ist (nicht vertiefter Bereich einschließlich des Transistorzellenbereichs 10), belassen wird, um eine Beschädigung des n-Siliziumhalbleitersubstrats 1 zu vermeiden. Eine Ungleichmäßigkeit der Dicke der Isolationsschicht nach dem CMP-Verfahren nimmt zu, wenn der nicht vertiefte Bereich breiter wird. Jedoch ist der vertiefte Bereich unter dem Gateverdrahtungsbereich 12 wie in der Abschlussstruktur ausgebildet und die Transistorzellenbereiche 10 sind durch den Gateverdrahtungsbereich 12 in eine Mehrzahl an Bereichen aufgeteilt (der nicht vertiefte Bereich ist durch einen vertieften Bereich unter der Gateverdrahtung ebenfalls in eine Mehrzahl an Bereichen aufgeteilt), wie in dem Layout von 8 gezeigt, wodurch es möglich ist, die Ungleichmäßigkeit der Dicke der Isolationsschicht 3 auf der gesamten Oberfläche des n-Siliziumhalbleitersubstrats 1 zu verringern.
  • Wie aus dem Obigen ersichtlich ist, ist es möglich, eine Ungleichmäßigkeit der Dicke einer Isolationsschicht nach dem CMP-Verfahren durch Ausbilden eines vertieften Bereichs unter einem Gateverdrahtungsbereich und durch Füllen der Isolationsschicht in den vertieften Bereich zu verringern, was eine Verringerung der Ungleichmäßigkeit der Eigenschaften einer Leistungshalbleitervorrichtung ermöglicht. Darüber hinaus ist die Isolationsschicht 3 unter der Gateelektrode 4 in den vertieften Bereich des n-Siliziumhalbleitersubstrats 1 gefüllt, und somit kann die Stufe aufgrund der Isolationsschicht 3 bei der Waferbearbeitung reduziert werden, was den Fokussierungsspielraum bei der Fotolithographie verbessert.
  • Zweite Ausführungsform
  • 2 ist eine Querschnittsansicht, die eine Konfiguration eines Gateverdrahtungsbereichs einer Leistungshalbleitervorrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigt. Wie in 2 gezeigt, ist die zweite Ausführungsform der Erfindung dadurch gekennzeichnet, dass ein p-Wannenbereich 9 (zweiter Dotierungsbereich) mit niedriger Dotierungskonzentration, der durch Ionenimplantation ausgebildet ist, bei der eine Implantationsdosis etwa 1,0 E12 Atome/cm2 beträgt, unter dem vertieften Bereich (zweiter vertiefter Bereich) vorhanden ist, der in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist. Die übrige Konfiguration ist ähnlich derjenigen der ersten Ausführungsform, weshalb ihre Beschreibung hier ausgelassen wird.
  • In dem Fall, dass die Abschlussstruktur die RESURF-Struktur ist, wird eine p-RESURF-Schicht (erster Dotierungsbereich), die durch Ionenimplantation ausgebildet ist, in der eine Dotierungsdichte etwa 1,0 E12 Atome/cm2 beträgt, unter dem vertieften Bereich (erster vertiefter Bereich) der Abschlussstruktur ausgebildet. Indem die Dotierungskonzentration in der p-RESURF-Schicht und im p-Wannenbereich 9 gleich gemacht wird (d. h. durch Ausbilden des p-Bereichs mit niedrigerer Dotierungskonzentration, welche niedriger ist als jene des aktiven p-Bereichs des Transistorzellenbereichs 10), können Fotolithographie und Ionenimplantation, welche für die Ausbildung des p-Wannenbereichs 9 unter der Al-Si-Elektrode 6 (Gateverdrahtungsbereich) erforderlich sind, weggelassen werden.
  • Aus dem Obigen ist ersichtlich, dass zusätzlich zu den Effekten der ersten Ausführungsform die Fotolithographie und die Ionenimplantation, die für die Ausbildung des p-Wannenbereichs 9 erforderlich sind, weggelassen werden können.
  • Dritte Ausführungsform
  • Eine dritte Ausführungsform der Erfindung ist dadurch gekennzeichnet, dass die Al-Si-Elektrode 6 (Gateanschlussflächenbereich) oberhalb der Isolationsschicht 3 angeordnet ist, welche in einen vertieften Bereich (dritter vertiefter Bereich) gefüllt ist, der in dem n-Siliziumhalbleitersubstrat 1 (Halbleitersubstrat) ausgebildet ist.
  • 4 ist eine Querschnittsansicht, welche eine Konfiguration einer Gateanschlussfläche einer herkömmlichen Leistungshalbleitervorrichtung zeigt. Wie in 4 gezeigt ist, ist die Al-Si-Elektrode 6 (Gateanschlussflächenbereich) üblicherweise auf dem n-Siliziumhalbleitersubstrat 1 über der Isolationsschicht 3 und dem Zwischenschichtfilm 5 angeordnet. Auf der Al-Si-Elektrode 6 ist die Gateanschlussfläche elektrisch mit einer Gatesteuerschaltung durch Drahtbonden oder dergleichen verbunden. Üblicherweise ist die Dicke der Isolationsschicht, die auf dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist, gleich der Summe der Dicke der Isolationsschicht 3 und der Dicke des Zwischenschichtfilms 5, wie vorstehend beschrieben, was das Problem verursacht, dass bei der Waferverarbeitung eine Stufe aufgrund der Isolationsschichtstruktur groß wird.
  • Als Maßnahme gegen das vorstehende Problem ist bei der Gateanschlussfläche der Leistungshalbleitervorrichtung gemäß der dritten Ausführungsform der Erfindung, die in 3 gezeigt ist, die Isolationsschicht 3 in den vertieften Bereich gefüllt, der in dem n-Siliziumhalbleitersubstrat 1 unter der Al-Si-Elektrode 6 (der Gateanschlussflächenbereich) ausgebildet ist. Deshalb ist es möglich, eine Stufe aufgrund einer Isolationsschichtstruktur im Waferprozess zu verringern. Es ist anzumerken, dass der Gateverdrahtungsbereich in diesem Fall eine beliebige der Konfigurationen der ersten oder zweiten Ausführungsform sein kann.
  • Aus dem Obigen ist ersichtlich, dass eine Stufe aufgrund einer Isolationsschichtstruktur im Waferprozess mit einer Konfiguration verringert werden kann, bei welcher die Al-Si-Elektrode 6 auf der Isolationsschicht 3 angeordnet ist, welche in den vertieften Bereich gefüllt ist, der im n-Siliziumhalbleitersubstrat 1 ausgebildet ist.
  • Es ist anzumerken, dass der Gateverdrahtungsbereich gemäß der dritten Ausführungsform eine beliebige der Konfigurationen der ersten oder zweiten Ausführungsform sein kann.
  • Vierte Ausführungsform
  • 5 ist eine Draufsicht, welche ein Beispiel eines Chiplayouts einen typischen IGBTs einschließlich einer Temperaturfühlerdiode zeigt, wobei ein Temperaturfühlerdiodenbereich 14 und eine Temperaturfühlerdioden-Anschlussfläche 15 in dem Chiplayout eines typischen IGBTs, das in 8 gezeigt ist, vorhanden sind. 6 ist eine Querschnittsansicht, welche eine Konfiguration des Temperaturfühlerdiodenbereichs 14 einer Leistungshalbleitervorrichtung gemäß einer vierten Ausführungsform der Erfindung zeigt.
  • Wie in den 5 und 6 gezeigt ist, ist eine Temperaturfühlerdiode, welche eine Dünnfilm-PN-Diode einschließlich eines dotierten Polysiliziumfilms 16 ist, im Temperaturfühlerdiodenbereich 14 angeordnet. Die PN-Diode weist eine Temperaturabhängigkeit in den Ausgangseigenschaften auf, und somit kann die Temperatur der Leistungshalbleitervorrichtung gemäß der vierten Ausführungsform durch Überwachen der Ausgangseigenschaften der Temperaturfühlerdiode überwacht werden. Die Temperaturfühlerdioden-Anschlussfläche 15 ist eine Elektrodenanschlussfläche, welche für eine elektrische Verbindung zwischen dem Temperaturfühlerdiodenbereich 14 und einer externen Steuerschaltung vorgesehen ist.
  • Darüber hinaus ist, wie in 6 gezeigt ist, der dotierte Polysiliziumfilm 16 (Temperaturfühlerdiodenbereich 14) auf der Isolationsschicht 3 ausgebildet, welche in einen vertieften Bereich (vierter vertiefter Bereich) gefüllt ist, der in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist. Darüber hinaus ist, obwohl dies nicht gezeigt ist, die Temperaturfühlerdioden-Anschlussfläche 15 auf der Isolationsschicht 3 angeordnet, welche in einen vertieften Bereich gefüllt ist (fünfter vertiefter Bereich), der in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist.
  • Im Vergleich der Konfiguration (6) des Temperaturfühlerdiodenbereichs gemäß der vierten Ausführungsform und der Konfiguration (7) eines herkömmlichen Temperaturfühlerdiodenbereichs ist ersichtlich, dass im herkömmlichen Fall die Isolationsschicht 3 auf dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist, und dementsprechend wird in einem Waferprozess eine Stufe aufgrund der Strukturierung der Isolationsschicht 3 verursacht. Bei der vierten Ausführungsform jedoch wird die Isolationsschicht 3 in den vertieften Bereich gefüllt, welcher in dem n-Siliziumhalbleitersubstrat 1 ausgebildet ist, wodurch es möglich ist, eine Stufe aufgrund der Isolationsfilmstruktur im Waferprozess zu reduzieren.
  • Wie aus dem Obigen ersichtlich ist, ist es möglich, eine Stufe aufgrund der Isolationsfilmstruktur im Waferprozess durch Konfigurierung des Temperaturfühlerdiodenbereichs 14 und der Temperaturfühlerdioden-Anschlussfläche 15 so, dass jeder auf der Isolationsschicht 3 angeordnet ist, welche in die vertieften Bereiche (vierte und fünfte vertiefte Bereiche) gefüllt ist, die in dem n-Siliziumhalbleitersubstrat 1 ausgebildet sind, zu reduzieren.
  • Es ist anzumerken, dass der Gateverdrahtungsbereich und die Gateanschlussfläche in der vierten Ausführungsform beliebige der ersten bis dritten Ausführungsformen oder eine Kombination derselben sein können.
  • Fünfte Ausführungsform
  • Eine fünfte Ausführungsform der Erfindung ist dadurch gekennzeichnet, dass ein Halbleitersubstrat, welches von einem Siliziumhalbleitersubstrat verschieden ist, wie beispielsweise ein Siliziumcarbidsubstrat (SiC-Substrat) und ein Galliumnitridsubstrat (GaN-Substrat), anstelle des Siliziumhalbleitersubstrats gemäß einer der ersten bis vierten Ausführungsformen verwendet wird.
  • Wie vorstehend beschrieben, können die Effekte ähnlich denjenigen der ersten bis vierten Ausführungsformen auch unter Verwendung eines Halbleitersubstrats erhalten werden, das von einem Siliziumhalbleitersubstrat verschieden ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2009-88385 [0004]

Claims (6)

  1. Leistungshalbleitervorrichtung welche eine Abschlussstruktur (11) aufweist, in der eine Feldplatte auf einer Isolationsschicht (3) vorhanden ist, welche in einen in einem Halbleitersubstrat (1) ausgebildeten ersten vertieften Bereich gefüllt ist, und die eine Mehrzahl an Einheitszellen (10) umfasst, welche parallel geschaltet sind, aufweisend: einen Gateverdrahtungsbereich (12), in welchem eine Gateverdrahtung vorhanden ist, die elektrisch mit jeder Gateelektrode der Mehrzahl an Einheitszellen (10) verbunden ist; und einen Gateanschlussflächenbereich (13), welcher elektrisch mit dem Gateverdrahtungsbereich (12) verbunden ist, wobei der Gateverdrahtungsbereich (12) auf der Isolationsschicht (3) angeordnet ist, welche in einen im Halbleitersubstrat (1) ausgebildeten zweiten vertieften Bereich gefüllt ist.
  2. Leistungshalbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass: ein erster Dotierungsbereich und ein zweiter Dotierungsbereich (9) unter dem ersten vertieften Bereich bzw. dem zweiten vertieften Bereich vorhanden sind; und der erste Dotierungsbereich und der zweite Dotierungsbereich (9) jeweils ein p-Bereich mit einer niedrigeren Dotierungskonzentration als ein aktiver p-Bereich der Einheitszelle sind.
  3. Leistungshalbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass der erste Dotierungsbereich und der zweite Dotierungsbereich (9) jeweils durch Ionenimplantation ausgebildet sind, wobei die Implantationsdosis etwa 1,0 E12 Atome/cm2 beträgt.
  4. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Gateanschlussflächenbereich (13) auf der Isolationsschicht (3) angeordnet ist, welche in einen in dem Halbleitersubstrat (1) ausgebildeten dritten vertieften Bereich gefüllt ist.
  5. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 4, weiter aufweisend: einen Temperaturfühlerdiodenbereich (14), welcher eine darin angeordnete Temperaturfühlerdiode umfasst; und eine Temperaturfühlerdioden-Anschlussfläche (15), welche elektrisch mit dem Temperaturfühlerdiodenbereich (14) verbunden ist, wobei: der Temperaturfühlerdiodenbereich (14) auf der Isolationsschicht (3) angeordnet ist, welche in einen in dem Halbleitersubstrat (1) ausgebildeten vierten vertieften Bereich gefüllt ist; und die Temperaturfühlerdioden-Anschlussfläche (15) auf der Isolationsschicht (3) angeordnet ist, welche in einen in dem Halbleitersubstrat (1) ausgebildeten fünften vertieften Bereich gefüllt ist.
  6. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Halbleitersubstrat (1) ein Siliziumsubstrat (Si-Substrat), ein Siliziumcarbidsubstrat (SiC-Substrat) oder ein Galliumnitridsubstrat (GaN-Substrat) ist.
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