DE102009014056B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche, die einander gegenüber liegen, enthält; einem Leistungshalbleiterelement, das eine erste Elektrode (14a), die in einem ersten Bereich (R1) an der ersten Hauptoberfläche des Halbleitersubstrats (1) gebildet ist, und eine zweite Elektrode (15), die an der zweiten Hauptoberfläche gebildet ist, enthält, wobei ein Stromfluß zwischen der ersten Elektrode (14a) und der zweiten Elektrode (15) vorgesehen ist; einem Schutzring (5) eines zweiten Leitungstyps, der in einem zweiten Bereich (R2) an der ersten Hauptoberfläche gebildet ist, der an einer Seite weiter außen als der erste Bereich (R1) angeordnet ist; einem halbisolierenden Film (17), der so gebildet ist, dass er den zweiten Bereich (R2) bedeckt; einem dielektrischen Film (18), der in dem zweiten Bereich (R2) so gebildet ist, dass er den halbisolierenden Film (17) bedeckt; und einem Flußblockabschnitt (20, 14c), der in einem dritten Bereich (R3) an der ersten Hauptoberfläche gebildet ist, der an einer Seite weiter außen als der zweite Bereich (R2) angeordnet ist, zum Verhindern des Herausflusses eines Materials, das den dielektrischen Film (18) darstellt, bei der der Flußblockabschnitt (20, 14c) einen gestuften Abschnitt (20) einer vorbestimmten Höhe (L2) enthält und bei der der Flußblockabschnitt (20, 14c) eine Rille (25) bildet, die zwischen dem gestuften Abschnitt (20) und dem zweiten Bereich (R2) auf der Innenseite des gestuften Abschnittes angeordnet ist und die erste Hauptoberfläche erreicht.

Description

  • Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen, insbesondere auf eine Leistungshalbleitervorrichtung.
  • Bei einer Leistungshalbleitervorrichtung mit einem Halbleiterelement wie ein IGBT (Bipolartransistor mit isoliertem Gate) ist ein äußerer Umfangsübergangsbereich wie ein Schutzring zum Umgeben des IGBT gebildet für den Zweck, die Hauptdurchbruchsspannungseigenschaften stabil zu machen. Diese Bildung eines äußeren Umfangsübergangsbereichs verursacht, dass sich die Verarmungsschicht zu dem äußeren Umfangsübergangsbereich ausdehnt, wenn eine Spannung über den Kollektor und den Emitter zum Vermeiden der elektrischen Feldstärke an dem pn-Übergang des Emitterbereichs angelegt wird. Folglich wird der Kollektor-Emitter-Strom (ICES) und die Kollektor-Emitter-Spannung (VCES) stabil.
  • Weiter ist ein halbisolierender Siliziumnitridfilm auf dem äußeren Umfangsübergangsbereich zum Zweck des Stabilisierens der Potentialverteilung an dem äußeren Umfangsübergangsbereichs gebildet. Diese Bildung eines halbisolierenden Siliziumnitridfilms hohen Widerstands an dem äußeren Umfangsübergangsbereich (Schutzring) verursachte den Fluß eines kleinen Stroms an dem halbisolierenden Siliziumnitridfilm, wenn Spannung über den Kollektor und Emitter des IGBT angelegt wird. Folglich ist das Potential an dem Bereich zwischen den entsprechenden Abschnitten des Schutzrings, die entlang des äußeren Umfangsbereichs angeordnet sind, fixiert, wodurch die Potentialverteilung an dem äußeren Umfangsübergangsbereich stabil gemacht wird. Ein halbisolierender Siliziumnitridfilm wird auch als ein sinSiN-Film ausgedrückt. Eine Halbleitervorrichtung mit dem halbisolierenden Silizium ist z. B. in „Power Semiconductor Device and Power IC Handbook” offenbart, das The Insitute of Electrical Engineers of Japan, CORONA, PUBLISHING CO. LTD., 1996 herausgegeben hat.
  • Im Allgemeinen wird ein Chip, auf dem ein Leistungshalbleiterelement wie ein IGBT oder eine Diode vorgesehen ist, in ein Leistungsmodul eingesetzt, so dass er für eine Leistungshalbleitervorrichtung zu benutzen ist. In einem Leistungsmodul ist die Leistungshalbleitervorrichtung mit Silicongel und Ähnlichem abgedichtet. Das Anlegen einer Spannung über den Kollektor und den Emitter verursacht, dass sich positive Ionen und negative Ionen der Dotierungsionen in dem Silikongel auf der Masseseite bzw. der hohen Potentialseite sammeln, so dass Polarisation entwickelt wird.
  • Durch diese Polarisation wird die Verteilung der elektrischen Feldstärke an dem äußeren Umfangsübergangsbereich geändert, was zu der Möglichkeit von unstabilen Hauptdurchbruchsspannungseigenschaften wie der Kollektor-Emitter-Strom (ICES) und Kollektor-Emitter-Spannung (VCES) führt.
  • Insbesondere wird eine Leistungshalbleitervorrichtung mit einer hohen Nennspannung, die 6 kV überschreitet, leicht durch Dotierungsionen beeinflusst, da die elektrische Feldstärke gemäß der Spannung, die über den Kollektor und den Emitter angelegt ist, hoch ist. Es war manchmal schwierig, die Hauptdurchbruchsspannungseigenschaften für solch eine Leistungshalbleitervorrichtung stabil zu machen im Vergleich zu einer Leistungshalbleitervorrichtung, die eine relativ niedrige Nennspannung aufweist.
  • Weiterhin ist aus der EP 0 115 093 A2 eine Halbleitervorrichtung bekannt mit einem Leistungshalbleiterelement mit einem Halbleitersubstrat, einer ersten und einer zweiten Elektrode, einem Schutzring und einem halbisolierenden und einem dielektrischen Film, der den Randbereich abdeckt.
  • Aus der JP 59-036932 A ist eine Halbleitervorrichtung bekannt, bei der ein Damm einer vorbestimmten Dicke verhindert, daß ein flüssiger Isolator herausfließt. Der Damm ist auf einer isolierenden Schicht gebildet, die eine Zwischenschicht schützt.
  • Im Hinblick auf das Vorangehende ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzusehen, die auf das Stabilisieren der Hauptdurchbruchsspannungseigenschaften gerichtet ist.
  • Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Mittels der Bildung eines Flußblockabschnitts in der Halbleitervorrichtung der vorliegenden Erfindung kann der Herausfluß des gelieferten Materials zu der Seite weiter außen als der dritte Bereich während einer Lieferung des Materials, das den dielektrischen Film darstellt, verhindert werden. Folglich kann ein dielektrischer Film einer gewünschten Dicke in dem zweiten Bereich gebildet werden zum Verhindern, dass die Hauptdurchbruchsspannungseigenschaften verschlechtert werden.
  • Weitere Merkmale, Zweckmäßigkeiten und Vorteile der vorliegenden Erfindung werden ersichtlich aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird. In den Zeichnungen zeigen:
  • 1 eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 und 3 eine erste und eine zweite Teilschnittansicht zum Beschreiben eines Vorteils der Halbleitervorrichtung der ersten Ausführungsform;
  • 4 eine Schnittansicht der Halbleitervorrichtung von 1, die einen Schritt eines Herstellungsverfahrens der ersten Ausführungsform darstellt;
  • 5 eine Schnittansicht der Halbleitervorrichtung der ersten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 4 ausgeführt wird;
  • 6 eine Schnittansicht der Halbleitervorrichtung der ersten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 5 ausgeführt wird;
  • 7 eine Schnittansicht der Halbleitervorrichtung der ersten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 6 ausgeführt wird;
  • 8 eine Schnittansicht der Halbleitervorrichtung der ersten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 7 ausgeführt wird;
  • 9 eine Schnittansicht der Halbleitervorrichtung der ersten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 8 ausgeführt wird;
  • 10 eine Schnittansicht der Halbleitervorrichtung der ersten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 9 ausgeführt wird;
  • 11 ein Diagramm, das die Beziehung zwischen Leckstrom und der Dicke eines Überdeckungsfilms in der ersten Ausführungsform darstellt;
  • 12 eine Teilschnittansicht der Halbleitervorrichtung der ersten Ausführungsform zum Beschreiben der Abmessungsbeziehung der entsprechenden Elemente;
  • 13 eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 14 eine Schnittansicht der Halbleitervorrichtung von 13, die eine Schritt in einem Herstellungsverfahren der zweiten Ausführungsform darstellt;
  • 15 eine Schnittansicht der Halbleitervorrichtung der zweiten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 14 ausgeführt wird;
  • 16 eine Schnittansicht der Halbleitervorrichtung der zweiten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 15 ausgeführt wird;
  • 17 eine Schnittansicht der Halbleitervorrichtung der zweiten Ausführungsform, die einen Schritt darstellt, der nach dem Schritt von 16 ausgeführt wird; und
  • 18 eine Teilschnittansicht der Halbleitervorrichtung der zweiten Ausführungsform zum Beschreiben der Abmessungsbeziehung der entsprechenden Elemente.
  • Erste Ausführungsform
  • Eine Leistungshalbleitervorrichtung mit einem IGBT als Leistungshalbleiterelement wird als ein Beispiel beschrieben. Bezugnehmend auf 1 sind eine Emitterelektrode 14a und eine Gateelektrode 11 eines IGBT in einem ersten Bereich R1 an einer ersten Hauptoberfläche eines n-Halbleitersubstrats 1 gebildet. Eine Kollektorelektrode 15 des IGBT ist an einer zweiten Hauptoberfläche gebildet. In einem ersten Bereich ist eine p-Basisschicht 3 gebildet, die sich zu einer vorbestimmten Tiefe von der Oberfläche erstreckt. Weiter ist eine n-Sourceschicht 4 in der p-Basisschicht 3 gebildet, die sich von der Oberfläche der p-Basisschicht 3 erstreckt. Eine Gateelektrode 11 ist über dem n-Bereich (n-Driftschicht 2) des Halbleitersubstrats 1 gebildet, zwischen den p-Basisschichten 3 angeordnet und mit einem Siliziumoxidfilm 10 darunter. Über der Gateelektrode 11 ist eine Emitterelektrode 14a gebildet, wobei ein Zwischenschichtisolierfilm 12 darunter vorgesehen ist. Eine Emitterelektrode 14a ist auf der Gateelektrode 11 gebildet, wobei ein Zwischenschichtisolierfilm 12 darunter vorgesehen ist.
  • An der ersten Hauptoberfläche des Halbleitersubstrats 1 ist ein zweiter Bereich R2, der als ein äußerer Umfangsübergangsbereich qualifiziert ist, zum Umgeben des ersten Bereichs R1 vorgesehen. Eine p-Schicht 5, die als ein Schutzring qualifiziert ist, ist in den zweiten Bereich R2 gebildet, wobei sie sich zu einer vorbestimmten Tiefe von der Oberfläche erstreckt. Eine AlSi-Schicht 14b ist so gebildet, dass sie in Kontakt mit der p-Schicht 5 gebracht ist. Ein halbisolierender Siliziumnitridfilm 17 ist so gebildet, dass er die AlSi-Schicht 14b bedeckt. Eine n-Schicht 6 ist an einer Oberfläche in einem dritten Bereich R3 des Halbleitersubstrats 1 gebildet, an einer Seite weiter außen als der zweite Bereich R2 angeordnet. Auf der n-Schicht 6 ist eine AlSi-Schicht 14c gebildet, die einen gestuften Abschnitt 20 darstellt und von der AlSi-Schicht 14b beabstandet ist, die an der äußersten Umfangsseite angeordnet ist.
  • Bei der vorliegenden Halbleitervorrichtung ist ein Überdeckungsfilm 18 wie z. B. Polyimid, der als ein Film zum Abschwächen der elektrischen Feldstärke dient, die durch die Polarisation erzeugt wird, in dem zweiten Bereich R2 so gebildet, dass der halbisolierende Siliziumnitridfilm 17 bedeckt ist. Die AlSi-Schicht 14c dient zum Verhindern, dass das Überdeckungsmaterial wie Polyimid nach außen während des Schritts des Anbringens des Überdeckungsfilms 18 fließt. Eine n+-Pufferschicht 7 und eine p+-Kollektorschicht 8 sind auf der Seite der zweiten Oberfläche des Halbleitersubstrats 1 gebildet. Eine Kollektorelektrode 15 ist an der Oberfläche der p+-Kollektorschicht 8 gebildet. Ein geschnittener Chip 50 wird auf einem vorbestimmten Substrat 57 angebracht und mit einem abdichtenden Gel 55 abgedichtet (siehe 10).
  • Die wie oben angegebene Halbleitervorrichtung weist den Überdeckungsfilm 18 auf, der so gebildet ist, dass er den halbisolierenden Siliziumnitridfilm 17 bedeckt. Folglich kann der Fall, dass die Eigenschaften des Kollektor-Emitter-Stroms (ICES) und der Kollektor-Emitter-Spannung (VCES) unstabil werden als Resultat der Polarisation der Dotierungsionen in dem Abdichtungsgel verhindert werden. Dies wird im Einzelnen hier im Folgenden beschrieben auf der Grundlage der Halbleitervorrichtung ohne einen Überdeckungsfilm.
  • Bezugnehmend auf 2 wird eine vorbestimmte Spannung zwischen Kollektor-Elektrode 15 und der Emitter-Elektrode 14a zum Auswerten der Durchbruchsspannung der Halbleitervorrichtung angelegt. Diese Durchbruchsspannung entspricht einem AUS-Zustand, und eine Durchbruchsspannung entsprechend zu der Nennspannung der Halbleitervorrichtung muß sicher gestellt werden. In dem Fall der Halbleitervorrichtung mit der Nennspannung von 6,5 kV, 4,5 kV und 3,3 kV wird eine Spannung von 6,5 kV, 4,5 kV bzw. 3,3 kV zwischen der Kollektorelektrode 15 und der Emitterelektrode 14a angelegt.
  • In diesem Zustand sind die Kollektorelektrode 15 und die n-Schicht 6 Verbinder zu der Seite des hohen Potentials, wohingegen die Emitterelektrode 14a und Ähnliches mit der Seite des Massepotentials (GND) verbunden sind. Die n-Schicht 6 ist in dem dritten Bereich R3 angeordnet, der weiter außerhalb als der zweite Bereich R2 ist, in dem die p-Schicht 5 gebildet ist, die als Schutzring qualifiziert ist. Die Emitterelektrode 14a und Ähnliches sind in dem ersten Bereich R1 angeordnet, der weiter innen als der zweite Bereich R2 ist.
  • Die Aufmerksamkeit wird auf die Oberfläche des halbisolierenden Siliziumnitridfilms 17 gerichtet, der in dem zweiten Bereich R2 gebildet ist. Positive Ionen 41 und negative Ionen 42 von den Dotierungsionen in dem abdichtenden Gel sammeln sich oberhalb der Oberfläche des Bereichs der inneren Seite und der Oberfläche des Bereichs der äußeren Seite, was in der Entwicklung einer Polarisation durch Dotierungsionen resultiert. Durch den Effekt, dass sich die negativen Ionen 42 über der p-Schicht 5 sammeln, die auf der äußersten Umfangsseite angeordnet ist, wird eine p-Schicht 13 als eine Inversionsschicht an dem Bereich der n-Driftschicht 2 gebildet, die an einer Seite weiter außen als die p-Schicht 5 angeordnet ist.
  • Das Anlegen einer vorbestimmten Spannung zwischen der Kollektorelektrode 15 und der Emitterelektrode 14a verursacht eine Ausbreitung einer Verarmungsschicht 31 von der Schnittstelle zwischen der p-Basisschicht 3 und der n-Driftschicht 2 hauptsächlich zu der n-Driftschicht 2. In diesem Zustand wird die Ausbreitung der Verarmungsschicht erleichtert in die Auswärtsrichtung durch das Bilden der p-Schicht 13. Daher wird Ausbreitung der Verarmungsschicht in der n-Schicht 6 gestört, die auf der Seite des äußeren Umfangs (gestrichelter Bereich A) angeordnet ist. Als Resultat wird die elektrische Feldstärke an dem äußeren Umfangsbereich des Chips verstärkt, was zu einer Verschlechterung in den Durchbruchsspannungseigenschaften führt.
  • Dagegen weist, wie in 3 gezeigt ist, die Halbleitervorrichtung der vorliegenden Erfindung den Überdeckungsfilm 18 auf, der so gebildet ist, dass er den halbisolierenden Siliziumnitridfilm 17 in dem Bereich bedeckt, in dem die p-Schicht 5, die als Schutzring qualifiziert ist, gebildet ist. Folglich wird eine Verarmungsschicht 32 nicht leicht einer Polarisation unterworfen, die durch negative Ionen 42 und positive Ionen 41 verursacht wird, so dass sich die Verarmungsschicht ohne Störung ausbreitet. Als Resultat können die Eigenschaften der elektrischen Feldstärke und der Durchbruchsspannung entsprechend den Design-Werten erzielt werden.
  • Die Halbleitervorrichtung der vorliegenden Ausführungsform weist auch eine AlSi-Schicht 14c einer vorbestimmten Dicke auf, die als ein abgestufter Abschnitt 20 qualifiziert ist, der in dem dritten Bereich R3 gebildet ist, der weiter außen als der zweite Bereich R2 angeordnet ist. Folglich kann das Herausfließen des angebrachten Überdeckungsmaterials von dem dritten Bereich R3 zu einem Schnittlinienbereich verhindert werden, der weiter außen angeordnet ist. Schlechtes Schneiden, das durch den Herausfluß des Überdeckungsmaterials auf den Schnittlinienbereich verursacht wird, kann verhindert werden.
  • Ein Herstellungsverfahren der Halbleitervorrichtung, wie sie oben angegeben wurde, wird hier im Folgenden beschrieben.
  • Bezugnehmend auf 4 wird die p-Basisschicht 3, die n-Sourceschicht 4 und die Gateelektrode 11 entsprechend einem IGBT in dem ersten Bereich an der ersten Hauptoberfläche des Halbleitersubstrats 1 gebildet. Die p-Schicht 5, die als Schutzring qualifiziert ist, wird in dem zweiten Bereich gebildet, der an einer Seite weiter außen als der erste Bereich angeordnet ist. Die n-Schicht 6 wird in dem dritten Bereich gebildet, der an einer Seite weiter außen als der zweite Bereich angeordnet ist. Dann wird die AlSi-Schicht 14 so gebildet, dass die Gateelektrode 11 einschließlich des Zwischenschichtisolationsfilms 12, der auf der Gateelektrode 11 angeordnet ist, bedeckt werden. Die n+-Pufferschicht 7, die p+-Kollektorschicht 8 und die Kollektorelektrode 15 werden an der zweiten Hauptoberfläche des Halbleitersubstrats 1 gebildet.
  • Dann wird ein vorbestimmtes Resistmuster (nicht gezeigt) auf der AlSi-Schicht 14 gebildet. Indem dieses Resistmuster als Maske benutzt wird, wird die AlSi-Schicht 14 anisotrop geätzt. Folglich wird die Emitterelektrode 14a in dem ersten Bereich R1 gebildet, und die AlSi-Schicht 14b, die mit der p-Schicht 5 verbunden ist, wird in dem zweiten Bereich R2 gebildet, wie in 5 gezeigt ist. In dem dritten Bereich R3 wird die AlSi-Schicht 14c einer vorbestimmten Höhe gebildet, die als gestufter Abschnitt 20 dient. Dann wird das Resistmuster entfernt.
  • Bezugnehmend auf 6 wird der halbisolierende Siliziumnitridfilm 17 auf der ersten Hauptoberfläche des Halbleitersubstrats so gebildet, dass die Emitterelektrode 14a und Ähnliches bedeckt werden. Dann wird ein vorbestimmtes Resistmuster (nicht gezeigt) auf dem halbisolierenden Siliziumnitridfilm 17 in einer Weise so gebildet, dass der Bereich, der in dem zweiten Bereich R2 angeordnet ist, belassen wird. Indem das vorgesehene Resistmuster als Maske benutzt wird, wird der halbisolierende Siliziumnitridfilm 17 anisotrop geätzt, wodurch der halbisolierende Siliziumnitridfilm 17, der in dem ersten Bereich R1 und dem dritten Bereich R3 angeordnet ist, entfernt wird, wobei das Gebiet des halbisolierenden Siliziumnitridfilms 17, der in dem zweiten Bereich R2 angeordnet ist, belassen wird, wie in 7 gezeigt ist. Dann wird das Resistmuster entfernt.
  • Bezugnehmend auf 8 wird ein Überdeckungsmaterial wie Polyimid auf den zweiten Bereich R2 an der ersten Hauptoberfläche des Halbleitersubstrats 1 durch Eintauchen aufgebracht. Somit wird der Überdeckungsfilm 18 so gebildet, dass er den halbisolierenden Siliziumnitridfilm 17 bedeckt. Die Bildung der AlSi-Schicht 14c mit einer vorbestimmten Dicke verhindert, dass das aufgebrachte Überdeckungsmaterial aus dem dritten Bereich R3 zu einem auf der Außenseite angeordneten Schnittlinienbereich fließt. Folglich kann ein schlechtes Schneiden, das durch den Herausfluß des Überdeckungsmaterials zu dem Schnittlinienbereich verursacht wird, verhindert werden. Der Überdeckungsfilm 18 der gewünschten Dicke kann an dem zweiten Bereich R2 gebildet werden zum Verhindern der Verschlechterung in den Eigenschaften der Hauptdurchbruchsspannung.
  • Dann wird, wie in 9 gezeigt ist, das Halbleitersubstrat entlang des Schnittlinienbereichs geschnitten, um es als einen Chip 50 herauszunehmen. Dann wird, wie in 10 gezeigt ist, die Kollektorelektrode 15 des Chips 50 mit einer Substratelektrode 52, die an einem vorbestimmten Substrat 51 vorgesehen ist, durch ein Lötmittel 53 verbunden. Der an dem Substrat 51 befestigte Chip 50 wird mit einem abdichtenden Gel 55 abgedichtet. Somit wird der Chip 50 auf einem vorbestimmten Substrat 51 angebracht und mit dem abdichtenden Gel 55 abgedichtet, so dass er als ein Leistungsmodul fertig gestellt ist.
  • Die Bildung der AlSi-Schicht 14c einer vorbestimmten Dicke an der oben beschriebenen Halbleitervorrichtung kann verhindern, dass das aufgebrachte Bedeckungsmaterial weiter zu der äußeren Seite von dem dritten Bereich R3 in dem Schritt des Anbringens des Überdeckungsmaterials wie Polyimid fließt. Folglich kann der Überdeckungsfilm 18 einer gewünschten Dicke in den zweiten Bereich R2 gebildet werden, was die Verschlechterung der Eigenschaften der Hauptdurchbruchsspannung verhindert.
  • Das oben beschriebene Herstellungsverfahren basiert auf einer Ausführungsform, in der das Überdeckungsmaterial vor dem Schneiden angebracht ist. Alternativ kann das Überdeckungsmaterial in einem Chipzustand nach dem Schneiden angebracht werden. Dieses ist vorteilhaft darin, dass der Fall verhindert werden kann, dass der Chip 50 nicht auf ein vorbestimmtes Substrat gelötet wird, aufgrund des Herausfliessens des Überdeckungsmaterials während des Schritts des Anbringens des Überdeckungsmaterials, das so weit läuft wie die Kollektorelektrode 15, die auf der Rückseite des Halbleitersubstrats 1 angeordnet ist. Es ist auch vorteilhaft, dass, nachdem der Chip auf das Substrat gelötet worden ist, die Möglichkeit des Zusammenbauversagens, das verursacht wird durch das Anbringen des herausfließenden Überdeckungsmaterials zu einer anderen Komponente als der Chip, verringert werden.
  • Der Erfinder führte verschiedene Untersuchungen aus und fand, dass mindestens 30 μm nötig ist für die Dicke des Überdeckungsfilms 18, um stabile Eigenschaften der Hauptdurchbruchsspannung zu erzielen. Dies wird im Einzelnen hier im Folgenden unter Bezugnahme auf das Diagramm von 11 beschrieben, das die Abhängigkeit des Kollektor-Emitter-Stroms (ICES) von der Dicke des Überdeckungsfilms darstellt. In dem IGBT eines Leistungsmoduls beträgt der Kollektor-Emitter-Strom (ICES) bevorzugt nicht mehr als 1 A/cm2. Es kann daher aus dem Diagramm von 11 gesehen werden, dass mindestens 30 μm für die Dicke des Überdeckungsfilms 18 notwendig sind.
  • Es ist schwierig, einen Überdeckungsfilm mit einer Dicke von 40 μm oder mehr auf der Grundlage von Lithografie in einem allgemeinen Halbleiterprozeß zu bilden. Daher ist das Anbringen durch ein Verteilungssystem bevorzugt, wie oben angegeben wurde. Zusätzlich zu dem Verteilungssystem kann ein Überdeckungsfilm der gewünschten Dicke durch Anbringen aufgrund von Drucken unter Benutzung einer Druckmaske gebildet werden. Die Bildung des gestuften Abschnitts 20 in der vorliegenden Halbleitervorrichtung zum Verhindern des Herausflusses eines Überdeckungsmaterials wie Polyimid ist vorteilhaft darin, dass der Fall der Variation in den Eigenschaften der Hauptdurchbruchsspannung, die verursacht wird durch den Überdeckungsfilm in dem zweiten Bereich (äußerer Umfangsübergangsbereich) R2, der teilweise verdünnt ist aufgrund des Herausflusses des Überdeckungsmaterials, unterdrückt werden. Ein Überdeckungsfilm der gewünschten Dicke kann mit einem minimalen benötigten Betrag des Überdeckungsmaterials gebildet werden.
  • Zum Zweck des Verhinderns, dass das Überdeckungsmaterial nach außen von dem Chip fließt, ist die Beziehung: W ≥ (L1 + L2)/2·(L1/L2) bevorzugt erfüllt, wenn L1 die Dicke des Überdeckungsfilms 18 ist, der auf der Oberseite des halbisolierenden Siliziumnitridfilms 17 angeordnet ist, L2 die Höhe der AlSi-Schicht 14c ist, die als der gestufte Abschnitt 20 qualifiziert ist, und W die Breite einer Rille 25 ist, die zwischen dem Bereich der AlSi-Schicht, die an der äußersten Umfangsseite angeordnet ist, und der AlSi-Schicht 14c gebildet ist, wie in 12 gezeigt ist. Zum Verhindern des Herausflusses des Überdeckungsmaterials wird eine breitere Breite W einer Rille notwendig, wenn die Überdeckungsschicht dicker wird. Weiter kann der Herausfluß des Überdeckungsmaterials mit einer kleineren Breite W verhindert werden, wenn die Höhe L2 höher wird.
  • In der oben beschriebenen Halbleitervorrichtung ist Polyimid als das Material des Überdeckungsfilms genannt, der den halbisolierenden Siliziumnitridfilm bedeckt. Zusätzlich zu Polyimid kann z. B. Polyamidimid oder Ähnliches verwendet werden. Jedes Material, das eine relativ niedrige Dielektrizitätskonstante wie ungefähr 3,5 höchstens aufweist, kann den Effekt verhindern, der durch Polarisation verursacht wird.
  • Zweite Ausführungsform
  • Ein anderes Beispiel einer Halbleitervorrichtung mit einem IGBT als ein Leistungshalbleiterelement wird hier im Folgenden beschrieben. Wie in 13 gezeigt ist, ist ein halbisolierender Siliziumnitridfilm 17b auf der oberen Fläche der AlSi-Schicht 14c gebildet, die als ein gestufter Abschnitt 20 qualifiziert ist, der in dem dritten Bereich R3 angeordnet ist, zusätzlich zu einem halbisolierenden Siliziumnitridfilm 17a, der die AlSi-Schicht 14b bedeckt, die in dem zweiten Bereich R2 angeordnet ist. Die verbleibenden Elemente sind ähnlich zu jenen der Halbleitervorrichtung von 1. Die gleichen oder entsprechenden Elemente tragen die gleichen Bezugszeichen, und die Beschreibung davon wird nicht wiederholt.
  • Ein Herstellungsverfahren der Halbleitervorrichtung der zweiten Ausführungsform wird hier im Folgenden beschrieben. Den Schritten ähnlich zu jenen, die in 4 und 5 gezeigt sind, folgend wird der halbisolierende Siliziumnitridfilm 17 auf der ersten Hauptoberfläche des Halbleitersubstrats 1 gebildet, so dass er die Emitterelektrode 14a und Ähnliches bedeckt, wie in 14 gezeigt ist. Dann wird ein vorbestimmtes Resistmuster (nicht gezeigt) an der Oberfläche des halbisolierenden Siliziumnitridfilms 17 gebildet, wobei der Bereich des halbisolierenden Siliziumnitridfilms 17, der über der AlSi-Schicht 14c angeordnet ist, ausgelassen wird.
  • Indem dieses Resistmuster als eine Maske benutzt wird, wird der halbisolierende Siliziumnitridfilm 17 anisotrop geätzt, so dass der Bereich des halbisolierenden Siliziumnitridfilms 17, der in dem ersten Bereich R1 angeordnet ist, und Ähnliches entfernt wird, wobei der halbisolierende Siliziumnitridfilm 17a, der in dem zweiten Bereich angeordnet ist, und der halbisolierende Siliziumnitridfilm 17b, der auf der oberen Oberfläche der AlSi-Schicht 14c in dem dritten Bereich R3 angeordnet ist, belassen werden, wie in 15 gezeigt ist. Dann wird dieses Resistmuster entfernt.
  • Wie in 16 gezeigt ist, wird ein Überdeckungsmaterial wie Polyimid auf den zweiten Bereich R2 an der ersten Hauptoberfläche des Halbleitersubstrats 1 durch Eintauchen aufgebracht, wodurch der Überdeckungsfilm 18 so gebildet wird, dass er den halbisolierenden Siliziumnitridfilm 17a bedeckt. Die Bildung der AlSi-Schicht 14c mit einer vorbestimmten Dicke in dieser Stufe kann verhindern, dass das aufgebrachte Polyimid nach außen zu dem Schnittlinienbereich von dem dritten Bereich R3 fließt.
  • Dann wird unter Bezugnahme auf 17 das Halbleitersubstrat 1 entlang des Schnittbereichs geschnitten, so dass es als ein Chip 50 herausgenommen werden kann. Dann wird ein Schritt ähnlich zu dem in 10 gezeigten ausgeführt. Der Chip wird an einem vorbestimmten Substrat befestigt und mit einem abdichtenden Gel abgedichtet, so dass er als Leistungsmodul (nicht gezeigt) fertig gestellt wird.
  • Ähnlich zu der oben beschriebenen Halbleitervorrichtung kann die Bildung der AlSi-Schicht 14c mit einer vorbestimmten Dicke bei der vorliegenden Halbleitervorrichtung verhindern, dass das aufgebrachte Überdeckungsmaterial von dem dritten Bereich R3 nach außen fließt, während des Schritts des Aufbringens eines Polyimid-Überdeckungsmaterials. Wie nämlich in 18 gezeigt ist, wird die Beziehung W ≥ (L1 + L2)/2·(L1/L2) erfüllt, worin L1 die Dicke des Überdeckungsfilms 18 ist, der auf der oberen Oberfläche des halbisolierenden Siliziumnitridfilms 17 angeordnet ist, L2 die Höhe der AlSi-Schicht 14c ist und W die Breite der Rille ist, die zwischen dem Bereich der AlSi-Schicht, die an der äußersten Umfangsseite angeordnet ist, und der AlSi-Schicht 14c gebildet ist. Folglich kann der Herausfluß des Überdeckungsmaterials außerhalb des Chips verhindert werden, und der Überdeckungsfilm 18 der gewünschten Dicke kann in dem zweiten Bereich R2 gebildet werden, wodurch eine Verschlechterung der Eigenschaften der Hauptdurchbruchsspannung verhindert wird.
  • Insbesondere bei der vorliegenden Halbleitervorrichtung ist der halbisolierende Siliziumnitridfilm 17b zusätzlich auf der oberen Fläche der AlSi-Schicht 14c gebildet, die ein gestufter ABschnitt 20 ist. Folglich kann der Herausfluß des aufgebrachten Überdeckungsmaterials von dem dritten Bereich R3 zuverlässig verhindert werden.
  • Obwohl jede oben angegebene Halbleitervorrichtung auf einer Ausführungsform beruht, bei der ein IGBT als das Leistungshalbleiterelement verwendet wird, kann ein Element wie eine Diode zusätzlich zu einem IGBT verwendet werden.

Claims (5)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche, die einander gegenüber liegen, enthält; einem Leistungshalbleiterelement, das eine erste Elektrode (14a), die in einem ersten Bereich (R1) an der ersten Hauptoberfläche des Halbleitersubstrats (1) gebildet ist, und eine zweite Elektrode (15), die an der zweiten Hauptoberfläche gebildet ist, enthält, wobei ein Stromfluß zwischen der ersten Elektrode (14a) und der zweiten Elektrode (15) vorgesehen ist; einem Schutzring (5) eines zweiten Leitungstyps, der in einem zweiten Bereich (R2) an der ersten Hauptoberfläche gebildet ist, der an einer Seite weiter außen als der erste Bereich (R1) angeordnet ist; einem halbisolierenden Film (17), der so gebildet ist, dass er den zweiten Bereich (R2) bedeckt; einem dielektrischen Film (18), der in dem zweiten Bereich (R2) so gebildet ist, dass er den halbisolierenden Film (17) bedeckt; und einem Flußblockabschnitt (20, 14c), der in einem dritten Bereich (R3) an der ersten Hauptoberfläche gebildet ist, der an einer Seite weiter außen als der zweite Bereich (R2) angeordnet ist, zum Verhindern des Herausflusses eines Materials, das den dielektrischen Film (18) darstellt, bei der der Flußblockabschnitt (20, 14c) einen gestuften Abschnitt (20) einer vorbestimmten Höhe (L2) enthält und bei der der Flußblockabschnitt (20, 14c) eine Rille (25) bildet, die zwischen dem gestuften Abschnitt (20) und dem zweiten Bereich (R2) auf der Innenseite des gestuften Abschnittes angeordnet ist und die erste Hauptoberfläche erreicht.
  2. Halbleitervorrichtung nach Anspruch 1, bei der der dielektrische Film (18) eine Dicke von mindestens 30 μm aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der der Flußblockabschnitt (20, 14c) einen ersten gestuften Abschnitt (14c) enthält, der aus einer gleichen Schicht wie die erste Elektrode (14a) gebildet ist und der den gestuften Abschnitt (20) darstellt.
  4. Halbleitervorrichtung nach Anspruch 3, bei der der Flußblockabschnitt (20, 25) einen zweiten gestuften Abschnitt (17b) enthält, der weiter auf dem ersten gestuften Abschnitt (14c) angeordnet ist und der aus einer gleichen Schicht wie der halbisolierende Film (17) gebildet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, die so ausgelegt ist, dass die Beziehung: W ≥ (L1 + L2)/2·(L1/L2) erfüllt ist, worin L1 eine Dicke des dielektrischen Films (18) ist, L2 die Höhe des ersten gestuften Abschnitts (14c) ist und W eine Breite der Rille (25) ist.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9990674B1 (en) 2007-12-14 2018-06-05 Consumerinfo.Com, Inc. Card registry systems and methods
US8312033B1 (en) 2008-06-26 2012-11-13 Experian Marketing Solutions, Inc. Systems and methods for providing an integrated identifier
US8060424B2 (en) 2008-11-05 2011-11-15 Consumerinfo.Com, Inc. On-line method and system for monitoring and reporting unused available credit
WO2011027523A1 (ja) * 2009-09-03 2011-03-10 パナソニック株式会社 半導体装置およびその製造方法
GB2496067B (en) * 2010-06-17 2014-12-24 Abb Technology Ag Power semiconductor device
JP2012004466A (ja) * 2010-06-21 2012-01-05 Hitachi Ltd 半導体装置
JP5708124B2 (ja) * 2011-03-25 2015-04-30 三菱電機株式会社 半導体装置
US9483606B1 (en) 2011-07-08 2016-11-01 Consumerinfo.Com, Inc. Lifescore
US9106691B1 (en) 2011-09-16 2015-08-11 Consumerinfo.Com, Inc. Systems and methods of identity protection and management
US8738516B1 (en) 2011-10-13 2014-05-27 Consumerinfo.Com, Inc. Debt services candidate locator
JP5600698B2 (ja) * 2012-03-14 2014-10-01 株式会社 日立パワーデバイス ＳｉＣ素子搭載パワー半導体モジュール
US9853959B1 (en) 2012-05-07 2017-12-26 Consumerinfo.Com, Inc. Storage and maintenance of personal data
US9654541B1 (en) 2012-11-12 2017-05-16 Consumerinfo.Com, Inc. Aggregating user web browsing data
US9916621B1 (en) 2012-11-30 2018-03-13 Consumerinfo.Com, Inc. Presentation of credit score factors
CN104995736B (zh) * 2013-02-15 2018-03-30 丰田自动车株式会社 半导体装置及其制造方法
US8836090B1 (en) * 2013-03-01 2014-09-16 Ixys Corporation Fast recovery switching diode with carrier storage area
US9406085B1 (en) 2013-03-14 2016-08-02 Consumerinfo.Com, Inc. System and methods for credit dispute processing, resolution, and reporting
US10102570B1 (en) 2013-03-14 2018-10-16 Consumerinfo.Com, Inc. Account vulnerability alerts
US10685398B1 (en) 2013-04-23 2020-06-16 Consumerinfo.Com, Inc. Presenting credit score information
CN104253151B (zh) 2013-06-27 2017-06-27 无锡华润上华半导体有限公司 场截止型反向导通绝缘栅双极型晶体管及其制造方法
CN104332403A (zh) * 2013-07-22 2015-02-04 无锡华润上华半导体有限公司 半导体功率器件及其制造方法
US10325314B1 (en) 2013-11-15 2019-06-18 Consumerinfo.Com, Inc. Payment reporting systems
US9477737B1 (en) 2013-11-20 2016-10-25 Consumerinfo.Com, Inc. Systems and user interfaces for dynamic access of multiple remote databases and synchronization of data based on user rules
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9892457B1 (en) 2014-04-16 2018-02-13 Consumerinfo.Com, Inc. Providing credit data in search results
US10361266B2 (en) * 2014-06-09 2019-07-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
WO2016166808A1 (ja) * 2015-04-14 2016-10-20 三菱電機株式会社 半導体装置
JP6627359B2 (ja) * 2015-09-17 2020-01-08 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6575398B2 (ja) 2016-03-01 2019-09-18 三菱電機株式会社 半導体装置
JP6834156B2 (ja) 2016-03-16 2021-02-24 富士電機株式会社 半導体装置および製造方法
DE112017002564B4 (de) * 2016-05-17 2021-12-16 Mitsubishi Electric Corporation Halbleitervorrichtung und zugehöriges herstellungsverfahren
CN110178202B (zh) * 2017-01-13 2023-10-27 三菱电机株式会社 半导体装置及其制造方法
US10332817B1 (en) 2017-12-01 2019-06-25 Cree, Inc. Semiconductor die with improved ruggedness
DE102019100130B4 (de) * 2018-04-10 2021-11-04 Infineon Technologies Ag Ein halbleiterbauelement und ein verfahren zum bilden eines halbleiterbauelements
US10880313B2 (en) 2018-09-05 2020-12-29 Consumerinfo.Com, Inc. Database platform for realtime updating of user data from third party sources
US11315179B1 (en) 2018-11-16 2022-04-26 Consumerinfo.Com, Inc. Methods and apparatuses for customized card recommendations
US11238656B1 (en) 2019-02-22 2022-02-01 Consumerinfo.Com, Inc. System and method for an augmented reality experience via an artificial intelligence bot
US11941065B1 (en) 2019-09-13 2024-03-26 Experian Information Solutions, Inc. Single identifier platform for storing entity data
US11600724B2 (en) * 2020-09-24 2023-03-07 Wolfspeed, Inc. Edge termination structures for semiconductor devices
JP2021007182A (ja) * 2020-10-19 2021-01-21 三菱電機株式会社 半導体装置及びその製造方法
JP7541898B2 (ja) 2020-11-04 2024-08-29 ルネサスエレクトロニクス株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5936932A (ja) * 1983-05-25 1984-02-29 Hitachi Ltd 半導体集積回路
EP0115093A2 (de) * 1982-12-03 1984-08-08 Philips Electronics Uk Limited Halbleiteranordnungen mit erhöhter Durchbruchspannung

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51128269A (en) * 1975-04-30 1976-11-09 Sony Corp Semiconductor unit
JPS60102770A (ja) * 1983-11-09 1985-06-06 Toshiba Corp 半導体装置
DE58908152D1 (de) * 1989-05-31 1994-09-08 Siemens Ag Halbleiterbauelement mit Passivierungsschicht.
JP2975614B2 (ja) 1989-09-29 1999-11-10 富士電機株式会社 プレーナ型半導体装置
JP2870553B2 (ja) 1990-11-08 1999-03-17 富士電機株式会社 高耐圧半導体装置
US5374843A (en) * 1991-05-06 1994-12-20 Silinconix, Inc. Lightly-doped drain MOSFET with improved breakdown characteristics
JP2812093B2 (ja) 1992-09-17 1998-10-15 株式会社日立製作所 プレーナ接合を有する半導体装置
JP3275536B2 (ja) * 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
JP2002522904A (ja) * 1998-08-05 2002-07-23 インフィネオン テクノロジース アクチエンゲゼルシャフト 高電圧モジュール用の基板
JP3545633B2 (ja) * 1999-03-11 2004-07-21 株式会社東芝 高耐圧型半導体装置及びその製造方法
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
JP2004349383A (ja) * 2003-05-21 2004-12-09 Toshiba Corp 高耐圧半導体装置
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
US7820473B2 (en) * 2005-03-21 2010-10-26 Semiconductor Components Industries, Llc Schottky diode and method of manufacture
EP1722423B1 (de) * 2005-05-12 2016-07-06 Ixys Corporation Stabile Dioden für Niedrig- und Hochfrequenzanwendungen
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
JP2007201247A (ja) * 2006-01-27 2007-08-09 Mitsubishi Electric Corp 高耐圧半導体装置
DE102006013077A1 (de) * 2006-03-22 2007-09-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterbauelement mit Sekundärpassivierungsschicht und zugehöriges Herstellungsverfahren

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0115093A2 (de) * 1982-12-03 1984-08-08 Philips Electronics Uk Limited Halbleiteranordnungen mit erhöhter Durchbruchspannung
JPS5936932A (ja) * 1983-05-25 1984-02-29 Hitachi Ltd 半導体集積回路

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