JP2870553B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高耐圧化のためにガー
ドリング構造を有する高耐圧半導体装置に関する。
ドリング構造を有する高耐圧半導体装置に関する。
【０００２】
【従来の技術】半導体装置を高耐圧化させるためには、
基板の比抵抗を高くし、空乏層を基板内部へ伸ばしやす
くすると共に、半導体装置チップ表面のパターンや、拡
散層等を工夫することによって、基板表面の空乏層を横
方向へも伸びやすくし、電界強度を低くする必要があ
る。特に、高耐圧になる程、チップ外周部のガードリン
グ構造が重要となり、Ｐ+ 拡散リングを増やしたり、フ
ィールドプレートを長くすることにより、空乏層を伸び
やすくするように工夫している。図２はそのような高耐
圧半導体装置の一例のたて型ＭＯＳＦＥＴの一部分を示
し、Ｎ型シリコン基板１にＰ型拡散層２が形成され、基
板１にはドレイン電極３が、Ｐ層２にはソース電極４が
接触している。Ｐ層２を囲んでＰ層と同時に拡散によっ
て形成されたＰ型ガードリング領域５が二段に設けら
れ、基板１の縁部にはＮ+ チャネルストッパ領域６が形
成されている。ガードリング領域５およびチャネルスト
ッパ領域６にはAl配線７が接触し、ソース電極４とAl配
線７との間，Al配線７相互間およびAl配線７からチャネ
ルストッパ領域に向けてSiＯ2 からなるフィールドプレ
ート層８が基板１を覆っている。そしてAl配線７および
フィールドプレート層８の上を安定化のためのパッシベ
ーション膜９が覆っており、さらに外からの湿気の侵入
を防ぐために基板１側面を含めて表面保護材10が覆って
いる。
基板の比抵抗を高くし、空乏層を基板内部へ伸ばしやす
くすると共に、半導体装置チップ表面のパターンや、拡
散層等を工夫することによって、基板表面の空乏層を横
方向へも伸びやすくし、電界強度を低くする必要があ
る。特に、高耐圧になる程、チップ外周部のガードリン
グ構造が重要となり、Ｐ+ 拡散リングを増やしたり、フ
ィールドプレートを長くすることにより、空乏層を伸び
やすくするように工夫している。図２はそのような高耐
圧半導体装置の一例のたて型ＭＯＳＦＥＴの一部分を示
し、Ｎ型シリコン基板１にＰ型拡散層２が形成され、基
板１にはドレイン電極３が、Ｐ層２にはソース電極４が
接触している。Ｐ層２を囲んでＰ層と同時に拡散によっ
て形成されたＰ型ガードリング領域５が二段に設けら
れ、基板１の縁部にはＮ+ チャネルストッパ領域６が形
成されている。ガードリング領域５およびチャネルスト
ッパ領域６にはAl配線７が接触し、ソース電極４とAl配
線７との間，Al配線７相互間およびAl配線７からチャネ
ルストッパ領域に向けてSiＯ2 からなるフィールドプレ
ート層８が基板１を覆っている。そしてAl配線７および
フィールドプレート層８の上を安定化のためのパッシベ
ーション膜９が覆っており、さらに外からの湿気の侵入
を防ぐために基板１側面を含めて表面保護材10が覆って
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに高耐圧化のための工夫を施した半導体チップを用い
て半導体装置に組立てたのち、耐圧を測定すると、チッ
プの状態よりも値が低下してしまう。特に、高耐圧にな
る程この差が大きい。これは、組立て時にチップ表面に
塗布し、湿気等から保護するゲルやＪＣＲと呼ばれる表
面保護材の電荷がチップ表面に電荷を誘起するためで、
特に、ガードリング部のフィールドプレート上に誘起し
た電荷がチップ表面にまで影響し、空乏層の伸びを止め
てしまう結果耐圧を低下させてしまう。
うに高耐圧化のための工夫を施した半導体チップを用い
て半導体装置に組立てたのち、耐圧を測定すると、チッ
プの状態よりも値が低下してしまう。特に、高耐圧にな
る程この差が大きい。これは、組立て時にチップ表面に
塗布し、湿気等から保護するゲルやＪＣＲと呼ばれる表
面保護材の電荷がチップ表面に電荷を誘起するためで、
特に、ガードリング部のフィールドプレート上に誘起し
た電荷がチップ表面にまで影響し、空乏層の伸びを止め
てしまう結果耐圧を低下させてしまう。
【０００４】これを図２において説明すると、ドレイン
電極３に正、ソース電極４に負のＮ型基板１とＰ層２の
間の接合に対する逆電圧を印加していくと、空乏層が発
生する。図には点線でＮ型基板中への空乏層11の伸びを
示す。ドレイン電極３とソース電極４の間の電圧を上げ
るにつれ、空乏層11はガードリング５の効果によって横
方向へ伸びやすく、耐圧も順調に上がっていく。しかし
表面保護材10の中の電荷がパッシベーション膜９, フィ
ールドプレート層８の下の基板１の表面に影響を及ぼ
し、空乏層11の広がりを一点鎖線12で示すように湾曲さ
せてしまう。電圧が上がるに従いこの湾曲が強くなり、
やがてここでブレークダウンしてしまう。このため耐圧
が低下するという問題が発生する。
電極３に正、ソース電極４に負のＮ型基板１とＰ層２の
間の接合に対する逆電圧を印加していくと、空乏層が発
生する。図には点線でＮ型基板中への空乏層11の伸びを
示す。ドレイン電極３とソース電極４の間の電圧を上げ
るにつれ、空乏層11はガードリング５の効果によって横
方向へ伸びやすく、耐圧も順調に上がっていく。しかし
表面保護材10の中の電荷がパッシベーション膜９, フィ
ールドプレート層８の下の基板１の表面に影響を及ぼ
し、空乏層11の広がりを一点鎖線12で示すように湾曲さ
せてしまう。電圧が上がるに従いこの湾曲が強くなり、
やがてここでブレークダウンしてしまう。このため耐圧
が低下するという問題が発生する。
【０００５】これを補償するためには、チップ段階で低
下分だけ耐圧を上げておく必要がある。先に述べたよう
に、耐圧を上げるにはガードリング幅を広げることや、
基板の比抵抗を上げる必要があるが、ガードリング幅を
広げるとチップ寸法が大きくなり、コストが上がってし
まう。また、基板の比抵抗を上げると、装置の抵抗分が
増加してしまう問題があった。さらに、基板の比抵抗を
上げると、表面保護材の電荷の影響も受けやすくなると
いう逆効果が生じる。
下分だけ耐圧を上げておく必要がある。先に述べたよう
に、耐圧を上げるにはガードリング幅を広げることや、
基板の比抵抗を上げる必要があるが、ガードリング幅を
広げるとチップ寸法が大きくなり、コストが上がってし
まう。また、基板の比抵抗を上げると、装置の抵抗分が
増加してしまう問題があった。さらに、基板の比抵抗を
上げると、表面保護材の電荷の影響も受けやすくなると
いう逆効果が生じる。
【０００６】さらにまた、その他の問題として、半導体
チップを収容する容器あるいは表面保護材からの応力に
よってチップ自体やその表面のパッシベーション膜に亀
裂が発生してしまうことによる信頼性の劣化がある。こ
のために特に低温生成SiＯ2あるいはＰＳＧのような絶
縁層を応力の緩和に用いる必要があった。
チップを収容する容器あるいは表面保護材からの応力に
よってチップ自体やその表面のパッシベーション膜に亀
裂が発生してしまうことによる信頼性の劣化がある。こ
のために特に低温生成SiＯ2あるいはＰＳＧのような絶
縁層を応力の緩和に用いる必要があった。
【０００７】本発明の目的は、上述の問題を解決して空
乏層の広がりの湾曲による耐圧の低下を防止して基板の
比抵抗を上げたりガードリング幅を広げる必要のない、
あるいはさらに亀裂発生の問題も解決した高耐圧半導体
装置を提供することにある。
乏層の広がりの湾曲による耐圧の低下を防止して基板の
比抵抗を上げたりガードリング幅を広げる必要のない、
あるいはさらに亀裂発生の問題も解決した高耐圧半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、半導体基板の両主面に主電極を備え、
一面の主電極に接触する領域より他面の主電極と同電位
になる縁部側への基板の表面部に前記領域と同一導電型
のガードリング領域が選択的に形成され、前記主電極の
接触する領域およびガードリング領域表面に接触し、基
板表面上を前記縁部側に延びる酸化膜よりなるフィール
ドプレートが設けられる高耐圧半導体装置において、フ
ィールドプレートがプラズマＣＶＤ法で形成されたシー
ト抵抗108 〜1011Ω／□の窒化シリコン膜で覆われるも
のとする。また、その窒化シリコン膜の上に応力吸収可
能な絶縁膜が積層されることが有効である。
めに、本発明は、半導体基板の両主面に主電極を備え、
一面の主電極に接触する領域より他面の主電極と同電位
になる縁部側への基板の表面部に前記領域と同一導電型
のガードリング領域が選択的に形成され、前記主電極の
接触する領域およびガードリング領域表面に接触し、基
板表面上を前記縁部側に延びる酸化膜よりなるフィール
ドプレートが設けられる高耐圧半導体装置において、フ
ィールドプレートがプラズマＣＶＤ法で形成されたシー
ト抵抗108 〜1011Ω／□の窒化シリコン膜で覆われるも
のとする。また、その窒化シリコン膜の上に応力吸収可
能な絶縁膜が積層されることが有効である。
【０００９】
【作用】フィールドプレートの上を窒化シリコン膜で覆
うことにより、表面保護材などの電荷を窒化シリコン膜
を通じて主電極へ逃がすことができるので、空乏層は順
調にフィールドプレートの下を広がり、耐圧を向上させ
ることができる。ただし窒化シリコン膜の抵抗が低すぎ
た場合、他面の主電極と同電位になる基板縁部から窒化
シリコン膜を通じて一面の主電極へ流れるもれ電流が大
きくなり、損失が大きくなると共に窒化シリコン膜を抵
抗体とする発熱が起こり、半導体基板が破壊するおそれ
がある。シート抵抗108 〜1011Ω／□はそれらの条件か
らきまる適切な範囲である。しかし、窒化シリコン膜
は、応力緩和に対して不向きな場合もあるが、その上に
応力吸収可能な絶縁膜を積層すると、表面保護材あるい
は容器などの上部部材から加わる応力によって窒化シリ
コン膜に亀裂が入るのを防ぐことができる。たとえ、導
電層に亀裂が入ったとしても、絶縁膜により外部からの
汚染が阻止される。また、窒化シリコン膜や絶縁膜にピ
ンホールなどの欠陥が生じても、窒化シリコン膜と絶縁
膜との欠陥が同位置に重なることがないので、外部から
の湿気等の侵入に対して効果がある。
うことにより、表面保護材などの電荷を窒化シリコン膜
を通じて主電極へ逃がすことができるので、空乏層は順
調にフィールドプレートの下を広がり、耐圧を向上させ
ることができる。ただし窒化シリコン膜の抵抗が低すぎ
た場合、他面の主電極と同電位になる基板縁部から窒化
シリコン膜を通じて一面の主電極へ流れるもれ電流が大
きくなり、損失が大きくなると共に窒化シリコン膜を抵
抗体とする発熱が起こり、半導体基板が破壊するおそれ
がある。シート抵抗108 〜1011Ω／□はそれらの条件か
らきまる適切な範囲である。しかし、窒化シリコン膜
は、応力緩和に対して不向きな場合もあるが、その上に
応力吸収可能な絶縁膜を積層すると、表面保護材あるい
は容器などの上部部材から加わる応力によって窒化シリ
コン膜に亀裂が入るのを防ぐことができる。たとえ、導
電層に亀裂が入ったとしても、絶縁膜により外部からの
汚染が阻止される。また、窒化シリコン膜や絶縁膜にピ
ンホールなどの欠陥が生じても、窒化シリコン膜と絶縁
膜との欠陥が同位置に重なることがないので、外部から
の湿気等の侵入に対して効果がある。
【００１０】
【実施例】図１は本発明の一実施例のたて型ＭＯＳＦＥ
Ｔを示し、図２と共通の部分には同一の符号が付されて
いる。半導体素体は図２と同様であるが、Al配線７およ
びフィールドプレート層８の上をプラズマＣＶＤによる
Ｐ−SiＮからなる厚さ1000Åの低抵抗膜21が覆ってい
る。さらに、低抵抗膜21の上には低温生成SiＯ2 あるい
はＰＳＧよりなる絶縁膜22が覆っている。このような表
面構造をもつ半導体素体は樹脂製の容器23の中に収容さ
れ、空間には、例えば接合被覆樹脂 (ＪＣＲ)のような
表面保護材10が充填されている。低抵抗膜21の材料のＰ
−SiＮは、反応ガスのSiＨ4とＮＨ3 の混合比を変える
ことにより比抵抗を調整することができる。SiＨ4の比
率を上げると組成SiｘＮｙのｘが大きくなって低抵抗化
し、ＮＨ3 の比率を上げるとSiｘＮｙのｙが大きくなっ
て高抵抗もしくは絶縁性となる。図３は種々のシート抵
抗の低抵抗膜21を備えた約1300Ｖ耐圧を目標としたＭＯ
ＳＦＥＴの逆耐圧およびドレイン・ソース電極３, ４間
のもれ電流を示す。1010Ω／□以上のシート抵抗になる
と表面保護材10の電荷の影響を受けて耐圧が目標の1300
Ｖから低下してしまい、109 Ω／□以下のシート抵抗で
はもれ電流が上昇してしまう。従って、この範囲に入る
ように膜質, 膜厚を制御するのが望ましいが、シート抵
抗108 〜1011Ω／□の範囲であれば成膜が容易であり、
実用的な特性が得られる。そして、低抵抗膜21は絶縁膜
22と共にパッシベーショ膜として働く。
Ｔを示し、図２と共通の部分には同一の符号が付されて
いる。半導体素体は図２と同様であるが、Al配線７およ
びフィールドプレート層８の上をプラズマＣＶＤによる
Ｐ−SiＮからなる厚さ1000Åの低抵抗膜21が覆ってい
る。さらに、低抵抗膜21の上には低温生成SiＯ2 あるい
はＰＳＧよりなる絶縁膜22が覆っている。このような表
面構造をもつ半導体素体は樹脂製の容器23の中に収容さ
れ、空間には、例えば接合被覆樹脂 (ＪＣＲ)のような
表面保護材10が充填されている。低抵抗膜21の材料のＰ
−SiＮは、反応ガスのSiＨ4とＮＨ3 の混合比を変える
ことにより比抵抗を調整することができる。SiＨ4の比
率を上げると組成SiｘＮｙのｘが大きくなって低抵抗化
し、ＮＨ3 の比率を上げるとSiｘＮｙのｙが大きくなっ
て高抵抗もしくは絶縁性となる。図３は種々のシート抵
抗の低抵抗膜21を備えた約1300Ｖ耐圧を目標としたＭＯ
ＳＦＥＴの逆耐圧およびドレイン・ソース電極３, ４間
のもれ電流を示す。1010Ω／□以上のシート抵抗になる
と表面保護材10の電荷の影響を受けて耐圧が目標の1300
Ｖから低下してしまい、109 Ω／□以下のシート抵抗で
はもれ電流が上昇してしまう。従って、この範囲に入る
ように膜質, 膜厚を制御するのが望ましいが、シート抵
抗108 〜1011Ω／□の範囲であれば成膜が容易であり、
実用的な特性が得られる。そして、低抵抗膜21は絶縁膜
22と共にパッシベーショ膜として働く。
【００１１】低抵抗膜21としては、シリコンを蒸着法,
スパッタ法あるいはプラズマＣＶＤ法により堆積し、多
結晶ないし非晶質の膜にし、結晶状態や添加不純物の量
により比抵抗を調整した膜を用いることもできる。しか
し、蒸着法で成膜した場合は加熱時の内部応力でシリコ
ン膜が割れる場合がある。また、シリコンの多結晶ない
し非晶質の膜は成膜時にダンリングボンドができやす
く、該ダングリングボンドに水素が結合し、この水素が
結合した部分が水分の影響を受けやすく、該部分で漏れ
電流が生じやすい。これに対して、プラズマＣＶＤ法で
形成した窒化シリコン膜は安定して形成され、カバレー
ジがよく、パッシベーション効果が高い。シート抵抗を
108 〜1011Ω／□にすることによって空乏層は図１に線
13で示すように広がり、設計通りの耐圧をもった高耐圧
半導体装置を得ることができた。
スパッタ法あるいはプラズマＣＶＤ法により堆積し、多
結晶ないし非晶質の膜にし、結晶状態や添加不純物の量
により比抵抗を調整した膜を用いることもできる。しか
し、蒸着法で成膜した場合は加熱時の内部応力でシリコ
ン膜が割れる場合がある。また、シリコンの多結晶ない
し非晶質の膜は成膜時にダンリングボンドができやす
く、該ダングリングボンドに水素が結合し、この水素が
結合した部分が水分の影響を受けやすく、該部分で漏れ
電流が生じやすい。これに対して、プラズマＣＶＤ法で
形成した窒化シリコン膜は安定して形成され、カバレー
ジがよく、パッシベーション効果が高い。シート抵抗を
108 〜1011Ω／□にすることによって空乏層は図１に線
13で示すように広がり、設計通りの耐圧をもった高耐圧
半導体装置を得ることができた。
【００１２】絶縁膜22としては、低抵抗膜21よりも軟ら
かく、表面保護材10あるいは容器23からの応力緩和に役
立つと共に、外部から侵入する湿気に対して有効な耐湿
性の高い材料、例えば低温生成SiＯ2 やＰＳＧなどを用
いる。しかし、絶縁膜22を用いないでプラズマＣＶＤ法
によるＰ−SiＮ生成の際のＮＨ3 の比率を上げて高抵抗
にして前記のシート抵抗を持つように低抵抗膜21の膜厚
を例えば8000Åに厚くし、応力を十分に吸収できるよう
にしてもよい。膜厚を十分に厚くすることによって基板
表面のAl配線７のエッチングテーパのように段差のきつ
い部分をカバーできる低抵抗膜21を形成することが可能
になる。
かく、表面保護材10あるいは容器23からの応力緩和に役
立つと共に、外部から侵入する湿気に対して有効な耐湿
性の高い材料、例えば低温生成SiＯ2 やＰＳＧなどを用
いる。しかし、絶縁膜22を用いないでプラズマＣＶＤ法
によるＰ−SiＮ生成の際のＮＨ3 の比率を上げて高抵抗
にして前記のシート抵抗を持つように低抵抗膜21の膜厚
を例えば8000Åに厚くし、応力を十分に吸収できるよう
にしてもよい。膜厚を十分に厚くすることによって基板
表面のAl配線７のエッチングテーパのように段差のきつ
い部分をカバーできる低抵抗膜21を形成することが可能
になる。
【００１３】絶縁膜22を形成する場合は、図示のように
ゲート24に接触するゲート電極25とソース電極４の間の
Ａ部の低抵抗膜21をフォトエッチングで除き、絶縁膜22
を介在させることによってゲート・ソース間を保護する
こともできる。しかし、Ａ部に低抵抗膜21を残しておけ
ば、ゲート酸化膜26の保護回路として使用することもで
きる。すなわち、人体等に誘起している静電気がゲート
電極に流れこみ、ゲート酸化膜26を破壊してしまうこと
があるが、低抵抗膜を配する事によって、ゲート24に入
った静電気をソース電極４に逃がすことも可能になる。
ゲート24に接触するゲート電極25とソース電極４の間の
Ａ部の低抵抗膜21をフォトエッチングで除き、絶縁膜22
を介在させることによってゲート・ソース間を保護する
こともできる。しかし、Ａ部に低抵抗膜21を残しておけ
ば、ゲート酸化膜26の保護回路として使用することもで
きる。すなわち、人体等に誘起している静電気がゲート
電極に流れこみ、ゲート酸化膜26を破壊してしまうこと
があるが、低抵抗膜を配する事によって、ゲート24に入
った静電気をソース電極４に逃がすことも可能になる。
【００１４】
【発明の効果】本発明によれば、酸化シリコンからなる
フィールドプレート層の上にプラズマＣＶＤ法で形成さ
れたシート抵抗108 〜1011Ω／□の窒化シリコン膜を形
成することにより、空乏層の半導体基板面に平行方向へ
の広がりに対する窒化シリコン膜上の表面保護材中など
の電荷の影響を防止することができ、基板の比抵抗を特
に高めることなしに半導体装置の高耐圧化が可能となっ
た。更に窒化シリコン膜であるため、カバレージがよ
く、パッシベーション効果が高い。そして、窒化シリコ
ン膜にその上の部材から加わる応力により亀裂の生ずる
のは、窒化シリコン膜上に応力吸収可能の絶縁膜を積層
することにより防止することができた。
フィールドプレート層の上にプラズマＣＶＤ法で形成さ
れたシート抵抗108 〜1011Ω／□の窒化シリコン膜を形
成することにより、空乏層の半導体基板面に平行方向へ
の広がりに対する窒化シリコン膜上の表面保護材中など
の電荷の影響を防止することができ、基板の比抵抗を特
に高めることなしに半導体装置の高耐圧化が可能となっ
た。更に窒化シリコン膜であるため、カバレージがよ
く、パッシベーション効果が高い。そして、窒化シリコ
ン膜にその上の部材から加わる応力により亀裂の生ずる
のは、窒化シリコン膜上に応力吸収可能の絶縁膜を積層
することにより防止することができた。
【図１】本発明の一実施例のたて型ＭＯＳＦＥＴの要部
断面図
断面図
【図２】従来のたて型ＭＯＳＦＥＴの要部断面図
【図３】本発明による低抵抗膜のシート抵抗とたて型Ｍ
ＯＳＦＥＴの特性との関係線図
ＯＳＦＥＴの特性との関係線図
１ Ｎ型シリコン基板 ２ Ｐ層 ３ ドレイン電極 ４ ソース電極 ５ ｐ+ ガードリング領域 ７ 配線 ８ フィールドプレート層 １０ 表面保護材 ２１ 低抵抗膜 ２２ 絶縁膜 ２４ ゲート
Claims (2)
- 【請求項１】半導体基板の両主面に主電極を備え、一面
の主電極に接触する領域より他面の主電極と同電位にな
る縁部側への基板の表面部に前記領域と同一導電型のガ
ードリング領域が選択的に形成され、前記主電極の接触
する領域およびガードリング領域表面に接触し、基板表
面上を前記縁部側に延びる酸化膜よりなるフィールドプ
レートが設けられるものにおいて、該フィールドプレー
トがプラズマＣＶＤ法で形成されたシート抵抗108 〜10
11Ω／□の窒化シリコン膜で覆われたことを特徴とする
高耐圧半導体装置。 - 【請求項２】請求項１記載の装置において、窒化シリコ
ン膜の上に応力吸収可能の絶縁膜が積層された高耐圧半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1813091A JP2870553B2 (ja) | 1990-11-08 | 1991-02-12 | 高耐圧半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30322890 | 1990-11-08 | ||
| JP2-303228 | 1990-11-08 | ||
| JP1813091A JP2870553B2 (ja) | 1990-11-08 | 1991-02-12 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212468A JPH04212468A (ja) | 1992-08-04 |
| JP2870553B2 true JP2870553B2 (ja) | 1999-03-17 |
Family
ID=26354753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1813091A Expired - Lifetime JP2870553B2 (ja) | 1990-11-08 | 1991-02-12 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870553B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003762A (ja) * | 2008-06-18 | 2010-01-07 | Mitsubishi Electric Corp | 高耐圧半導体装置 |
| CN101740567B (zh) * | 2008-11-13 | 2012-06-20 | 三菱电机株式会社 | 半导体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3275536B2 (ja) | 1994-05-31 | 2002-04-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2004079988A (ja) * | 2002-06-19 | 2004-03-11 | Toshiba Corp | 半導体装置 |
| JP4627399B2 (ja) * | 2003-07-30 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 縦型電界効果トランジスタ及びその製造方法 |
| JP5477681B2 (ja) | 2008-07-29 | 2014-04-23 | 三菱電機株式会社 | 半導体装置 |
| JP5195186B2 (ja) | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2012004428A (ja) * | 2010-06-18 | 2012-01-05 | Mitsubishi Electric Corp | パワー半導体素子 |
| US8937319B2 (en) * | 2011-03-07 | 2015-01-20 | Shindengen Electric Manufacturing Co., Ltd. | Schottky barrier diode |
| JP6519455B2 (ja) * | 2015-11-26 | 2019-05-29 | 三菱電機株式会社 | 半導体装置 |
| JP6809324B2 (ja) * | 2017-03-22 | 2021-01-06 | 豊田合成株式会社 | 半導体装置 |
| CN106992207A (zh) * | 2017-05-02 | 2017-07-28 | 株洲中车时代电气股份有限公司 | 一种功率半导体器件终端结构及功率半导体器件 |
| US10332817B1 (en) | 2017-12-01 | 2019-06-25 | Cree, Inc. | Semiconductor die with improved ruggedness |
| US20220139794A1 (en) * | 2019-04-09 | 2022-05-05 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor module |
| JP7345354B2 (ja) * | 2019-10-25 | 2023-09-15 | 三菱電機株式会社 | 半導体装置 |
| CN116504723A (zh) * | 2023-06-27 | 2023-07-28 | 清华大学 | 一种耐压终端结构、钝化方法及功率半导体器件 |
-
1991
- 1991-02-12 JP JP1813091A patent/JP2870553B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003762A (ja) * | 2008-06-18 | 2010-01-07 | Mitsubishi Electric Corp | 高耐圧半導体装置 |
| CN101740567B (zh) * | 2008-11-13 | 2012-06-20 | 三菱电机株式会社 | 半导体装置 |
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| Publication number | Publication date |
|---|---|
| JPH04212468A (ja) | 1992-08-04 |
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