JP2551162B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JP2551162B2 JP2551162B2 JP1215646A JP21564689A JP2551162B2 JP 2551162 B2 JP2551162 B2 JP 2551162B2 JP 1215646 A JP1215646 A JP 1215646A JP 21564689 A JP21564689 A JP 21564689A JP 2551162 B2 JP2551162 B2 JP 2551162B2
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- Japan
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- gate
- conductivity type
- electrode
- region
- semiconductor device
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の一面側においてソース電極に
接触されるソース層と、ソース層に隣接する領域の表面
上にゲート絶縁膜を介してゲート電極を有するような絶
縁ゲート型半導体装置に関する。
接触されるソース層と、ソース層に隣接する領域の表面
上にゲート絶縁膜を介してゲート電極を有するような絶
縁ゲート型半導体装置に関する。
従来、絶縁ゲートを有する半導体装置、例えばたて型
MOSFET（以下MOSFETと記す）あるいは絶縁ゲート型バイ
ポーラトランジスタ（以下IGBTと記す）等においては、
それらの絶縁ゲート電極下にあるゲート酸化膜を、ゲー
ト電極にかかる静電気あるいはゲート電源からのノイズ
のような瞬時過電圧から保護するために次のような方策
がとられていた。すなわち、ゲート電極とソース電極の
間に、組立ての段階でツエナダイオードなどを含む保護
回路を接続したり、あるいは半導体装置の製造段階でMO
SFETやIGBT素子と同一基板に保護回路を集積したり、さ
らには、基板上に堆積される多結晶シリコン層などにツ
エナダイオードや抵抗体等を含む保護回路を形成したり
する方法である。
MOSFET（以下MOSFETと記す）あるいは絶縁ゲート型バイ
ポーラトランジスタ（以下IGBTと記す）等においては、
それらの絶縁ゲート電極下にあるゲート酸化膜を、ゲー
ト電極にかかる静電気あるいはゲート電源からのノイズ
のような瞬時過電圧から保護するために次のような方策
がとられていた。すなわち、ゲート電極とソース電極の
間に、組立ての段階でツエナダイオードなどを含む保護
回路を接続したり、あるいは半導体装置の製造段階でMO
SFETやIGBT素子と同一基板に保護回路を集積したり、さ
らには、基板上に堆積される多結晶シリコン層などにツ
エナダイオードや抵抗体等を含む保護回路を形成したり
する方法である。
組立ての段階で、例えばツエナダイオードを含む保護
回路を接続する場合は、ツエナダイオード製作の工数お
よびそれを接続する工数が必要であり、また絶縁ゲート
型素子とツエナダイオードなどを含む装置全体を大きく
しなければならず、結果的にはコストがかかる問題があ
る。
回路を接続する場合は、ツエナダイオード製作の工数お
よびそれを接続する工数が必要であり、また絶縁ゲート
型素子とツエナダイオードなどを含む装置全体を大きく
しなければならず、結果的にはコストがかかる問題があ
る。
同一半導体基板に保護回路を集積する場合は、ツエナ
ダイオードなどを基板内に作成するためにマスクが新た
に必要となり、製作工数もふえ、また保護回路集積のた
めに歩留まりが低下し、実際にはコストがかかってしま
う。さらに、基板に新しい領域を追加することにより寄
生効果が生じ、絶縁ゲート型素子の特性が影響される場
合もあり、これを阻止するために新たに分離技術を確立
しなければならない問題もある。
ダイオードなどを基板内に作成するためにマスクが新た
に必要となり、製作工数もふえ、また保護回路集積のた
めに歩留まりが低下し、実際にはコストがかかってしま
う。さらに、基板に新しい領域を追加することにより寄
生効果が生じ、絶縁ゲート型素子の特性が影響される場
合もあり、これを阻止するために新たに分離技術を確立
しなければならない問題もある。
基板上に堆積される多結晶シリコン層などに保護回路
の部品を形成する場合は、そのためのマスクの形成、ド
ーピング等の工数が必要であり、やはりコストがかかる
問題がある。
の部品を形成する場合は、そのためのマスクの形成、ド
ーピング等の工数が必要であり、やはりコストがかかる
問題がある。
本発明は、上記の問題を解決し、ゲート電極と半導体
基板の間に介在するゲート絶縁膜を瞬時過電圧による破
壊から保護することのできるゲート絶縁型半導体装置を
できるだけ低いコストで提供することにある。
基板の間に介在するゲート絶縁膜を瞬時過電圧による破
壊から保護することのできるゲート絶縁型半導体装置を
できるだけ低いコストで提供することにある。
上述の目的を達成するために、本発明は第一導電形の
半導体基板の一表面に選択的に形成される第二導電形の
領域と、該第二導電形の領域に選択的に形成される第一
導電形の領域と、第一導電形の半導体基板と第一導電形
の領域とに挟まれチャネル形成領域となる第二導電形の
領域上にゲート絶縁膜を介して形成されるゲートと、該
ゲートに接続されるゲート電極と、第一導電形の領域と
第二導電形の領域とに接続されるソース電極と、半導体
基板縁部の耐圧構造のための縁部電極とを備えるものに
おいて、前記ゲート電極、ソース電極及び縁部電極のい
ずれかの電極が隣接する間の間隔が所定の抵抗率を有す
る高抵抗の窒化シリコンからなる被覆膜により埋められ
たものとする。更に窒化シリコンからなる被覆膜がSiXN
10-Xからなり、SiXN10-XのＸが３ないし７であるとよ
い。
半導体基板の一表面に選択的に形成される第二導電形の
領域と、該第二導電形の領域に選択的に形成される第一
導電形の領域と、第一導電形の半導体基板と第一導電形
の領域とに挟まれチャネル形成領域となる第二導電形の
領域上にゲート絶縁膜を介して形成されるゲートと、該
ゲートに接続されるゲート電極と、第一導電形の領域と
第二導電形の領域とに接続されるソース電極と、半導体
基板縁部の耐圧構造のための縁部電極とを備えるものに
おいて、前記ゲート電極、ソース電極及び縁部電極のい
ずれかの電極が隣接する間の間隔が所定の抵抗率を有す
る高抵抗の窒化シリコンからなる被覆膜により埋められ
たものとする。更に窒化シリコンからなる被覆膜がSiXN
10-Xからなり、SiXN10-XのＸが３ないし７であるとよ
い。
ゲート電極に加わる静電気等の瞬時過電圧がゲート電
極から高抵抗の窒化シリコンからなる被覆膜を通じて半
導体基板内の他の領域に落ちるので、ゲート絶縁膜の破
壊を阻止することができる。
極から高抵抗の窒化シリコンからなる被覆膜を通じて半
導体基板内の他の領域に落ちるので、ゲート絶縁膜の破
壊を阻止することができる。
第１図は本発明の一実施例のMOSFETを示し、n++層11
およびn-層12からなるシリコン基板１のn-層12の表面部
にｐ層13がn-層12の露出部をはさんで設けられ、ｐ層13
の表面部にそれぞれ一対のn+ソース層14が形成されてい
る。ｐ層13のn+ソース層14とn-層12にはさまれた領域が
チャネル形成領域15であり、上にゲート酸化膜（SiO2）
２を介してゲート３が備えられる。各ゲート３は互いに
接続され、かつゲート電極４を介してゲート端子Ｇに接
続されている。このゲート電極４と絶縁層５で絶縁され
るソース電極６はAl蒸着膜よりなり、絶縁膜５の開口部
でｐ層13の中央に形成されたp+層16およびソース層14に
接触し、かつソース端子Ｓに接続されている。n++ドレ
イン層11には図示しないドレイン電極を介してドレイン
端子Ｄが接続されている。基板１の縁部に近接してn-層
12上に縁部電極７が設けられるが、この電極７は欠陥の
多い基板縁部を介してドレイン電極、すなわちドレイン
端子Ｄに接続され、それと同電位にある。この縁部電極
７とソース電極６の縁部は相互に近接する方向に延び、
縁部耐圧構造を形成している。さらに、上面を本発明に
より窒化シリコン膜９が被覆している。この窒化シリコ
ン膜はSiXN10-Xの組成を有し、ｘの値を変えることによ
り適当な抵抗率を制御される。これにより、ゲート電極
４とソース電極６の間に高抵抗体91が、あるいはソース
電極６と縁部電極７の間に高抵抗体92が接続されること
になる。
およびn-層12からなるシリコン基板１のn-層12の表面部
にｐ層13がn-層12の露出部をはさんで設けられ、ｐ層13
の表面部にそれぞれ一対のn+ソース層14が形成されてい
る。ｐ層13のn+ソース層14とn-層12にはさまれた領域が
チャネル形成領域15であり、上にゲート酸化膜（SiO2）
２を介してゲート３が備えられる。各ゲート３は互いに
接続され、かつゲート電極４を介してゲート端子Ｇに接
続されている。このゲート電極４と絶縁層５で絶縁され
るソース電極６はAl蒸着膜よりなり、絶縁膜５の開口部
でｐ層13の中央に形成されたp+層16およびソース層14に
接触し、かつソース端子Ｓに接続されている。n++ドレ
イン層11には図示しないドレイン電極を介してドレイン
端子Ｄが接続されている。基板１の縁部に近接してn-層
12上に縁部電極７が設けられるが、この電極７は欠陥の
多い基板縁部を介してドレイン電極、すなわちドレイン
端子Ｄに接続され、それと同電位にある。この縁部電極
７とソース電極６の縁部は相互に近接する方向に延び、
縁部耐圧構造を形成している。さらに、上面を本発明に
より窒化シリコン膜９が被覆している。この窒化シリコ
ン膜はSiXN10-Xの組成を有し、ｘの値を変えることによ
り適当な抵抗率を制御される。これにより、ゲート電極
４とソース電極６の間に高抵抗体91が、あるいはソース
電極６と縁部電極７の間に高抵抗体92が接続されること
になる。
今、ゲート端子Ｇあるいはゲート電極４に静電気等の
瞬時過電圧が加わったとすると、高抵抗体91により過電
圧をゲート電極４からソース電極６あるいはソース端子
Ｓへ、また高抵抗体91および高抵抗体92により縁部電極
７あるいはドレイン端子Ｄへ逃がすことができ、ゲート
酸化膜２の破壊を阻止することができる。
瞬時過電圧が加わったとすると、高抵抗体91により過電
圧をゲート電極４からソース電極６あるいはソース端子
Ｓへ、また高抵抗体91および高抵抗体92により縁部電極
７あるいはドレイン端子Ｄへ逃がすことができ、ゲート
酸化膜２の破壊を阻止することができる。
上述のように、窒化シリコン膜９の抵抗率は組成を変
えることによって制御できる。その結果静電破壊電圧お
よびゲート・ソース間あるいはソース・ドレイン間のリ
ーク電流は第２図に示すようにSiXN10-Xのｘの値により
変化する。従ってｘの値を３ないし７とすることによ
り、静電破壊電圧としてＡ以上、リーク電流としてＢ以
下の値が保証され、ゲート保護抵抗として役立つ。しか
し、高抵抗体91,92の抵抗の調整には、窒化シリコン膜
９の厚さ，長さを変えてもよい。
えることによって制御できる。その結果静電破壊電圧お
よびゲート・ソース間あるいはソース・ドレイン間のリ
ーク電流は第２図に示すようにSiXN10-Xのｘの値により
変化する。従ってｘの値を３ないし７とすることによ
り、静電破壊電圧としてＡ以上、リーク電流としてＢ以
下の値が保証され、ゲート保護抵抗として役立つ。しか
し、高抵抗体91,92の抵抗の調整には、窒化シリコン膜
９の厚さ，長さを変えてもよい。
過電圧をソース電極へのみ逃がすのであれば、ゲート
電極４とソース電極６の間隙のみを高抵抗膜で埋めれば
よい。またゲート電極４と縁部電極７を近接して配線
し、その間を高抵抗膜で埋めることにより、ドレイン電
極へのみ過電圧を逃がすことができる。
電極４とソース電極６の間隙のみを高抵抗膜で埋めれば
よい。またゲート電極４と縁部電極７を近接して配線
し、その間を高抵抗膜で埋めることにより、ドレイン電
極へのみ過電圧を逃がすことができる。
第３図は、本発明の別の実施例でIGBTの場合で、第１
図と共通の部分には同一の符号が付されている。この場
合は、シリコン基板１がp++ドレイン層17,n+バッファ層
18およびn-層12からなるが、n-層12の表面構造はMOSFET
の場合と同じで、ゲート電極４とソース電極６の間をSi
XN10-X膜からなる高抵抗体91、ソース電極６と縁部電極
の間を高抵抗体92が埋めている。
図と共通の部分には同一の符号が付されている。この場
合は、シリコン基板１がp++ドレイン層17,n+バッファ層
18およびn-層12からなるが、n-層12の表面構造はMOSFET
の場合と同じで、ゲート電極４とソース電極６の間をSi
XN10-X膜からなる高抵抗体91、ソース電極６と縁部電極
の間を高抵抗体92が埋めている。
本発明によれば、ゲート電極に加わる過電圧を半導体
基板内の領域と同電位にある他の電極へ逃がすことがで
きるように、その間の間隙を所定の抵抗値の高抵抗の窒
化シリコンからなる被覆膜で埋めることにより、ゲート
電極と半導体基板の間のゲート絶縁膜を過電圧による破
壊から防ぐことができる。しかも、この構造は従来の表
面保護絶縁膜の材料を変えることのみによって得られる
ので低コストである。さらに、従来の表面保護絶縁膜は
外部からの汚染や外力による損傷からの保護には役立つ
が、容器に収容後、注型樹脂あるいは接合被覆樹脂など
の電荷がその表面を充電することにより信頼性を著しく
低下させる問題があったのに対し、本発明による高抵抗
被覆膜によって表面を覆うことにより、注型樹脂あるい
は接合被覆樹脂からの電荷がその被覆膜を通り電極に抜
けるため、信頼性が向上するという効果がある。
基板内の領域と同電位にある他の電極へ逃がすことがで
きるように、その間の間隙を所定の抵抗値の高抵抗の窒
化シリコンからなる被覆膜で埋めることにより、ゲート
電極と半導体基板の間のゲート絶縁膜を過電圧による破
壊から防ぐことができる。しかも、この構造は従来の表
面保護絶縁膜の材料を変えることのみによって得られる
ので低コストである。さらに、従来の表面保護絶縁膜は
外部からの汚染や外力による損傷からの保護には役立つ
が、容器に収容後、注型樹脂あるいは接合被覆樹脂など
の電荷がその表面を充電することにより信頼性を著しく
低下させる問題があったのに対し、本発明による高抵抗
被覆膜によって表面を覆うことにより、注型樹脂あるい
は接合被覆樹脂からの電荷がその被覆膜を通り電極に抜
けるため、信頼性が向上するという効果がある。
第１図は本発明の一実施例のMOSFETの要部断面図、第２
図はSiXN10-X膜のｘの値と静電破壊電圧およびリーク電
流との関係線図、第３図は本発明の別の実施例のIGBTの
要部断面図である。 1:シリコン基板、2:ゲート酸化膜、3:ゲート、4:ゲート
電極、6:ソース電極、7:縁部電極、9:窒化シリコン膜、
91,92:高抵抗体。
図はSiXN10-X膜のｘの値と静電破壊電圧およびリーク電
流との関係線図、第３図は本発明の別の実施例のIGBTの
要部断面図である。 1:シリコン基板、2:ゲート酸化膜、3:ゲート、4:ゲート
電極、6:ソース電極、7:縁部電極、9:窒化シリコン膜、
91,92:高抵抗体。
Claims (2)
- 【請求項１】第一導電形の半導体基板の一表面に選択的
に形成される第二導電形の領域と、該第二導電形の領域
に選択的に形成される第一導電形の領域と、第一導電形
の半導体基板と第一導電形の領域とに挟まれチャネル形
成領域となる第二導電形の領域上にゲート絶縁膜を介し
て形成されるゲートと、該ゲートに接続されるゲート電
極と、第一導電形の領域と第二導電形の領域とに接続さ
れるソース電極と、半導体基板縁部の耐圧構造のための
縁部電極とを備えるものにおいて、前記ゲート電極、ソ
ース電極及び縁部電極のいずれかの電極が隣接する間の
間隔が所定の抵抗率を有する高抵抗の窒化シリコンから
なる被覆膜により埋められたことを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項２】特許請求の範囲第１項記載の絶縁ゲート形
半導体装置において、窒化シリコンからなる被覆膜がSi
XN10-Xからなり、SiXN10-XのＸが３ないし７であること
を特徴とする絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215646A JP2551162B2 (ja) | 1989-08-22 | 1989-08-22 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215646A JP2551162B2 (ja) | 1989-08-22 | 1989-08-22 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0379082A JPH0379082A (ja) | 1991-04-04 |
| JP2551162B2 true JP2551162B2 (ja) | 1996-11-06 |
Family
ID=16675853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215646A Expired - Lifetime JP2551162B2 (ja) | 1989-08-22 | 1989-08-22 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551162B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1347260B1 (en) | 2000-12-25 | 2009-06-10 | Honda Giken Kogyo Kabushiki Kaisha | Heat exchanger |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141748A (en) * | 1979-04-20 | 1980-11-05 | Sony Corp | Thin film resistor for mos field effect transistor |
| JPS59178632A (ja) * | 1983-03-29 | 1984-10-09 | Toshiba Corp | 光デイスクピツクアツプ用対物レンズ支持装置 |
-
1989
- 1989-08-22 JP JP1215646A patent/JP2551162B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379082A (ja) | 1991-04-04 |
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