JPH05152508A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05152508A JPH05152508A JP3335977A JP33597791A JPH05152508A JP H05152508 A JPH05152508 A JP H05152508A JP 3335977 A JP3335977 A JP 3335977A JP 33597791 A JP33597791 A JP 33597791A JP H05152508 A JPH05152508 A JP H05152508A
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract
(57)【要約】
【目的】 半導体チップを封止する樹脂に蓄積される電
荷によって、素子低圧部における反転が生じ、これが原
因とされるリーク等の基本動作異常を防止して信頼性の
高い半導体装置を得る。 【構成】 樹脂１で封止する半導体チップ４に設けた低
圧部２４を覆うように別の半導体チップ５を搭載し、各
半導体チップ４，５の導電層（サブストレート９等）で
低圧部２４を包囲する。このため、低圧部２４は導電層
９によって樹脂１とは電気的に遮蔽され、樹脂１に電荷
が蓄積された場合でも、低圧部２４における反転及びリ
ークが防止される。
荷によって、素子低圧部における反転が生じ、これが原
因とされるリーク等の基本動作異常を防止して信頼性の
高い半導体装置を得る。 【構成】 樹脂１で封止する半導体チップ４に設けた低
圧部２４を覆うように別の半導体チップ５を搭載し、各
半導体チップ４，５の導電層（サブストレート９等）で
低圧部２４を包囲する。このため、低圧部２４は導電層
９によって樹脂１とは電気的に遮蔽され、樹脂１に電荷
が蓄積された場合でも、低圧部２４における反転及びリ
ークが防止される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高圧部と低圧部とを持ち樹脂封止される半導体装置に関
する。
高圧部と低圧部とを持ち樹脂封止される半導体装置に関
する。
【０００２】
【従来の技術】高圧部と低圧部とをもつ樹脂封止型の半
導体装置の一例を図４乃至図６に示す。図４は断面図、
図５はその一部の拡大図、図６は平面構成図である。こ
れらの図に示すように、アイランド２上に半導体チップ
４をマウントし、ボンディングワイヤ６によってリード
３と接続している。その上で、全体を樹脂１で封止して
いる。このとき、半導体チップ４は素子形成を行わない
チップ裏面側をアイランド２にマウントし、素子形成を
行うチップ表面を樹脂１と接している。素子は中央領域
に設けた低圧部２４と、その周囲に設けた高圧部２５と
で構成される。
導体装置の一例を図４乃至図６に示す。図４は断面図、
図５はその一部の拡大図、図６は平面構成図である。こ
れらの図に示すように、アイランド２上に半導体チップ
４をマウントし、ボンディングワイヤ６によってリード
３と接続している。その上で、全体を樹脂１で封止して
いる。このとき、半導体チップ４は素子形成を行わない
チップ裏面側をアイランド２にマウントし、素子形成を
行うチップ表面を樹脂１と接している。素子は中央領域
に設けた低圧部２４と、その周囲に設けた高圧部２５と
で構成される。
【０００３】アイランド２及び半導体チップ４の素子形
成領域は、図５のように、フィールド酸化膜１５で画成
されたＰ- サブストレート９内にＮウェル領域１０を形
成し、イオン注入或いは拡散によってＰ+ ガードリング
領域１１、Ｎ+ ガードリング領域１２、Ｐ+ 領域１３、
Ｎ+ 領域１４等を形成している。これにポリシリコンゲ
ート電極１６、酸化膜１９及びアルミニウム電極１７を
設けてＰchＭＯＳ、ＮchＭＯＳを形成し、ＣＭＯＳ構造
を実現している。このチップ表面はカバー用絶縁膜２０
で覆われて樹脂１と接し、チップ裏面はＰ- サブストレ
ート９がアイランド２にマウントされて、アイランド２
が樹脂１と接している。
成領域は、図５のように、フィールド酸化膜１５で画成
されたＰ- サブストレート９内にＮウェル領域１０を形
成し、イオン注入或いは拡散によってＰ+ ガードリング
領域１１、Ｎ+ ガードリング領域１２、Ｐ+ 領域１３、
Ｎ+ 領域１４等を形成している。これにポリシリコンゲ
ート電極１６、酸化膜１９及びアルミニウム電極１７を
設けてＰchＭＯＳ、ＮchＭＯＳを形成し、ＣＭＯＳ構造
を実現している。このチップ表面はカバー用絶縁膜２０
で覆われて樹脂１と接し、チップ裏面はＰ- サブストレ
ート９がアイランド２にマウントされて、アイランド２
が樹脂１と接している。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
では、低圧部２４は１〜10Ｖ程度の低い電圧範囲で動作
するが、高圧部２５には10〜 300Ｖ程度の電圧が印加さ
れる。このため、半導体の実使用時には、リード３及び
ボンディングワイヤ６に高電圧がかかることになる。図
６に示すように、半導体チップ４は外周部を多数のボン
ディングワイヤ６でとり囲まれているため、ボンディン
グワイヤ６及びリード３にプラスの高電圧が印加される
と、強電界によりモールド用の樹脂１内の可動イオンの
移動や分極により、ボンディングワイヤ６から遠い半導
体チップ４の中央部で素子形成領域と接する樹脂１面に
プラスの電荷がたまる。このプラス電荷から伸びる電気
力線はフィールド酸化膜１５下のＰ+ ガードリング領域
１１を反転させる。
では、低圧部２４は１〜10Ｖ程度の低い電圧範囲で動作
するが、高圧部２５には10〜 300Ｖ程度の電圧が印加さ
れる。このため、半導体の実使用時には、リード３及び
ボンディングワイヤ６に高電圧がかかることになる。図
６に示すように、半導体チップ４は外周部を多数のボン
ディングワイヤ６でとり囲まれているため、ボンディン
グワイヤ６及びリード３にプラスの高電圧が印加される
と、強電界によりモールド用の樹脂１内の可動イオンの
移動や分極により、ボンディングワイヤ６から遠い半導
体チップ４の中央部で素子形成領域と接する樹脂１面に
プラスの電荷がたまる。このプラス電荷から伸びる電気
力線はフィールド酸化膜１５下のＰ+ ガードリング領域
１１を反転させる。
【０００５】又、ボンディングワイヤ６及びリード３に
マイナスの高電圧が印加されると、逆にフィールド酸化
膜１５下のＮ+ ガードリング領域１２が反転する。この
現象は高圧印加を考慮されていない上、レイアウト上チ
ップ中央部に配置されることの多い低圧部２４において
特に顕著であり、この反転により発生するリーク電流は
印加電圧が高く、印加時間が長い程増加し、高温，高電
圧印加による信頼性評価結果によれば４時間程度の電圧
印加で103 〜107 倍にも増加し、半導体装置の基本動作
異常となり、信頼性を著しく低下させる原因となってい
る。本発明の目的は、このような基本動作異常を防止し
て信頼性の高い半導体装置を提供することにある。
マイナスの高電圧が印加されると、逆にフィールド酸化
膜１５下のＮ+ ガードリング領域１２が反転する。この
現象は高圧印加を考慮されていない上、レイアウト上チ
ップ中央部に配置されることの多い低圧部２４において
特に顕著であり、この反転により発生するリーク電流は
印加電圧が高く、印加時間が長い程増加し、高温，高電
圧印加による信頼性評価結果によれば４時間程度の電圧
印加で103 〜107 倍にも増加し、半導体装置の基本動作
異常となり、信頼性を著しく低下させる原因となってい
る。本発明の目的は、このような基本動作異常を防止し
て信頼性の高い半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
樹脂封止する半導体チップに設けた低圧部を覆うように
別の半導体チップを搭載し、各半導体チップの導電層で
低圧部を包囲するように構成する。例えば、別の半導体
チップは素子形成面を一の半導体チップの素子形成面に
対向させ、バンプ電極によって相互に電気接続する。
樹脂封止する半導体チップに設けた低圧部を覆うように
別の半導体チップを搭載し、各半導体チップの導電層で
低圧部を包囲するように構成する。例えば、別の半導体
チップは素子形成面を一の半導体チップの素子形成面に
対向させ、バンプ電極によって相互に電気接続する。
【０００７】
【作用】低圧部は両半導体チップの導電層によって包囲
されるため、樹脂とは電気的に遮蔽された状態となり、
樹脂に蓄積される電荷による影響を解消する。
されるため、樹脂とは電気的に遮蔽された状態となり、
樹脂に蓄積される電荷による影響を解消する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の断面図、図２はその要部
の拡大断面図、図３は全体平面図である。アイランド２
上に半導体チップ４をマウントし、ボンディングワイヤ
６によってリード３と接続し、素子形成を行わないチッ
プ裏面側をアイランド２に接している。又、半導体チッ
プ４には高圧用素子を形成した高圧部２５と、低圧用素
子を形成した低圧部２４が形成されるが、この低圧部２
４はチップの中央部分に形成される。そして、半導体チ
ップ４よりも小さく形成された他の半導体チップ５を表
面を下向きにして半導体チップ４の低圧部２４の上に載
せ、素子形成を行うチップ表面部に設けたバンプ電極８
によって、半導体チップ４の表面部の電極と接着させて
いる。その上で、全体を樹脂１で封止している。
る。図１は本発明の一実施例の断面図、図２はその要部
の拡大断面図、図３は全体平面図である。アイランド２
上に半導体チップ４をマウントし、ボンディングワイヤ
６によってリード３と接続し、素子形成を行わないチッ
プ裏面側をアイランド２に接している。又、半導体チッ
プ４には高圧用素子を形成した高圧部２５と、低圧用素
子を形成した低圧部２４が形成されるが、この低圧部２
４はチップの中央部分に形成される。そして、半導体チ
ップ４よりも小さく形成された他の半導体チップ５を表
面を下向きにして半導体チップ４の低圧部２４の上に載
せ、素子形成を行うチップ表面部に設けたバンプ電極８
によって、半導体チップ４の表面部の電極と接着させて
いる。その上で、全体を樹脂１で封止している。
【０００９】図２に示すように、半導体装置チップ４及
び５のいずれも、フィールド酸化膜１５で画成された素
子領域のＰ- サブストレート９内にＮウェル領域１０を
形成し、イオン注入或いは拡散によってＰ+ ガードリン
グ領域１１、Ｎ+ ガードリング領域１２、Ｐ+ 領域１
３、Ｎ+ 領域１４等を形成している。これにポリシリコ
ンゲート電極１６、酸化膜１９及びアルミニウム電極１
７を設け、ＰchＭＯＳ，ＮchＭＯＳを形成し、ＣＭＯＳ
構造の低圧部２４を構成している。
び５のいずれも、フィールド酸化膜１５で画成された素
子領域のＰ- サブストレート９内にＮウェル領域１０を
形成し、イオン注入或いは拡散によってＰ+ ガードリン
グ領域１１、Ｎ+ ガードリング領域１２、Ｐ+ 領域１
３、Ｎ+ 領域１４等を形成している。これにポリシリコ
ンゲート電極１６、酸化膜１９及びアルミニウム電極１
７を設け、ＰchＭＯＳ，ＮchＭＯＳを形成し、ＣＭＯＳ
構造の低圧部２４を構成している。
【００１０】そして、半導体チップ４，５は層間絶縁膜
１８上に設けたアルミニウムパッド２１をカバー用絶縁
膜２０の窓を通してバンプ８により相互に接続してい
る。これにより、素子形成を行わないＰ- サブストレー
ト９による導電層が低圧部２４を包囲することになり、
この導電層で低圧部２４と樹脂１との間を電気的に遮蔽
している。
１８上に設けたアルミニウムパッド２１をカバー用絶縁
膜２０の窓を通してバンプ８により相互に接続してい
る。これにより、素子形成を行わないＰ- サブストレー
ト９による導電層が低圧部２４を包囲することになり、
この導電層で低圧部２４と樹脂１との間を電気的に遮蔽
している。
【００１１】したがって、ボンディングワイヤ６及びリ
ード３に高圧電位が印加された場合に、素子形成領域と
接する樹脂１面にプラスあるいはマイナスの電荷が蓄積
されても、半導体チップ４，５の各低圧部２４は導電層
によって電気的にシールドされ、フィールド酸化膜１５
下の反転が発生せず、リークは発生せず、信頼性が向上
されることになる。
ード３に高圧電位が印加された場合に、素子形成領域と
接する樹脂１面にプラスあるいはマイナスの電荷が蓄積
されても、半導体チップ４，５の各低圧部２４は導電層
によって電気的にシールドされ、フィールド酸化膜１５
下の反転が発生せず、リークは発生せず、信頼性が向上
されることになる。
【００１２】因に、本発明者の実験によれば、従来では
４時間程度の電圧印加で１０3 〜１０7 倍にも増加して
いたリーク電流が、本発明によれば全く増加することが
なく、リーク不良、動作異常等の発生が防止され、信頼
性が向上されたことが確認されている。
４時間程度の電圧印加で１０3 〜１０7 倍にも増加して
いたリーク電流が、本発明によれば全く増加することが
なく、リーク不良、動作異常等の発生が防止され、信頼
性が向上されたことが確認されている。
【００１３】
【発明の効果】以上説明したように本発明は、一の半導
体チップと、この上に搭載した別の半導体チップの各導
電層によって低圧部を包囲しているので、低圧部と樹脂
とを導電層によって遮蔽でき、、ボンディングワイヤ及
びリードに高圧電位が印加されて樹脂面に電荷が蓄積さ
れた場合でも、低圧部における反転が発生せず、リーク
を防止して半導体装置の信頼性を向上させるという効果
を有する。
体チップと、この上に搭載した別の半導体チップの各導
電層によって低圧部を包囲しているので、低圧部と樹脂
とを導電層によって遮蔽でき、、ボンディングワイヤ及
びリードに高圧電位が印加されて樹脂面に電荷が蓄積さ
れた場合でも、低圧部における反転が発生せず、リーク
を防止して半導体装置の信頼性を向上させるという効果
を有する。
【図１】本発明の半導体装置の一実施例の全体構成を示
す断面図である。
す断面図である。
【図２】図１の要部の内部構成を示す拡大断面図であ
る。
る。
【図３】図１の平面図である。
【図４】従来の半導体装置の全体構成を示す断面図であ
る。
る。
【図５】図４の一部の内部構成を示す拡大断面図であ
る。
る。
【図６】図４の平面図である。
１ 樹脂 ２ アイランド ３ リード ４ 一の半導体チップ ５ 別の半導体装置 ６ ボンディングワイヤ ９ サブストレート ２４ 低圧部 ２５ 高圧部
Claims (2)
- 【請求項１】 高圧部と低圧部の素子を表面に形成した
半導体チップを樹脂封止してなる半導体装置において、
一の半導体チップ上に少なくとも前記低圧部を覆うよう
に別の半導体チップを搭載し、前記低圧部を各半導体チ
ップの各導電層で包囲するように構成したことを特徴と
する半導体装置。 - 【請求項２】 別の半導体チップは素子形成面を前記一
の半導体チップの素子形成面に対向させ、バンプ電極に
よって相互に電気接続してなる請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335977A JPH05152508A (ja) | 1991-11-27 | 1991-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335977A JPH05152508A (ja) | 1991-11-27 | 1991-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152508A true JPH05152508A (ja) | 1993-06-18 |
Family
ID=18294423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335977A Pending JPH05152508A (ja) | 1991-11-27 | 1991-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152508A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
| JP2014154639A (ja) * | 2013-02-06 | 2014-08-25 | Denso Corp | 半導体装置 |
-
1991
- 1991-11-27 JP JP3335977A patent/JPH05152508A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
| JP2014154639A (ja) * | 2013-02-06 | 2014-08-25 | Denso Corp | 半導体装置 |
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