KR101055987B1 - 반도체 장치 - Google Patents

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에이스케 수에카와
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미쓰비시덴키 가부시키가이샤
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Abstract

n형 반도체 기판(1)의 제1 주면의 제1 영역(R1)에는, IGBT가 되는, p베이스층(3), n소스층(4), 게이트 전극(11), 이미터 전극(14a)이 형성되고, 제 2주면에는 콜렉터 전극(15)이 형성되어 있다. 외주 접합 영역으로서 제 2영역(R2)에서는 가이드링이 되는 p층이 표면으로부터 소정 깊이에 걸쳐 형성되어 있다. 제 2영역(R2)에는 AlSi층(14c)과, 반절연성 실리콘 질화막(17)이 형성되고, 또한 오버 코트막(18)이 형성되어 있다. 제 3영역(R3)의 표면에 n층(6)이 형성되고, 또한 최외주에 위치하는 AlSi층(14b)으로부터 거리를 두고, 단차부(20)가 되는 AlSi층(14c)이 형성되어 있다. 이로써 주 내압 특성의 안정화를 도모할 수 있는 반도체 장치를 얻을 수 있다.
Figure R1020090019678
p베이스층, n소스층, 게이트 전극, 이미터 전극, 유동 저지부

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 전력용 반도체 장치에 관한 것이다.
IGBT(Insulated Gate Bipolar Transistor)등의 전력용 반도체 소자를 구비하는 전력용 반도체 장치에서는, 주내압(main breakdown voltage) 특성을 안정시키기 위해, IGBT를 둘러싸도록 가드 링(guard ring) 등의 외주접합 영역이 형성된다. 외주접합 영역을 형성함으로써, 콜렉터-이미터간에 전압이 인가될 때, 공핍층이 외주접합 영역으로 퍼지고, 이미터 영역의 pn접합의 전계 강도가 완화되게 된다. 이것에 의해, 콜렉터-이미터간 전류(ICES), 콜렉터-이미터간 전압(VCES)이 안정되게 된다.
또, 이 외주접합 영역의 전위분포를 안정되게 하기 위해, 외주접합 영역 위에 반절연성의 실리콘 질화막이 형성된다. 고저항의 반절연성 실리콘 질화막을 외주접합 영역(가드 링) 위에 형성함으로써, IGBT의 콜렉터-이미터간에 전압이 인가되었을 때에, 반절연성 실리콘 질화막에 미소전류가 흐르게 된다. 이것에 의해, 외주영역에 있어서의 가드 링과 가드 링 사이의 영역에 전위가 고정되어, 외주접합 영역의 전위분포가 안정되게 된다. 한편, 반절연성 실리콘 질화막은, sinSiN(semi-insulating Silicon Nitride)막으로 표기된다. 이 반절연성 실리콘 질화막을 구비한 파워 반도체 장치를 개시한 문헌으로서, 비특허문헌 1이 있다.
[비특허문헌 1]「파워 디바이스·파워 IC 핸드북」전기학회·고성능 고기능 파워 디바이스·파워 IC 조사 위원회 편, 코로나 사, 1996년
일반적으로, 전력용의 반도체 장치에서는, IGBT, 다이오드 등의 전력용의 반도체 소자가 형성된 칩(chip)이 파워 모듈(power module)에 탑재되어 사용되게 된다. 파워 모듈에서는, 파워 반도체 장치는 실리콘 겔(gel) 등에 의해 밀봉된다. 콜렉터-이미터간에 전압이 인가되면, 실리콘 겔 안에 포함되는 불순물 이온 중, 플러스 이온이 그라운드(ground)측에 모이고, 마이너스 이온이 고전위측에 모이는 것에 의해 분극(分極)이 일어난다.
그렇게 하면, 이 분극에 의해 외주접합 영역에 있어서의 전계 강도분포가 변하게 되고, 콜렉터-이미터간 전류(ICES)나 콜렉터-이미터간 전압(VCES) 등의 주내압 특성이 불안정하게 되는 경우가 있었다.
특히, 정격 전압이 6kV를 초과하는 파워 반도체 장치는, 콜렉터-이미터간에 인가되는 전압에 따른 전계 강도가 높기 때문에, 불순물 이온의 영향을 받기 쉬워지고, 정격 전압이 비교적 낮은 파워 반도체 장치에 비하여, 주내압 특성을 안정화시키는 것이 곤란하게 되는 경우가 있었다.
발명은 상기 문제점을 해결하기 위해 행해진 것으로, 그 목적은, 주내압 특성의 안정화를 도모할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 관련되는 반도체 장치는, 제1도전형의 반도체 기판과 전력용 반도 체 소자와 제2도전형의 가드 링과 반절연성 절연막과 유전체막과 유동 저지부를 구비하고 있다. 제1도전형의 반도체 기판은, 대향하는 제1주표면(main surface) 및 제2주표면을 가지고 있다. 전력용 반도체 소자는, 반도체 기판에 있어서의 제1주표면의 제1영역에 형성된 제1전극 및 제2주표면에 형성된 제2전극을 포함하고, 제1전극과 제2전극 사이에서 전류가 흐른다. 제2도전형의 가드 링은 제1영역보다도 외측에 위치하는 제1주표면의 제2영역에 형성되어 있다. 반절연성 절연막은 제2영역을 덮도록 형성되어 있다. 유전체막은 반절연성 절연막을 덮도록 제2영역에 형성되어 있다. 유동성 저지부는, 제2영역보다도 외측에 위치하는 제1주표면의 제3영역에 형성되어, 유전체막이 되는 재료가 흘러나오는 것을 저지한다.
본 발명에 관련된 반도체 장치에서는, 유동성 저지부가 형성되어 있는 것으로, 유전체막이 되는 재료를 공급할 때, 공급된 재료가 제3영역보다도 외측을 향해서 흘러나가는 것을 저지할 수 있다. 이것에 의해, 원하는 두께의 유전체막을 제2영역에 형성할 수 있고, 주내압 특성 등이 악화하는 것을 방지할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백하게 될 것이다.
실시예 1
여기서는, 전력용의 반도체 소자로서 IGBT를 구비한 전력용의 반도체 장치의 일 예에 대해서 설명한다. 도 1에 나타내는 바와 같이, n형의 반도체 기판(1)의 제 1주표면에 있어서의 제1영역 R1에는, IGBT의 이미터 전극(14a)과 게이트 전극(11)이 형성되고, 제2주표면에 콜렉터 전극(15)이 형성되어 있다. 또한, 제1영역 R1에는, 표면으로부터 소정의 깊이에 걸쳐 p베이스층(3)이 형성되고, 그 p베이스층(3)의 표면으로부터 p베이스층(3) 안에 n소스층(4)이 형성되어 있다. p베이스층과 p베이스층(3) 사이에 위치하는 반도체 기판(1)의 n형 영역(n드리프트층(2))의 부분 위에, 실리콘 산화막(10)을 거쳐 게이트 전극(11)이 형성되어 있다. 그 게이트 전극(11) 위에 층간 절연막(12)을 거쳐 이미터 전극(14a)이 형성되어 있다.
또, 반도체 기판(1)의 제1주표면에서는, 제1영역 R1을 둘러싸도록, 외주접합 영역으로서 제2영역 R2가 설치되어 있다. 그 제2영역 R2에서는, 가드 링(guard ring)이 되는 p층(5)이 표면으로부터 소정의 깊이에 걸쳐 형성되어 있다. 제2영역 R2에는, p층(5)에 접촉하도록 AlSi층 14b가 형성되어 있다. 그 AlSi층 14b를 덮도록 반절연성 실리콘 질화막(17)이 형성되어 있다. 제2영역 R2의 외측의 반도체 기판(1)의 제3영역의 표면에는 n층(6)이 형성되어 있다. 그 n층(6) 위에는, 최외주에 위치하는 AlSi층(14b)으로부터 거리를 두고, 단차부(20)가 되는 AlSi층 14c가 형성되어 있다.
그리고, 본 반도체 장치에서는, 분극에 의한 전계 강도를 완화하기 위한 막의 하나로서, 제2영역 R2에 있어서, 반절연성 실리콘 질화막(17)을 덮도록, 예를 들면, 폴리이미드 막 등의 오버 코트 막(over coat film)(18)이 형성되어 있다. AlSi층 14c는, 오버 코트 막(18)을 도포 형성할 때에, 폴리이미드 등의 오버 코트 재가 외측을 향해 흘러나오는 것을 저지하는 기능을 한다. 한편, 반도체 기판(1)의 제2주표면측에는, n+버퍼층(7) 및 p+콜렉터층(8)이 형성되고, p+콜렉터층(8)의 표면에는 콜렉터 전극(15)이 형성되어 있다. 다이싱된 칩(50)은, 소정의 기판(57)에 탑재되어, 밀봉 겔(55)에 의해 밀봉되게 된다(도 10참조).
상술한 반도체 장치에서는, 반절연성 실리콘 질화막(17)을 덮도록, 오버 코트 막(18)이 형성되어 있다. 이것에 의해, 밀봉 겔 안에 포함되는 불순물 이온이 분극하는 것에 기인하여, 콜렉터-이미터간 전류(ICES)특성이나 콜렉터-이미터간 전압(VCES) 특성 등이 불안정하게 되는 것을 방지할 수 있다. 이것에 대해, 우선, 오버 코트 막이 형성되지 않은 반도체 장치의 경우에 대해서 설명한다.
도 2에 나타내는 바와 같이, 반도체 장치의 내압평가에서는, 콜렉터 전극(15)과 이미터 전극(14a) 사이에 소정의 전압이 인가된다. 이 내압은 오프 시의 내압으로, 반도체 장치의 정격 전압에 대응한 내압을 보장할 필요가 있다. 예를 들면, 정격 전압이, 6.5kV, 4.5kV, 3.3kV의 반도체 장치의 경우에는, 콜렉터 전극(15)과 이미터 전극(14a) 사이에는, 각각 6.5kV, 4.5kV, 3.3kV의 전압을 인가하게 된다.
이때, 콜렉터 전극(15)과 n층(6)이 고전위측에 접속되고, 이미터 전극(14a) 등은 접지 전위(GND)측에 접속된다. n층(6)은, 가드 링이 되는 p층(5)이 형성된 제2영역 R2보다도 외측의 제3영역 R3에 위치하고, 이미터 전극(14a) 등은 제2영역 R2보다도 내측의 제1영역 R1에 위치한다.
그 때문에, 제2영역 R2에 형성된 반절연성 실리콘 질화막(17)의 표면 위 중, 안쪽에 위치하는 부분의 표면 위에는 밀봉 겔 안에 포함되는 불순물 이온 중 플러스 이온(41)이 모이고, 외측에 위치하는 부분의 표면 위에는 마이너스 이온(42)이 모인다. 이와 같이 하여, 불순물 이온의 분극이 발생하게 된다. 최외주에 위치하는 p층(5)의 위쪽에 모인 마이너스 이온(42)의 영향에 의해, p층(5)의 외측에 위치하는 n-드리프트층(2)의 부분에는, 반전층으로서 p층(13)이 형성되게 된다.
한편, 콜렉터 전극(15)과 이미터 전극(14a) 사이에 소정의 전압이 인가되는 것으로, p층 베이스층(3)과 n-드리프트층(2)의 계면 등으로부터, 주로 n-드리프트층(2) 측에 공핍층(31)이 퍼지게 된다. 이 때, p층(13)이 형성됨으로써, 공핍층은 보다 외측을 향해 퍼지기 쉬워진다. 그 때문에, 외주부에 위치하는 n층(6)의 근방(점선 테두리 A)에서는, 공핍층의 퍼짐에 왜곡이 발생한다. 그 결과, 칩의 외주부분에 있어서 전계 강도가 강해져, 내압특성이 저하하게 된다.
이것에 대하여, 본 반도체 장치에서는, 도 3에 나타내는 바와 같이, 가드 링으로서의 p층(5)이 형성된 제2영역에서는, 반절연성 실리콘 질화막(17)을 덮도록 오버 코트 막(18)이 형성되어 있다. 이것에 의해, 공핍층(32)은, 마이너스 이온(42)과 플러스 이온(41)의 분극에 의한 영향을 받기 어려워져, 공핍층의 퍼짐이 안정된다. 그 결과, 설계값에 대응한 전계 강도 및 내압특성을 얻을 수 있다.
또한, 본 반도체 장치에서는, 제2영역 R2의 외측에 위치하는 제3영역 R3에, 단차부(20)로서의 소정 두께의 AlSi층 14c가 형성되어 있다. 이것에 의해, 도포된 오버 코트 재가 제3영역 R3으로부터 더욱 외측에 위치하는 다이싱 라인 영역을 향해 흘러나가는 것을 저지할 수 있고, 다이싱 라인 영역으로 오버 코트 재가 흘러나 가는 것에 의해 다이싱이 양호하게 행해지지 않게 되는 것을 방지할 수 있다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 설명한다. 도 4에 나타내는 바와 같이, 반도체 기판(1)의 제1주표면의 제1영역에, IGBT가 되는 p베이스층(3), n소스층(4), 게이트 전극(11)이 형성된다. 제1영역의 외측에 위치하는 제2영역에 가드 링이 되는 p층(5)이 형성되고, 제2영역의 외측에 위치하는 제3영역에 n층(6)이 형성된다. 다음에, 게이트 전극(11) 위에 층간 절연막(12)을 거쳐서, 게이트 전극(11)을 덮도록 AlSi층(14)이 형성된다. 한편, 반도체 기판(1)의 제2주표면에는, n+버퍼층(7), p+콜렉터층(8) 및 콜렉터 전극(15)이 형성된다.
다음에, AlSi층(14) 위에 소정의 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로서 사용하고, AlSi층(14)에 이방성 에칭을 실시함으로써, 도 5에 나타내는 바와 같이, 제1영역 R1에서는, 이미터 전극(14a)이 형성되고, 제2영역 R2에서는, p층(5)에 접속되는 AlSi층 14b가 형성된다. 그리고, 제3영역 R3에서는, 단차부(20)로서의 소정 높이의 AlSi층 14c가 형성된다. 그 후, 레지스트 패턴이 제거된다.
다음에, 도 6에 나타내는 바와 같이, 이미터 전극(14a) 등을 덮도록, 반도체 기판의 제1주표면 위에 반절연성 실리콘 질화막(17)이 형성된다. 그 반절연성 실리콘 질화막(17) 위에, 제2영역 R2에 위치하는 반절연성 실리콘 질화막(17)의 부분을 남기는 양태로, 소정의 레지스트 패턴(도시하지 않음)이 형성된다. 그 레지스트 패턴을 마스크로서 사용하고, 반절연성 실리콘 질화막(17)에 이방성 에칭을 실시함으로써, 도 7에 나타내는 바와 같이, 제2영역 R2에 위치하는 반절연성 실리콘 질화 막(17)의 부분을 남기고, 다른 제1영역 R1 및 제3영역 R3에 위치하는 반절연성 실리콘 질화막(17)의 부분이 제거된다. 그 후, 레지스트 패턴이 제거된다.
다음에, 도 8에 나타내는 바와 같이, 반도체 기판의 제1주표면에 있어서의 제2영역 R2에, 딥(dip) 방식에 의해, 예를 들면 폴리이미드 등의 오버 코트 재가 도포되고, 반절연성 실리콘 질화막(17)을 덮도록 오버 코트 막(18)이 형성된다. 이때, 소정 두께의 AlSi층 14c가 형성되어 있는 것으로, 도포된 오버 코트 재가 제3영역 R3으로부터 더욱 외측에 위치하는 다이싱 라인 영역을 향해 흘러나가는 것을 저지할 수 있다. 이것에 의해, 다이싱 라인 영역에 오버 코트 재가 흘러나가는 것에 의해 다이싱이 양호하게 행해지지 않게 되는 것을 방지할 수 있다. 그리고, 원하는 두께의 오버 코트 막(18)을 제2영역 R2에 형성할 수 있어, 내압 특성 등이 악화되는 것을 방지할 수 있다.
다음에, 도 9에 나타내는 바와 같이, 반도체 기판(1)을 다이싱 라인 영역에 있어서 다이싱함으로써, 칩(50)으로서 추출된다. 그 후, 도 10에 나타내는 바와 같이, 칩(50)의 콜렉터 전극(15)이, 땜납(53)에 의해, 소정의 기판(51)에 설치된 기판 전극(52)에 접합된다. 기판(51)에 접합된 칩(50)은, 밀봉 겔(55)에 의해 밀봉된다. 이와 같이 하여, 칩(50)은, 소정의 기판(51)에 탑재되어 밀봉 겔(55)에 의해 밀봉되고, 파워 모듈로서 완성된다.
상술한 반도체 장치에서는, 소정 두께의 AlSi층 14c가 형성되어 있는 것으로, 폴리이미드 등의 오버 코트 재를 도포할 때, 도포 된 오버 코트 재가 제3영역 R3으로부터 더욱 외측을 향해 흘러나가는 것을 저지할 수 있다. 이것에 의해, 원하 는 두께의 오버 코트 막(18)을 제2영역 R2에 형성할 수 있고, 내압특성 등이 악화하는 것을 방지할 수 있다.
또, 상술한 제조 방법에서는, 다이싱하기 전에 오버 코트 재를 도포하는 경우에 대해 설명했지만, 다이싱을 행한 후에 칩(chip) 상태로, 오버 코트 재를 도포하도록 해도 된다. 이 경우에는, 오버 코트 재를 도포할 때, 오버 코트 재가 흘러나와, 오버 코트 재가 반도체 기판(1)의 뒷쪽의 콜렉터 전극(15)으로 흘러들어가게 되어, 칩(50)을 소정의 기판에 땜납이 행해지지 않게 되는 것을 방지할 수 있다. 또한, 칩을 기판에 땜납한 후에, 오버 코트 재를 도포할 때에, 흘러나온 오버 코트 재가, 칩 이외의 다른 부품에 부착되는 것을 방지하고, 조립 불량을 줄일 수 있다.
발명자는, 여러 가지의 평가를 행한 결과, 안정된 내압특성을 얻기 위해, 오버 코트 막(18)의 막 두께는 30㎛이상 필요함을 발견했다. 이에 대해 설명한다. 도 11에, 콜렉터-이미터간 전류(ICES)의 오버 코트 막의 막 두께 의존성의 그래프를 나타낸다. 파워 모듈의 IGBT에서는, 콜렉터-이미터간 전류(ICES)는 1A/cm2이하가 되는 것이 바람직하다고 한다. 그렇다면, 도 11에 나타내는 그래프로부터, 오버 코트 막(18)의 막 두께는 30㎛이상으로 할 필요가 있음을 알 수 있다.
40㎛이상의 막 두께의 오버 코트 막을 형성하기 위해서는, 일반적인 반도체 프로세스에 있어서의 사진 제판으로는 곤란하다. 이것으로부터, 상술한 바와 같이, 디스펜스 방식에 의한 도포가 바람직하다. 또한, 디스펜스 방식 외에, 인쇄 마스크를 사용한 인쇄 방식에 의한 도포에 의해서도 원하는 두께의 오버 코트 막을 형성 할 수 있다. 또한, 본 반도체 장치에서는, 폴리이미드 등의 오버 코트 재가 흘러나가는 것을 저지하는 단차부(20)가 형성되어 있는 것으로, 오버 코트 재가 흘러나가는 것에 의해, 제2영역(외주접합 영역) R2에 있어서의 오버 코트 막이 부분적으로 얇아지고, 내압특성이 변동되는 것을 억제할 수 있다. 또한, 원하는 두께의 오버 코트 막을, 필요 최소한의 오버 코트 재의 양으로 형성할 수 있다.
또, 도 12에 나타내는 바와 같이, 반절연성 실리콘 질화막(17)의 상면 위에 위치하는 오버 코트 막(18)의 막 두께를 L1, 단차부(20)로서의 AlSi층 14c의 높이를 L2, 최외주에 위치하는 AlSi층의 부분과 AlSi층 14c와의 사이에 형성되는 홈(25)의 폭을 W로 하면, 오버 코트 재가 칩의 외측으로 흘러나오는 것을 저지하기 위해서는, 다음의 관계식,
W≥（L1+L2)/2×(L1/L2)
를 충족시키는 것이 바람직하다. 오버 코트 재가 흘러나오는 것을 저지하기 위해서는, 오버 코트 막의 두께가 두꺼울수록, 보다 넓은 폭 W의 홈이 필요하게 된다. 또한, 높이 L2가 높을 수록, 보다 좁은 폭 W으로 오버 코트 재가 흘러나오는 것을 저지할 수 있다.
또한, 상술한 반도체 장치에서는, 반절연성 실리콘 질화막을 덮는 오버 코트막의 재료로서, 폴리이미드를 예로 들었지만, 폴리이미드 외에, 예를 들면, 폴리아미드이미드 등이어도 되고, 유전율이 약 3.5 이하 정도의 비교적 낮은 재료이면, 분극에 의한 영향을 저지할 수 있다.
실시예 2
여기서는, 전력용의 반도체 소자로서 IGBT를 구비한 전력용의 반도체 장치의 다른 예에 대해서 설명한다. 도 13에 나타내는 바와 같이, 제2영역 R2에 위치하는 AlSi층 14b를 덮는 반절연성 실리콘 질화막 17a에 더하여, 제3영역 R3에 위치하는 단차부(20)로서의 AlSi층 14c의 상면 위에, 반절연성 실리콘 질화막 17b가 형성되어 있다. 한편, 이외의 구성에 대해서는 도 1에 나타내는 반도체 장치와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
다음에, 상술한 반도체 장치의 제조 방법에 대해서 설명한다. 전술한 도 4 및 도 5에 나타내는 공정과 같은 공정을 거친 후, 도 14에 나타내는 바와 같이, 이미터 전극(14a) 등을 덮도록, 반도체 기판(1)의 제1주표면 위에 반절연성 실리콘 질화막(17)이 형성된다. 다음에, 그 반절연성 실리콘 질화막(17)의 표면에, AlSi층14c 위에 위치하는 반절연성 실리콘 질화막(17)의 부분이 남겨지는 양태로, 소정의 레지스트 패턴(도시하지 않음)이 형성된다.
그 레지스트 패턴을 마스크로 하여, 반절연성 실리콘 질화막 17에 이방성 에칭을 실시함으로써, 도 15에 나타내는 바와 같이, 제2영역 R2에 위치하는 반절연성 실리콘 질화막 17a의 부분과, 제3영역 R3의 AlSi층 14c의 상면 위에 위치하는 반절연성 실리콘 질화막 17b의 부분을 남기고, 다른 제1영역 R1등에 위치하는 반절연성 실리콘 질화막 17의 부분이 제거된다. 그 후, 레지스트 패턴이 제거된다.
다음에, 도 16에 나타내는 바와 같이, 반도체 기판의 제1주표면에 있어서의 제2영역 R2에, 딥방식에 의해 폴리이미드 등의 오버 코트 재가 도포되고, 반절연성 실리콘 질화막 17a을 덮도록 오버 코드 막(18)이 형성된다. 이 때, 소정 두께의 AlSi층 14c가 형성되는 것으로, 도포 된 폴리이미드가 제3영역 R3으로부터 더욱 외측에 위치하는 다이싱 라인 영역을 향해 흘러나가는 것을 저지할 수 있다.
다음에, 도 17에 나타내는 바와 같이, 반도체 기판(1)을 다이싱 라인 영역에 있어서, 다이싱함으로써, 칩(50)으로서 꺼내진다. 그 후, 도 10에 나타내는 공정과 동일한 공정을 거쳐, 칩은 소정의 기판에 접합되고, 밀봉 겔에 의해 밀봉되어, 파워 모듈로서 완성된다(도시하지 않음).
상술한 반도체 장치에서는, 전술한 반도체 장치와 같이, 소정 두께의 AlSi층 14c가 형성되어 있는 것으로, 폴리이미드 등의 오버 코트 재를 도포할 때, 도포 된 오버 코트 재가 제3영역 R3으로부터 더욱 외측을 향해 흘러나가는 것을 저지할 수 있다. 다시 말해, 도 18에 나타내는 바와 같이, 반절연성 실리콘 질화막(17)의 상면 위에 위치하는 오버 코트 막(18)의 막 두께를 L1, AlSi층 14c의 높이를 L2, 최외주에 위치하는 AlSi층의 부분과 AlSi층 14c 사이에 형성되는 홈의 폭을 W로 하면, 다음의 관계식,
W≥（L1+L2)/2×(L1/L2)
를 만족하도록 설정되어 있는 것으로, 오버 코트 재가 칩의 외측으로 흘러나오는 것을 저지하여, 원하는 두께의 오버 코트 막(18)을 제2영역 R2에 형성할 수 있고, 내압 특성 등이 악화하는 것을 방지할 수 있다.
특히, 본 반도체 장치에서는, 단차부(20)로서의 AlSi층 14c의 상면 위에, 또한, 반절연성 실리콘 질화막 17b가 형성되어 있다. 이에 따라, 도포 된 오버 코트 재가 제3영역 R3으로부터 흘러나오는 것을 확실하게 저지할 수 있다.
또한, 상술한 각 반도체 장치에서는, 전력용 반도체 소자로서 IGBT를 예로 들어 설명했지만, IGBT 외에, 예를 들면 다이오드 등의 소자라도 된다.
본 발명을 상세하게 설명하여 도시했지만, 이것은 예시만을 위한 것으로, 한정이 되는 것은 아니며, 발명의 범위는 첨부한 청구 범위에 의해 해석되는 것이 분명히 이해될 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이다.
도 2는 동 실시예에 있어서, 반도체 장치의 효과를 설명하기 위한 제1부분 단면도이다.
도 3은 동 실시예에 있어서, 반도체 장치의 효과를 설명하기 위한 제2부분 단면도이다.
도 4는 동 실시예에 있어서, 도 1에 도시하는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 5는 동 실시예에 있어서, 도 4에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 6은 동 실시예에 있어서, 도 5에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 7은 동 실시예에 있어서, 도 6에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 8은 동 실시예에 있어서, 도 7에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 9는 동 실시예에 있어서, 도 8에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 10은, 동 실시예에 있어서, 도 9에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 11은 동 실시예에 있어서, 리크 전류와 오버 코트 막의 막 두께와의 관계를 나타내는 그래프이다.
도 12는 동 실시예에 있어서, 각 부의 치수 관계를 설명하기 위한 부분 단면도이다.
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 단면도이다.
도 14는 동 실시예에 있어서, 도 13에 도시하는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 15는 동 실시예에 있어서, 도 14에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 16은 동 실시예에 있어서, 도 15에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 17은 동 실시예에 있어서, 도 16에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 18은 동 실시예에 있어서, 각 부의 치수 관계를 설명하기 위한 부분 단면도이다.

Claims (6)

  1. 대향하는 제1주표면 및 제2주표면을 갖는 제1도전형의 반도체 기판과,
    상기 반도체 기판에 있어서의 상기 제1주표면의 제1영역에 형성된 제1전극 및 상기 제2주표면에 형성된 제2전극을 포함하고, 상기 제1전극과 상기 제2전극 사이에서 전류가 흐르는 전력용 반도체 소자와,
    상기 제1영역보다도 외측에 위치하는 상기 제1주표면의 제2영역에 형성된 제2도전형의 가드 링과,
    상기 제2영역을 덮도록 형성된 반절연성 절연막과,
    상기 반절연성 절연막을 덮도록, 상기 제2영역에 형성된 유전체막과,
    상기 제2영역보다도 외측에 위치하는, 상기 제1주표면의 제3영역에 형성되고, 상기 유전체막이 되는 재료가 흘러나오는 것을 저지하는 유동 저지부를 구비하고,
    상기 유동 저지부는 제2영역을 덮는 상기 반절연성 절연막에서 외측으로 일정간격 이격되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 유전체막의 막 두께는 30㎛이상인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 유동 저지부는 소정 높이의 단차부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 유동 저지부는, 상기 단차부로서 상기 제1전극과 같은 층으로 형성되는 제1단차부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 유동 저지부는, 상기 단차부로서 상기 제1단차부 위에 더 형성된, 상기 반절연성 절연막과 같은 층으로 이루어지는 제2단차부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서,
    상기 유동 저지부는, 상기 단차부와 상기 제2영역 사이에 설치된 홈부를 포함하고,
    상기 유전체막의 막 두께를 L1, 상기 단차부의 단차를 L2, 상기 홈부의 폭을 W로 하면, 다음의 관계식,
    W≥（L1+L2)/2×(L1/L2)
    를 충족시키도록 설정된 것을 특징으로 하는 반도체 장치.
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