KR20130103359A - 탄화 규소 반도체장치 및 그 제조방법 - Google Patents

탄화 규소 반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20130103359A
KR20130103359A KR1020130019632A KR20130019632A KR20130103359A KR 20130103359 A KR20130103359 A KR 20130103359A KR 1020130019632 A KR1020130019632 A KR 1020130019632A KR 20130019632 A KR20130019632 A KR 20130019632A KR 20130103359 A KR20130103359 A KR 20130103359A
Authority
KR
South Korea
Prior art keywords
silicon carbide
carbide semiconductor
epitaxial layer
semiconductor device
manufacturing
Prior art date
Application number
KR1020130019632A
Other languages
English (en)
Inventor
요시노리 마쓰노
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20130103359A publication Critical patent/KR20130103359A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13052—Schottky transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Dicing (AREA)

Abstract

본 발명은, 복수의 칩으로 분할되는 탄화 규소 반도체 기판에 있어서, 분할후에 있어서 방전이 생기는 것을 억제할 수 있는 탄화 규소 반도체장치 및 탄화 규소 반도체장치의 제조방법을 제공하는 것을 목적으로 한다. 본 발명은, n+형 기판(1)과, n+형 기판(1) 위에 형성되고, n+형 기판(1)보다 불순물 농도가 낮은 드리프트 에피택셜층(2)과, 드리프트 에피택셜층(2) 위에 형성된 쇼트키 전극(6)과, 쇼트키 전극(6)의 단부와, 드리프트 에피택셜층(2)의 단부 및 측면을 적어도 덮어 형성된 절연막으로서의 PI(8)를 구비한다.

Description

탄화 규소 반도체장치 및 그 제조방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 탄화 규소 반도체장치, 및, 탄화 규소 반도체장치의 제조방법에 관한 것이다.
탄화 규소(이하 SiC) 반도체는 실리콘(Si)에 비해, 파괴 전계, 밴드갭, 열전도율이 큰 것이 일반적으로 알려져 있다. 밴드갭 및 열전도율이 크기 때문에 내열성이 우수하여, 고온 동작이나 간이 냉각이 가능해진다. 또한, 파괴 전계가 크므로 초박형화가 용이하고, 저손실이며, 고온 동작이 가능해진다.
SiC 쇼트키 배리어 다이오드(SiC Schottky Barrier Diode: 이하 SiC-SBD)나 SiC-MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)의 설계에 있어서는, 그것의 파괴 전계가, 실리콘을 사용한 경우의 0.3MV/cm에 대해, SiC을 사용한 경우에는 2.8MV/cm이다. 이 특징을 살려, 활성층인 드리프트 에피층의 두께와 종단 구조를 결정하면, 파괴 전계가 실리콘의 약 10배 큰 SiC을 사용한 경우에는, 예를 들면, 드리프트 에피택셜층은 실리콘의 1/10 정도이어도 된다.
kV급 고내압의 SiC-SBD는, n형 SiC 에피택셜층 위에 쇼트키 전극이 형성되어 구성되어 있다.
이 구조에서는, 에피택셜층과 쇼트키 전극의 접합면의 가장자리에 전계가 집중하기 쉬워지므로, 그 접합면(쇼트키 접합면)의 가장자리의 표면층에 전계 집중 완화를 위한 p형 종단 구조를 형성할 필요가 있다.
p형 종단 구조의 형성에는, 일반적으로 Al(알루미늄), B(불소) 등의 p형 불순물을, n형 에피택셜층에 이온주입하고, 1500℃ 정도 이상의 고온 열처리로 활성화어닐하는 방법이 사용된다. 이어서, 이면 연마, 이면 오믹 형성, 표면에 쇼트키 접합을 형성한다. 더구나, 와이어 본드(WB)시의 패드로서 5㎛ 정도의 Al을 형성하는 것이 일반적이다. 종래에는 이후, 패시베이션 막으로서 350℃ 정도의 큐어 가열(cure heating)이 필요한 폴리이미드(이하 PI)를 형성하고나서, 마지막으로 Ni/Au의 이면 메탈라이즈(metalization)를 실시하여, 웨이퍼 프로세스를 완료한다.
소자의 전기 특성 평가를 위해 웨이퍼 테스트(이하 WT) 및 칩 테스트(이하 CT)를 행할 필요가 있는 경우에는, WT후, 다이싱에 의해 각각의 칩으로 분할하여, CT를 실시한다. 이상이 일반적인 공정순서이다.
여기에서, PI는 표면 전극 패드 개구부 이외의 표면 전극 단부, 다이싱 라인 개구부 이외의 표면 전극 단부, 종단 구조 근방을 각각 덮도록 형성된다.
통상 PI 형성시에는, 기판 표면의 칩 단부에 해당하는 개소에 홈 형성을 실시하지 않고 있으므로, 각각의 소자의 측벽부에는 PI는 형성되어 있지 않다.
이에 대해, 어떠한 목적을 위해 각각의 소자의 측벽부에 PI 등의 패시베이션 막을 형성하는 기술로서, 다음과 같은 사례를 확인하고 있다.
특허문헌 1에는, 사파이어 기판 위에 GaN계 결정층을 형성한 기판을 칩으로 분할하는 방법이 기재되어 있다. 특히 칩핑(chipping) 대책에 관해 상세히 기재되어 있다.
GaN 소자의 제조방법에 대해, 벽개에 있어서의 칩핑과, 다이싱에 있어서의 절단량 확대에의 대책이 기재되어 있다. 또한, 전극용 오목부 내부의 측벽면을 패시베이션 막으로 피복하는 공정이 기재되어 있다.
형성할 홈부의 깊이에 대해 1∼100㎛이 바람직하고, 특히 1∼50㎛이 더욱 바람직한 범위인 것으로 기재되고 있고, 형성한 홈부를 최종적으로 브레이크하는 것을 상정하고 있지 않다.
특허문헌 2에는, 칩 프레임으로 불리는 절연성 프레임을 구비함으로써, 불량 칩의 추출을 용이하게 하여, 모듈 제조시의 칩 보호를 가능하게 한 방법이 기재되어 있다. 해당 방법에 따르면, 소형화와 저인덕턴스화도 가능해지는 것으로 되어 있다.
특허문헌 3에는, 단부면 전체에 도체층을 형성하는 구조에 대해 기재되어 있다.
특허문헌 4에는, 실리콘 태양 전지의 제조에 있어서 0.1㎛ 이상 10㎛ 이하의 오목부를, 레이저 스크라이빙에 의해 형성하는 방법이 기재되어 있다.
특허문헌 5에는, 기판 강도를 유지하면서 온 저항을 저감할 목적으로 소자 이면에 오목부를 갖는 구조에 대해 기재되어 있다.
일본국 특개 2005-012206호 공보 일본국 특개 2000-183282호 공보 일본국 특개 2009-224641호 공보 일본국 특개 2004-064028호 공보 일본국 특개 2006-156658호 공보
상기한 것과 같이, 파괴 전계가, 실리콘을 사용한 경우의 0.3MV/cm에 대해, SiC을 사용한 경우에는 2.8MV/cm인 특징을 살려, 활성층인 드리프트 에피택셜층의 두께나 종단 구조를 결정한다.
파괴 전계가 실리콘의 약 10배 큰 SiC에서는, 드리프트 에피택셜층은, 실리콘의 1/10 정도이어도 된다. 종단 구조의 면 방향의 치수에 관해서도, SiC 재료를 사용하는 경우에는 실리콘의 1/10 정도이어도 된다.
여기에서, 칩 단부의 형상에 기인하는 전계 집중과, 주위 분위기에 영향을 받은 칩 상태에 의해, 전기 특성 평가시에 방전이 생길 수 있다.
해당 방전은, 각각의 칩으로 분할함으로써, PI가 형성되어 있지 않은 측벽부(측면부)가 노출하는 각각의 소자에 있어서 생기기 쉽기 때문에, WT에서 방전하지 않아도, CT에서 방전하는 일이 있다고 하는 문제가 있었다.
본 발명은, 상기와 같은 문제를 해결하기 위해 이루어진 것으로서, 복수의 칩으로 분할되는 탄화 규소 반도체 기판에 있어서, 분할후에 있어서 방전이 생기는 것을 억제할 수 있는 탄화 규소 반도체장치 및 탄화 규소 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 탄화 규소 반도체장치는, 탄화 규소 반도체 기판과, 상기 탄화 규소 반도체 기판 위에 형성되고, 상기 탄화 규소 반도체 기판보다 불순물 농도가 낮은 에피택셜층과, 상기 에피택셜층 위에 형성된 전극과, 상기 전극의 단부와, 상기 에피택셜층의 단부 및 측면을 적어도 덮어 형성된 절연막을 구비한 것을 특징으로 한다.
본 발명에 관한 탄화 규소 반도체장치의 제조방법은, (a) 탄화 규소 반도체 기판 위에, 상기 탄화 규소 반도체 기판보다 불순물 농도가 낮은 에피택셜층을 형성하는 공정과, (b) 상기 에피택셜층 위에, 복수의 전극을 형성하는 공정과, (c) 각 상기 전극 사이에 끼워진 상기 에피택셜층 위에, 상기 에피택셜층 밑면보다 깊은 홈을 형성하는 공정과, (d) 상기 전극의 단부와, 상기 에피택셜층의 단부 및 노출된 측면을 적어도 덮어, 절연막을 형성하는 공정과, (e) 상기 홈이 형성된 부분으로부터, 상기 탄화 규소 반도체 기판을 분할하는 공정을 구비한 것을 특징으로 한다.
본 발명에 관한 탄화 규소 반도체장치에 따르면, 상기 전극의 단부와, 상기 에피택셜층의 단부 및 측면을 적어도 덮어 형성된 절연막을 구비하는 것에 의해, 에피택셜층의 측면부가 노출되는 것을 방지할 수 있어, 방전이 생기는 것을 억제할 수 있다.
본 발명에 관한 탄화 규소 반도체장치의 제조방법에 따르면, (c) 각 상기 전극 사이에 끼워진 상기 에피택셜층 위에, 상기 에피택셜층 밑면보다 깊은 홈을 형성하는 공정과, (d) 상기 전극의 단부와, 상기 에피택셜층의 단부 및 노출된 측면을 적어도 덮어, 절연막을 형성하는 공정과, (e) 상기 홈이 형성된 부분으로부터, 상기 탄화 규소 반도체 기판을 분할하는 공정을 구비함으로써, 탄화 규소 반도체 기판을 분할한 후에도, 에피택셜층의 측면부가 노출되는 방지할 수 있어, 방전이 생기는 것을 억제할 수 있다.
도 1은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 2는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 3은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 4는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 5는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 6은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 7은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 8은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 9는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 10은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 11은 본 발명의 전제기술에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
도 12는 본 발명의 전제기술에 관한 탄화 규소 반도체장치의 제조방법을 설명하는 단면도다.
본 발명의 전제기술로서, 도 11과 같이, PI(8)가 표면 전극 패드 개구부(10) 이외의 표면 전극 단부, 다이싱 라인 개구부(100) 이외의 표면 전극 단부, 종단 구조 근방을 각각 덮도록 형성되는 경우를 나타낸다.
통상 PI(8) 형성시에는, n+형 기판(1) 표면의 칩 단부에 해당하는 개소에 홈 형성과 같은 일을 실시하고 있지 않으므로, 도 12에 나타낸 것과 같이 각각의 칩으로 분할할 때에는, 각각의 소자의 측벽부(측면부)에는, 절연막으로서의 PI(8)은 형성되어 있지 않다.
여기에서, 칩 단부의 형상에 기인하는 전계 집중이나, 주위 분위기에 영향을 받은 칩 상태에 의해, 전기 특성 평가시에 방전이 생길 수 있다.
해당 방전은, 분할함으로써, PI(8)가 형성되어 있지 않는 측벽부(측면부)가 노출되는 각각의 소자에 있어서 생기기 쉽기 때문에, WT에서 방전하지 않더라도, CT에서 방전하는 일이 있다.
이하의 실시형태에서는, 상기와 같은 문제를 감안하여, 복수의 칩으로 분할되는 탄화 규소 반도체 기판에 있어서, 분할후에 있어서 방전이 생기는 것을 억제할 수 있는 탄화 규소 반도체장치 및 탄화 규소 반도체장치의 제조방법을 나타낸다.
<실시형태 1>
<제조방법>
이하, 본 발명의 탄화 규소 반도체장치 및 탄화 규소 반도체장치의 제조방법의 개요는, SiC-SBD를 예로 들어 설명하면 대체로 이하와 같다.
예를 들면, 구경 4인치, 4°오프각(off-angle)의, n형 4H-SiC 기판의 실리콘 면 (0001)에, n형 SiC층을 CVD법에 의해 에피택셜성장시킨다.
n형 4H-SiC 기판 위에 성장시키는 n형 에피택셜층의, 농도와 두께에 대해서는 원하는 내압을 실현하도록 조정한다.
사진제판공정에서 필요하게 되는, 기판 내의 얼라인먼트 기준을 위한 마크의 형성, p형 종단 구조의 형성, 이면 연마, 이면에 있어서의 오믹 접합의 형성, 표면에 있어서의 쇼트키 접합의 형성, 와이어 본드(이하 WB)용의 표면 패드의 형성을 순차 실시해 간다.
홈의 깊이에 대해서는, 적어도 드리프트 에피택셜 층 두께에 해당하는 것보다도 깊게 한다. 내압 사양에도 의존하지만, 드리프트 에피택셜 층 두께는, 수 ㎛∼수십 ㎛ 정도이다. PI를 홈의 측면에도 형성하는 것을 고려하면, 홈을 깊게 할수록 형성은 곤란해지기 때문에, 에피택셜 층 두께에 해당하는 깊이에 머무는 것이 바람직하다.
한편으로, 기판 두께의 2/3 상당분의 깊이까지 홈을 형성한다, 즉, 4인치 SiC 기판의 두께가 300∼350㎛ 정도인 경우, 다이싱되지 않는 잔류 두께를 예를 들면 100 ㎛정도로 할 수도 있다.
이것은, 기계적 브레이크에 의해 분할될 때, 다이싱되어 있지 않은 SiC의 잔류 두께 부분에는, 결손이 되는 칩핑이나, 또는 반대로 「버(burr)」로 불리는 잉여 돌출부가 발생하기 쉽고, 이들은, SiC의 잔류 두께 부분이 두꺼울수록 발생하기 쉬워지고, 그것의 정도도 보다 현저해지기 때문이다. 분할 자체도 곤란해진다.
또한, 하프컷 공정을 포함하여, 그후의 PI형성, 이면 메탈라이즈, 더구나 전기 특성 평가의 WT까지를, 기판 상태를 손상시키지 않고 처리하기 위해, 기판의 강도 확보가 필요하게 된다. 상기한 4인치 SiC 기판의 경우, 강도를 확보하기 위해 필요한 두께가 100㎛ 정도이므로, 상기와 같은 잔류 두께까지 얇게 할 수 있다.
하프컷후의 PI 형성은, 일반적인 웨이퍼 프로세스와 마찬가지로, PI의 액체 재료를 스핀코트하는 수법을 상정하고 있다.
사진제판에서 사용하는 포토레지스트와 비교하여, 통상은 고점성의 젤리 형상의 PI재료를 목표의 두께에 따른 회전수, 예를 들면, 2000∼3000rpm 정도의 회전수에서 스핀코트함으로써, 기판 표면에 형성되는 PI 두께를 제어하는 동시에, 그것의 면내 균일성을 높이고 있다.
단, 최종적인 PI로서 형성 완료하는 것은 큐어 가열후이다. 하프컷에 의해, SiC 기판 표면에 예를 들면 50∼100㎛의 폭의 홈이 가능하지만, 거기에도 PI가 형성된다.
이 영역에 형성된 PI에 대해서는, 통상의 기판 표면과 같이, 목표의 두께와 양호한 면내 균일성을 실현하는 것은 불가능하다. 그렇지만, 측벽을 SiC로 덮는 목적은 달성할 수 있다. 또한, 칩의 코너에서 발생하는 방전 현상을 방지하는 경우에, PI의 막두께 의존성은 작다는 것을 알 수 있다.
이하에서는, 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법의 상세를, 도 1∼도 10을 참조하면서 설명한다. 도 1∼도 10은, 본 발명의 실시형태 1의 제조방법을 설명하기 위한, 제조공정에 있어서의 SiC-SBD의 주요 단면도이다.
우선, 도 1에 나타낸 것과 같이 공정 1에서는, (0001) 실리콘 면 4H-SiC로 이루어진 8° 또는 4°오프각의 n+형 기판(1)을 준비한다. n+형 기판(1)의 저항율은, 0.02Ω·cm 정도이다.
다음에, n+형 기판(1) 위에, 불순물 농도가 5×1015/㎤ 정도인 n형의 드리프트 에피택셜층(2)을, 600V∼3300V 정도의 원하는 내압에 따라, 5∼30㎛ 정도 성장시킨다. 드리프트 에피택셜층(2)은, n+형 기판(1)보다 저농도의 불순물 농도로 한다.
그리고, 나중의 공정의 사진제판시에 필요하게 되는 얼라인먼트 마크를, SiC 표면에 있어서 0.3㎛ 정도 에칭해서 형성한다. 이 마크에 관해서는 도시를 생략하고 있다. 제조공정 간략화를 위해, 이 마크 형성은 다음의 주입 공정과 겸하는 것도 가능하다.
다음에, 도 2에 나타낸 것과 같이 공정 2에서는, 원하는 내압을 안정적으로 확보하기 위해, 쇼트키 전극 단부의 전계 집중 완화 구조로서, Al 이온주입에 의한 종단 p형 주입층(3)을 드리프트 에피택셜층(2) 위에 형성한다.
예로서, FLR(Field Limiting Ring)로 불리는, 1종류의 농도의 다중 고리 구조나, 또는, GR(Guard Ring)과 그것의 외측에 연속해서 농도가 약간 옅은 고리 구조를 구비하는 JTE(Junction Termination Extension)으로 불리는, 2종류의 농도의 종단 구조를 형성해도 된다.
어느 경우도, 종단 구조로서 완성시키기 위해서는, 주입층을 활성화할 필요가 있다. SiC 프로세스에서는, 일반적으로 1300∼1700℃ 정도의 고온에서 열처리한다. 그때, 번칭 스텝(bunching step)으로 불리는, 단차 발생을 억제하기 위해 그래파이트 막으로 캡핑해도 된다. 양호한 프로세스에서는, 번칭 스텝을 1nm 미만으로 억제하는 것이 가능하다. p형 주입층은 50% 이상, 보다 바람직하게는 90% 이상의 활성화율이 얻어지면, 종단 구조로서 기능한다. 활성화율이 보다 높은 것은, 주입 공정에서 무너진 결정의 재결정화 상태를 보다 완전한 상태로 하고 있는 지표로 해석할 수 있어, 디바이스의 고신뢰성의 실현에 기여한다.
다음에, 도 3에 나타낸 것과 같이 공정 3에서는, n형의 드리프트 에피택셜층(2) 및 종단 p형 주입층(3)의 표면을 보호하기 위해, SiO2 열산화막(4)을 형성한다.
SBD 디바이스의 전기 특성을 양호하게 하기 위해서는, 건식산화가 유효하고, 약 20nm 이상의 산화막을 형성하는 것이 바람직하다. 열산화의 경우에는, 일반적으로 이면에도 SiO2 열산화막이 형성되는데, 도 3에서는 그 표기를 생략하고 있다. 그후, 원하는 두께로 이면 연마하여, 청정 SiC의 이면을 노출시킨다.
다음에, 도 4에 나타낸 것과 같이 공정 4에서는, 이면의 오믹 전극(5)을 형성한다. 예를 들면, 100nm 두께의 Ni를 스퍼터에 의해 형성하고, 그것을 1000℃에서 어닐함으로써 양호한 오믹 접합이 얻어진다.
공정 3에서 형성한 표면의 SiO2 열산화막(4)이 프로세스 보호막으로서 기능한다. 다음의 쇼트키 금속의 형성 직전에, SiO2 열산화막(4)을 불산에 의해 에칭 제거하여, 청정한 n형의 드리프트 에피택셜층(2)의 SiC 표면을 준비한다.
다음에, 도 5에 나타낸 것과 같이 공정 5에서는, 표면의 종단 p형 주입층(3) 사이에 끼워지는 위치마다, 쇼트키 전극(6)을 각각 형성한다. 예를 들면, Ti를 스퍼터에 의해 전체면 성막하고, 사진공정으로 묽은 불산 에칭에 의해 전극 패터닝 한다. 전기 특성을 보다 안정시키기 위해, 450℃ 정도에서 쇼트키 전극(6)을 열처리하는 것이 효과적이다.
이때, Ti을 쇼트키 금속으로 하는 경우에는, SiC-SBD에 있어서, 가장 디바이스 특성에 큰 영향을 미치는 접합 개소는 Ti/SiC 계면이므로, 가능하면 표면의 Ti의 쇼트키 전극(6)을 먼저 형성하고, 나중에 이면의 오믹 전극(5)을 형성하는 것이 바람직하다.
그러나, 양호한 Ni의 이면의 오믹 전극(5)을 형성하기 위해서는, 1000℃ 정도의 어닐이 필요하게 되어, Ti의 쇼트키 전극(6)은, 이 고온 프로세스에서는 파괴되어 버리기 때문에, 부득이 이면의 오믹 전극(5)을 먼저 형성하고, 표면의 Ti의 쇼트키 전극(6)을 나중에 형성하는 수법을 선택하고 있다.
다음에, 도 6에 나타낸 것과 같이 공정 6에서는, WB용의 표면 패드(7)를 형성한다. 예를 들면, 스퍼터에 의해 5㎛의 Al을 전체면 성막하고, 상기한 Ti과 마찬가지로 사진제판에 의해 패터닝 형성한다. Al의 에칭액은 인산을 주로 하는 것이 일반적이다.
다음에, 도 7에 나타낸 것과 같이 공정 7에서는, PI(8)을 형성하기 전에, n+형 기판(1)을 블레이드 다이싱에 의해 하프컷해서 홈(11)을 형성한다.
홈의 깊이에 대해서는, 적어도 드리프트 에피택셜 층 두께에 해당하는 깊이까지 형성한다. 즉, 홈(11)의 저면은, 드리프트 에피택셜층(2)의 밑면, 또는 밑면 근방의 n+형 기판(1)에 해당하는 깊이로 형성된다. 내압 사양에도 따르지만, 드리프트 에피택셜 층 두께는, 수 ㎛∼수십 ㎛ 정도이다. PI를 홈(11)의 측면에도 형성하는 것을 고려하면, 홈을 깊게 할수록 형성은 곤란해지기 때문에, 에피택셜 층 두께에 해당하는 깊이에 머무르는 것이 바람직하다.
한편으로, 기판 두께의 2/3 상당분의 깊이까지 홈을 형성한다, 즉, 4인치 SiC 기판의 두께가 300∼350㎛ 정도인 경우, 다이싱 되지 않는 잔류 두께를 예를 들면 100㎛ 정도로 할 수도 있다.
이것은, 기계적 브레이크에 의해 분할될 때, 다이싱되어 있지 않는 SiC의 잔류 두께 부분에는, 결손이 되는 칩핑이나, 또는 반대로 「버」로 불리는 잉여 돌출부가 발생하기 쉽고, 이들은, SiC의 잔류 두께 부분이 두꺼울수록 발생하기 쉬워지고, 그것의 정도도 보다 현저해지기 때문이다. 또한, 잔류 두께 부분이 두꺼울수록 분할 자체도 곤란해진다.
하프컷 공정을 포함시켜, 그후의 PI 형성, 이면 메탈라이즈, 더구나 전기 특성 평가의 WT까지를, 기판 상태를 손상시키지 않고 처리하기 위해, 기판의 강도 확보가 필요하게 된다. 상기한 4인치 SiC 기판의 경우, 강도를 확보하기 위해 필요한 두께가 100㎛ 정도이므로, 상기와 같은 잔류 두께까지 얇게 할 수 있다.
다음에, 도 8에 나타낸 것과 같이 공정 8에서는, 하프컷후의 PI(8)의 형성을, 통상의 웨이퍼 프로세스와 마찬가지로 PI(8)의 액체 재료를 스핀코트하는 수법으로 행한다.
사진제판에서 사용하는 포토레지스트와 비교하여, 통상은 고점성의 젤리 형상 PI 재료를 목표의 두께에 따른 회전수, 예를 들면, 2000∼3000rpm 정도의 회전수로 스핀코트함으로써, 기판 표면에 형성되는 PI 두께를 제어하는 동시에, 그것의 면내 균일성을 높이고 있다.
단, 최종적인 PI(8)로서 형성 완료되는 것은 350℃ 정도의 큐어 가열후이다.
하프컷에 의해 n+형 기판(1) 표면에 예를 들면 50∼100㎛의 폭의 홈(11)이 생기지만, 거기에도 PI(8)이 형성된다. 즉, 표면 전극 패드 개구부(10)를 제외한 표면 패드(7) 및 쇼트키 전극(6)(단부를 포함한다), 더구나, 드리프트 에피택셜층(2)의 표면(단부를 포함한다) 및 측면, 노출된 n+형 기판(1)에 대해, PI(8)이 형성된다.
이 영역에 형성된 PI(8)에 대해서는, 통상의 n+형 기판(1) 표면과 같은, 목표의 두께와 양호한 면내 균일성을 실현하는 것은 불가능하다. 그렇지만, 측벽을 SiC으로 덮는다는 목적은 달성할 수 있다. 이때, 칩의 코너에서 발생하는 방전 현상을 방지하는 경우에, PI(8)의 막두께 의존성은 작다는 것을 알 수 있다.
다음에, 도 9에 나타낸 것과 같이 공정 9에서는, 이면 메탈라이즈(9)로서, 예를 들면, 스퍼터에 의해 Ni, Au를 전체면 성막한다. 이상에 의해 웨이퍼 프로세스가 완료된다. 웨이퍼 테스트(WT)를 실시하는 경우에는, 이 상태에서 실시한다.
다음에, 도 10에 나타낸 것과 같이 공정 10에서는, 하프컷시에 남은 n+형 기판(1) 두께 분을 분할한다. 이와 같이 해서 웨이퍼는, 홈(11)이 형성되어 있었던 부분으로부터 분할되어 칩 상태가 되어, 본 발명의 칩 측면을 PI(8)로 덮은 구조를 실현할 수 있다. 하프컷 다이싱후에 칩을 분할하는 것에는, 예를 들면, 기계적으로 브레이크하는 것이 효과적이다.
이상과 같이, SiC칩의 PI 형성 개소에 관해, 적어도 에피택셜층 형성측의 전극 단부로부터 칩의 코너(드리프트 에피택셜층(2)의 단부), 더구나 칩의 측면(드리프트 에피택셜층(2)의 측면) 중, 적어도 드리프트 에피택셜층(2) 두께에 해당하는 부분을 절연막으로서의 PI가 덮는 탄화 규소 반도체장치의 구조를 실현할 수 있다.
칩의 코너 및 칩 측면에도, PI를 피복시키는 구조로 함으로써, 칩 테스트 이후에 발생하는 방전 현상을 억제할 수 있다. 더구나 기판 상태(분할전의 상태)에서 PI(8)를 형성하므로, 양산성이 우수하다.
여기에서, PI 형성후의 다이싱의 마무리공정에서는, 일반적으로 순수에 의한 세정을 실시한다. 다이싱에 의한 연마용 입자 및 절삭 찌꺼기를 제거하기 위해서이다.
그런데, SiC-SBD칩 표면의 PI가 흡습하면 내압특성을 열화시키는 경우가 있다. 이것의 대책으로서 종래에는, 표면 메탈라이즈, 및, PI 형성, 이면 메탈라이즈 형성한 후에 다이싱 및 세정을 하고, 칩 분할하는 경우에는, 순수세정에 의해 흡습해 버린 PI를, 칩의 200℃ 정도의 큐어 가열에 의해 PI 내부의 수분을 제거시키고 있었다.
PI의 흡습에는, 상기한 것과 같이 순수에 직접 노출되는 것 이외에, 대기중의 습기에 기인하는 것도 있지만, 전자의 쪽이 거의 침지 상태와 같아, 현저하게 흡습하는 것으로 생각된다. 따라서, 이 다이싱후의 세정에 의한 흡습만이라도 회피할 수 있으면, PI의 흡습 레벨을 현저히 저감하는 것이 가능해진다.
본 발명의 제조방법에 따르면, 하프컷 다이싱, 및, 순수세정을 PI 형성전에 끝내는 것이 가능하다. 즉, 도 8에 나타낸 공정 8 이전에, 공정 7의 단계에서 하프컷 다이싱을 행하고, 순수세정을 행할 수 있다.
이것에 의해, PI 형성후에 PI가 급격하게 흡습하는 순수에 폭로 및 침지하는 공정이 불필요해진다.
<효과>
본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치에 있어서, n+형 기판(1)과, n+형 기판(1) 위에 형성되고, n+형 기판(1)보다 불순물 농도가 낮은 드리프트 에피택셜층(2)과, 드리프트 에피택셜층(2) 위에 형성된 쇼트키 전극(6)과, 쇼트키 전극(6)의 단부와, 드리프트 에피택셜층(2)의 단부 및 측면을 적어도 덮어 형성된 절연막으로서의 PI(8)를 구비한다.
이와 같은 탄화 규소 반도체장치에 따르면, 칩의 코너 및 칩 측면도 PI(8)을 피복시키는 구조로 함으로써, 칩 테스트 이후에 발생하는 방전 현상을 억제할 수 있다. 특히, 드리프트 에피택셜층(2)의 측면을 PI(8)로 피복함으로써, 방전이 생기기 쉬운 드리프트 에피택셜층(2)과 n+형 기판(1)의 경계로부터의 방전을 억제할 수 있다.
한편으로, 홈을 깊게 형성하면 할수록, 폴리이미드의 형성이 곤란해지기 때문에, 폴리이미드를 양호하게 형성할 수 있는 범위에 머무르게 할 수 있다.
더구나 기판 상태에서 PI를 형성하므로 양산성이 우수하다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치에 있어서, 절연막으로서의 PI(8)가, 드리프트 에피택셜층(2) 근방 이외의 n+형 기판(1)의 측면을 덮지 않는다.
이와 같은 탄화 규소 반도체장치에 따르면, 칩 테스트 이후에 발생하는 방전 현상을 억제하면서, 홈(11) 내부에 PI(8)을 양호하게 형성할 수 있다. 홈(11) 내부에 PI(8)을 효율적으로 형성할 수 있기 때문에, 양산성이 우수하다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치의 제조방법에 있어서, (a) n+형 기판(1) 위에, n+형 기판(1)보다 불순물 농도가 낮은 드리프트 에피택셜층(2)을 형성하는 공정과, (b) 드리프트 에피택셜층(2) 위에, 복수의 쇼트키 전극(6)을 형성하는 공정과, (c) 각 쇼트키 전극(6) 사이에 끼워진 드리프트 에피택셜층(2) 위에, 드리프트 에피택셜층(2)의 밑면보다 깊은 홈(11)을 형성하는 공정과, (d) 쇼트키 전극(6)의 단부와, 드리프트 에피택셜층(2)의 단부 및 노출된 측면을 적어도 덮고, 절연막으로서의 PI(8)을 형성하는 공정과, (e) 홈(11)이 형성된 부분으로부터, n+형 기판(1)을 분할하는 공정을 구비한다.
이와 같은 탄화 규소 반도체장치의 제조방법에 따르면, 칩 테스트 이후에 발생하는 방전 현상을 억제하면서, 홈(11) 내부에 PI(8)을 양호하게 형성할 수 있다. 홈(11) 내부에 PI(8)을 효율적으로 형성할 수 있기 때문에, 양산성이 우수하다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치의 제조방법에 있어서, 공정 (c)가, 드리프트 에피택셜층(2) 밑면, 또는, 해당 밑면 근방의 n+형 기판(1)까지의 깊이의 홈(11)을 형성하는 공정이다.
이와 같은 탄화 규소 반도체장치의 제조방법에 따르면, 홈(11) 내부에 PI(8)을 양호하게 형성할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치의 제조방법에 있어서, (f) 공정 (d)의 이전에, n+형 기판(1) 위 및 드리프트 에피택셜층(2) 위를 순수로 세정하는 공정을 더 구비한다.
이와 같은 탄화 규소 반도체장치의 제조방법에 따르면, 흡습성이 높은 PI가 순수에 폭로 및 침지되는 것을 방지할 수 있어, PI의 흡습에 의한 방전의 발생을 억제할 수 있다.
<실시형태 2>
<제조방법>
실시형태 1에서는, PI(8) 형성전에, n+형 기판(1)을 블레이드 다이싱에 의해 하프컷해서 홈(11)을 형성하고 있다. 이와 같이 함으로써, 칩의 코너 및 칩 측면도 폴리이미드를 피복시키는 구조를 실현하고 있다.
그러나, n+형 기판(1) 밑면을 시이트에 부착한 상태에서, 풀 컷 다이싱(완전한 분할) 후에 PI를 도포해도 된다.
인접 칩이 PI 도포로 융착함으로써 칩 분할에 지장을 초래하는 경우에는, 풀 컷 다이싱 후에 시이트를 익스팬드하고, 그후 PI를 도포하는 것이 유효하다. 이에 따라, 인접 칩이 PI 도포로 융착하는 것을 방지할 수 있다.
<변형예>
이때, 실시형태 1 및 2에서는, 쇼트키 전극으로서 Ti를 사용하는 경우에 대해 서술했지만, 다른 Ni, W, Mo 등의 금속을 사용해도 된다.
더구나, SiC-SBD 이외의 디바이스, JBS(Junction Barrier Schottky), MOSFET 등, 다른 반도체 디바이스에 있어서도, 동일하게 칩 이후의 방전 현상을 방지가능하다.
<효과>
본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치의 제조방법에 있어서, 공정 (c)가, n+형 기판(1) 밑면을 시이트에 고정하고, n+형 기판(1) 밑면까지의 깊이의 홈(11)을 형성하는 공정이다.
이와 같은 탄화 규소 반도체장치의 제조방법에 따르면, 측면 전체에 PI를 도포함으로써 칩 테스트 이후에 발생하는 방전 현상을 더욱 효과적으로 억제할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치의 제조방법에 있어서, 공정 (e)가, 시이트에 고정된 n+형 기판(1)을, 시이트의 익스팬드에 의해 분할하는 공정이다.
이와 같은 탄화 규소 반도체장치의 제조방법에 따르면, 인접한 칩끼리가, PI 도포에 의해 융착하는 것을 방지할 수 있다.
본 발명의 실시형태에서는, 각 구성요소의 재질, 재료, 실시의 조건 등에 대해서도 기재하고 있지만, 이것들은 예시이며 기재된 것에 한정되는 것은 아니다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태의 자유로운 조합, 혹은 각 실시형태의 임의의 구성요소의 변형, 혹은 각 실시형태에 있어서 임의의 구성요소의 생략이 가능하다.
1 n+형 기판, 2 드리프트 에피택셜층, 3 종단 p형 주입층, 4 SiO2 열산화막, 5 오믹 전극, 6 쇼트키 전극, 7 표면 패드, 8 PI(폴리이미드), 9 이면 메탈라이즈, 10 표면 전극 패드 개구부, 11 홈, 100 다이싱 라인 개구부.

Claims (9)

  1. 탄화 규소 반도체 기판(1)과,
    상기 탄화 규소 반도체 기판(1) 위에 형성되고, 상기 탄화 규소 반도체(1) 기판보다 불순물 농도가 낮은 에피택셜층(2)과,
    상기 에피택셜층(2) 위에 형성된 전극(6)과,
    상기 전극(6)의 단부와, 상기 에피택셜층(2)의 단부 및 측면을 적어도 덮어 형성된 절연막(8)을 구비한 것을 특징으로 하는, 탄화 규소 반도체장치.
  2. 제 1항에 있어서,
    상기 절연막(8)이, 상기 에피택셜층(2) 근방 이외의 상기 탄화 규소 반도체 기판(1)의 측면을 덮지 않는 것을 특징으로 하는, 탄화 규소 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 절연막이, 폴리이미드인 것을 특징으로 하는, 탄화 규소 반도체장치.
  4. (a) 탄화 규소 반도체 기판(1) 위에, 상기 탄화 규소 반도체 기판(1)보다 불순물 농도가 낮은 에피택셜층(2)을 형성하는 공정과,
    (b) 상기 에피택셜층(2) 위에, 복수의 전극(6)을 형성하는 공정과,
    (c) 각 상기 전극(6) 사이에 끼워진 상기 에피택셜층(2) 위에, 상기 에피택셜층(2) 밑면보다 깊은 홈(11)을 형성하는 공정과,
    (d) 상기 전극(6)의 단부와, 상기 에피택셜층(2)의 단부 및 노출된 측면을 적어도 덮어, 절연막(8)을 형성하는 공정과,
    (e) 상기 홈(11)이 형성된 부분으로부터, 상기 탄화 규소 반도체 기판(11)을 분할하는 공정을 구비한 것을 특징으로 하는, 탄화 규소 반도체장치의 제조방법.
  5. 제 4항에 있어서,
    상기 공정 (c)가, 상기 에피택셜층(2) 밑면, 또는, 해당 밑면근 방의 상기 탄화 규소 반도체 기판(1)까지의 깊이의 상기 홈(11)을 형성하는 공정인 것을 특징으로 하는, 탄화 규소 반도체장치의 제조방법.
  6. 제 4항에 있어서,
    상기 공정 (c)가, 상기 탄화 규소 반도체 기판(1) 밑면을 시이트에 고정하고, 상기 탄화 규소 반도체 기판(1) 밑면까지의 깊이의 상기 홈(11)을 형성하는 공정인 것을 특징으로 하는, 탄화 규소 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정 (e)가, 상기 시이트에 고정된 상기 탄화 규소 반도체 기판(1)을, 상기 시이트의 익스팬드에 의해 분할하는 공정인 것을 특징으로 하는, 탄화 규소 반도체장치의 제조방법.
  8. 제 4항 내지 제 7항 중 어느 한 항에 있어서,
    (f) 상기 공정 (d)의 이전에, 상기 탄화 규소 반도체 기판(1) 위 및 상기 에피택셜층(2) 위를 순수로 세정하는 공정을 더 구비하는 것을 특징으로 하는, 탄화 규소 반도체장치의 제조방법.
  9. 제 4항 또는 제 5항에 있어서,
    상기 공정 (e)가, 기계적 브레이크에 의해 상기 탄화 규소 반도체 기판(1)을 분할하는 공정인 것을 특징으로 하는, 탄화 규소 반도체장치의 제조방법.
KR1020130019632A 2012-03-09 2013-02-25 탄화 규소 반도체장치 및 그 제조방법 KR20130103359A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-052546 2012-03-09
JP2012052546A JP5914060B2 (ja) 2012-03-09 2012-03-09 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20130103359A true KR20130103359A (ko) 2013-09-23

Family

ID=49029751

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130019632A KR20130103359A (ko) 2012-03-09 2013-02-25 탄화 규소 반도체장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US9263525B2 (ko)
JP (1) JP5914060B2 (ko)
KR (1) KR20130103359A (ko)
CN (1) CN103311317B (ko)
DE (1) DE102013203528B4 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170044892A (ko) * 2015-10-16 2017-04-26 한국전기연구원 아민계 폴리머를 포함한 다이오드 제조방법
KR20180037770A (ko) * 2016-10-05 2018-04-13 한국전기연구원 아민계 폴리머를 포함한 실리콘 카바이드 다이오드 및 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014225557A (ja) * 2013-05-16 2014-12-04 住友電気工業株式会社 炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール
US9490173B2 (en) * 2013-10-30 2016-11-08 Infineon Technologies Ag Method for processing wafer
DE102015205230B4 (de) 2015-03-23 2023-01-19 Universität Duisburg-Essen Verfahren zur Herstellung von Bauelementen aufweisend eine Schottky-Diode mittels Drucktechnik und Bauelement
JP6497358B2 (ja) * 2016-06-22 2019-04-10 株式会社デンソー 炭化珪素半導体装置の製造方法
US9985125B1 (en) * 2016-11-25 2018-05-29 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device
JP6809334B2 (ja) * 2017-03-29 2021-01-06 Tdk株式会社 半導体装置及びその製造方法
US10804360B2 (en) * 2017-04-14 2020-10-13 Mitsubishi Electric Corporation Silicon carbide semiconductor device, electric power conversion device, method for producing silicon carbide semiconductor device, and method for producing electric power conversion device
US10297557B2 (en) * 2017-06-30 2019-05-21 Sanken Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US20190206741A1 (en) * 2017-12-29 2019-07-04 Texas Instruments Incorporated Method and structure to eliminate substrate coupling in common drain devices
JP6896821B2 (ja) * 2018-01-09 2021-06-30 ローム株式会社 半導体装置
US11610817B2 (en) * 2021-03-19 2023-03-21 Infineon Technologies Austria Ag Method of processing a semiconductor wafer, semiconductor wafer, and semiconductor die produced from a semiconductor wafer
CN113130625B (zh) * 2021-03-26 2021-11-12 先之科半导体科技(东莞)有限公司 一种高压快速的碳化硅二极管及其制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10177974A (ja) 1996-12-18 1998-06-30 Nippon Steel Corp ヘテロエピタキシャルウェハ上のデバイスチップ製造方法
JPH11162889A (ja) * 1997-11-25 1999-06-18 Sony Corp ウエハのブレーキング・延伸装置及び方法
JP3612226B2 (ja) 1998-12-21 2005-01-19 株式会社東芝 半導体装置及び半導体モジュール
JP2000269166A (ja) 1999-03-15 2000-09-29 Toshiba Corp 集積回路チップの製造方法及び半導体装置
EP1014444A1 (de) * 1999-05-14 2000-06-28 Siemens Aktiengesellschaft Integrierter Schaltkreis mit Schutzschicht und Verfahren zu dessen Herstellung
US20030189215A1 (en) * 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
KR100700863B1 (ko) * 2002-06-13 2007-03-29 마츠시타 덴끼 산교 가부시키가이샤 반도체디바이스 및 그 제조방법
JP4170701B2 (ja) 2002-07-31 2008-10-22 信越半導体株式会社 太陽電池及びその製造方法
US20060003477A1 (en) * 2002-10-30 2006-01-05 Bert Braune Method for producing a light source provided with electroluminescent diodes and comprising a luminescence conversion element
JP2005012206A (ja) 2003-05-29 2005-01-13 Mitsubishi Cable Ind Ltd 窒化物系半導体素子およびその製造方法
US20050029646A1 (en) * 2003-08-07 2005-02-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for dividing substrate
US7008861B2 (en) * 2003-12-11 2006-03-07 Cree, Inc. Semiconductor substrate assemblies and methods for preparing and dicing the same
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
JP2006156658A (ja) 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
US8269262B2 (en) * 2006-05-02 2012-09-18 Ss Sc Ip Llc Vertical junction field effect transistor with mesa termination and method of making the same
US9159888B2 (en) * 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
JP4793293B2 (ja) * 2007-03-16 2011-10-12 日産自動車株式会社 炭化珪素半導体装置及びその製造方法
EP2075840B1 (en) 2007-12-28 2014-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for dicing a wafer with semiconductor elements formed thereon and corresponding device
JP2009224641A (ja) 2008-03-18 2009-10-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2009267032A (ja) * 2008-04-24 2009-11-12 Toyota Motor Corp 半導体装置とその製造方法
JP2010056312A (ja) * 2008-08-28 2010-03-11 Tokyo Seimitsu Co Ltd ダイシング装置及びワーク洗浄乾燥方法
US8357996B2 (en) * 2009-11-17 2013-01-22 Cree, Inc. Devices with crack stops

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170044892A (ko) * 2015-10-16 2017-04-26 한국전기연구원 아민계 폴리머를 포함한 다이오드 제조방법
KR20180037770A (ko) * 2016-10-05 2018-04-13 한국전기연구원 아민계 폴리머를 포함한 실리콘 카바이드 다이오드 및 제조방법

Also Published As

Publication number Publication date
JP2013187438A (ja) 2013-09-19
JP5914060B2 (ja) 2016-05-11
DE102013203528A1 (de) 2013-09-12
CN103311317A (zh) 2013-09-18
US9263525B2 (en) 2016-02-16
US20130234160A1 (en) 2013-09-12
CN103311317B (zh) 2017-12-19
DE102013203528B4 (de) 2018-01-25

Similar Documents

Publication Publication Date Title
KR20130103359A (ko) 탄화 규소 반도체장치 및 그 제조방법
US10276470B2 (en) Semiconductor device having an electric field relaxation structure
US7863172B2 (en) Gallium nitride semiconductor device
JP5942212B2 (ja) 半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ
US20150349051A1 (en) Semiconductor device and manufacturing method thereof
US10103229B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10490625B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JPWO2016166808A1 (ja) 半導体装置
US20160218067A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US9997603B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20170141222A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP6708257B2 (ja) 半導体装置およびその製造方法
US20170213766A1 (en) Semiconductor device and manufacturing method of the same
CN110521004B (zh) 半导体装置
US10164083B2 (en) Silicon carbide semiconductor device and manufacturing method therefor
JP5865860B2 (ja) 半導体装置
US11935919B2 (en) Method for manufacturing semiconductor device
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
JP7172327B2 (ja) 炭化珪素半導体装置の製造方法
CN109390384B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
CN107408575B (zh) 半导体装置及半导体装置的制造方法
JP7381215B2 (ja) 半導体装置及びその製造方法
US20130069080A1 (en) Semiconductor device and method for manufacturing same
JP2024076993A (ja) 多層及び多機能パッシベーションを有するｓｉｃベースの電子デバイス、及び電子デバイスを製造する方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E801 Decision on dismissal of amendment